JP2002353792A - 駆動回路および表示装置 - Google Patents
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- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
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Abstract
(57)【要約】
【課題】低電圧化に対応可能で、かつ、動作の高速化と
高精度化とを図ることができるとともに、２つの貫通電
流制御用トランジスタの消費電流を別々に制御すること
が可能な駆動回路を提供する。 【解決手段】この駆動回路は、所定の基準電位（Ｖｒｅ
ｆ）が入力され、貫通電流制御用のｎチャネルトランジ
スタ１３を含む第１差動回路１と、所定の基準電位（Ｖ
ｒｅｆ）が入力され、貫通電流制御用のｐチャネルトラ
ンジスタ２３を含む第２差動回路２と、第１差動回路１
の出力がそのゲートに供給されるｐチャネルトランジス
タ３１と第２差動回路２の出力がそのゲートに供給され
るｎチャネルトランジスタ３２とを含むプッシュプル出
力回路３とを備えている。そして、貫通電流制御用のｎ
チャネルトランジスタ１３のゲートには、バイアス電位
（Ｖｂｉａｓ１）が供給され、貫通電流制御用のｐチャ
ネルトランジスタ２３のゲートには、バイアス電位（Ｖ
ｂｉａｓ２）が供給される。
高精度化とを図ることができるとともに、２つの貫通電
流制御用トランジスタの消費電流を別々に制御すること
が可能な駆動回路を提供する。 【解決手段】この駆動回路は、所定の基準電位（Ｖｒｅ
ｆ）が入力され、貫通電流制御用のｎチャネルトランジ
スタ１３を含む第１差動回路１と、所定の基準電位（Ｖ
ｒｅｆ）が入力され、貫通電流制御用のｐチャネルトラ
ンジスタ２３を含む第２差動回路２と、第１差動回路１
の出力がそのゲートに供給されるｐチャネルトランジス
タ３１と第２差動回路２の出力がそのゲートに供給され
るｎチャネルトランジスタ３２とを含むプッシュプル出
力回路３とを備えている。そして、貫通電流制御用のｎ
チャネルトランジスタ１３のゲートには、バイアス電位
（Ｖｂｉａｓ１）が供給され、貫通電流制御用のｐチャ
ネルトランジスタ２３のゲートには、バイアス電位（Ｖ
ｂｉａｓ２）が供給される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、駆動回路および
表示装置に関し、特に、差動回路を有する駆動回路およ
び表示装置に関する。
表示装置に関し、特に、差動回路を有する駆動回路およ
び表示装置に関する。
【０００２】
【従来の技術】従来、差動回路を有する駆動回路が知ら
れている。このような駆動回路は、たとえば、液晶表示
装置（ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓ
ｐｌａｙ））や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎ
ｅｓｃｅｎｃｅ）などの表示装置において、アナログデ
ータを画素部のデータ線に書き込むための回路として用
いられる。以下、本願明細書では、液晶表示装置（ＬＣ
Ｄ）に例をとって説明する。
れている。このような駆動回路は、たとえば、液晶表示
装置（ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓ
ｐｌａｙ））や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎ
ｅｓｃｅｎｃｅ）などの表示装置において、アナログデ
ータを画素部のデータ線に書き込むための回路として用
いられる。以下、本願明細書では、液晶表示装置（ＬＣ
Ｄ）に例をとって説明する。
【０００３】近年、ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた小型ＬＣＤの
需要が増加してきている。これに伴って、ＬＣＤパネル
および外部制御ＩＣを含めた表示システムの低消費電力
化と、周辺機器のデジタル化に対応するデジタルインタ
ーフェース化の要求とが高まっている。
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた小型ＬＣＤの
需要が増加してきている。これに伴って、ＬＣＤパネル
および外部制御ＩＣを含めた表示システムの低消費電力
化と、周辺機器のデジタル化に対応するデジタルインタ
ーフェース化の要求とが高まっている。
【０００４】特に、ビデオ信号のデジタル化への要求が
高く、開発が急がれている。ビデオ信号をデジタル化す
るには、パネル内部にデジタルビデオ信号をアナログビ
デオ信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌ
ｏｇ Ｃｏｎｖｅｒｔｅｒ）回路を内蔵する必要があ
る。また、ＤＡＣ回路によってアナログ変換したアナロ
グデータをデータ線に書き込む際に、データ線を駆動す
る回路を設けることが知られている。
高く、開発が急がれている。ビデオ信号をデジタル化す
るには、パネル内部にデジタルビデオ信号をアナログビ
デオ信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌ
ｏｇ Ｃｏｎｖｅｒｔｅｒ）回路を内蔵する必要があ
る。また、ＤＡＣ回路によってアナログ変換したアナロ
グデータをデータ線に書き込む際に、データ線を駆動す
る回路を設けることが知られている。
【０００５】図１０は、Ｙ．Ｃ．Ｓｕｎｇ ｅｔ．ａ
ｌ．“Ａ Ｌｏｗ−Ｐｏｗｅｒ Ｄａｔａ Ｄｒｉｖｅ
ｒ ｆｏｒ ＴＦＴ−ＬＣＤｓ”，ＳＩＤ Ｄｉｇｅｓ
ｔ １２．２（２０００），ｐｐ１４２−１４５に開示
された従来のＴＦＴ−ＬＣＤパネルを駆動するプッシュ
プル型差動増幅回路を示した回路図である。
ｌ．“Ａ Ｌｏｗ−Ｐｏｗｅｒ Ｄａｔａ Ｄｒｉｖｅ
ｒ ｆｏｒ ＴＦＴ−ＬＣＤｓ”，ＳＩＤ Ｄｉｇｅｓ
ｔ １２．２（２０００），ｐｐ１４２−１４５に開示
された従来のＴＦＴ−ＬＣＤパネルを駆動するプッシュ
プル型差動増幅回路を示した回路図である。
【０００６】図１０に示した従来のプッシュプル型差動
増幅回路は、差動回路１０１と、電圧レベルシフト回路
１０２と、プッシュプル出力回路１０３とを備えてい
る。差動回路１０１は、電源電圧ＶＤＤに接続されるｐ
チャネルトランジスタ１１１と、入力（ｉｎ）がそのゲ
ートに供給されるｐチャネルトランジスタ１１３と、出
力（ＯＵＴ）がそのゲートに供給されるｐチャネルトラ
ンジスタ１１２とを含んでいる。
増幅回路は、差動回路１０１と、電圧レベルシフト回路
１０２と、プッシュプル出力回路１０３とを備えてい
る。差動回路１０１は、電源電圧ＶＤＤに接続されるｐ
チャネルトランジスタ１１１と、入力（ｉｎ）がそのゲ
ートに供給されるｐチャネルトランジスタ１１３と、出
力（ＯＵＴ）がそのゲートに供給されるｐチャネルトラ
ンジスタ１１２とを含んでいる。
【０００７】電圧レベルシフト回路１０２は、カレント
ミラー回路の中間に、ｐチャネルトランジスタ（ＭＰ
１）１つと、ｎチャネルトランジスタ（ＭＮ１）１つと
が並列接続された回路構成となっている。
ミラー回路の中間に、ｐチャネルトランジスタ（ＭＰ
１）１つと、ｎチャネルトランジスタ（ＭＮ１）１つと
が並列接続された回路構成となっている。
【０００８】プッシュプル出力回路１０３は、ｐチャネ
ルトランジスタ１３１と、ｎチャネルトランジスタ１３
２とを含んでいる。ｐチャネルトランジスタ１３１のゲ
ートには、電圧レベルシフト回路１０２のノードＶＧＰ
が接続されており、ｎチャネルトランジスタ１３２のゲ
ートには、電圧レベルシフト回路１０２のノードＶＧＮ
が接続されている。
ルトランジスタ１３１と、ｎチャネルトランジスタ１３
２とを含んでいる。ｐチャネルトランジスタ１３１のゲ
ートには、電圧レベルシフト回路１０２のノードＶＧＰ
が接続されており、ｎチャネルトランジスタ１３２のゲ
ートには、電圧レベルシフト回路１０２のノードＶＧＮ
が接続されている。
【０００９】差動回路１０１のｐチャネルトランジスタ
１１２は、電圧レベルシフト回路１０２のノードＶＯに
接続されており、差動回路１０１のｐチャネルトランジ
スタ１１３は、電圧レベルシフト回路１０２のノードＶ
ＧＮに接続されている。
１１２は、電圧レベルシフト回路１０２のノードＶＯに
接続されており、差動回路１０１のｐチャネルトランジ
スタ１１３は、電圧レベルシフト回路１０２のノードＶ
ＧＮに接続されている。
【００１０】上記のような構成を有する従来のプッシュ
プル型差動増幅回路の概略的な動作としては、入力（ｉ
ｎ）と出力（ＯＵＴ）との間に電位差がない場合、ノー
ドＶＧＮとノードＶＯとの電位は同じ値に設定される。
プル型差動増幅回路の概略的な動作としては、入力（ｉ
ｎ）と出力（ＯＵＴ）との間に電位差がない場合、ノー
ドＶＧＮとノードＶＯとの電位は同じ値に設定される。
【００１１】そして、定常状態では、電圧レベルシフト
回路１０２は、ミラー型電流Ｉ１とＩ２とが常時流れる
ことによって、ノードＶＧＮの電位およびノードＶＧＰ
の電位が設定されている。入力（ｉｎ）と出力（ＯＵ
Ｔ）との間に電位差が生じると、ノードＶＧＮまたはノ
ードＶＯに信号が伝達されることによって、ノードＶＧ
ＮとノードＶＯとの間に電位差が発生する。電圧レベル
シフト回路１０２は、ノードＶＧＮとノードＶＯとの間
に生じた電位差をなくす方向、すなわち、ミラー型電流
Ｉ１とＩ２とが等しくなるように動作する。その結果、
ノードＶＧＮとノードＶＧＰとがともに、高電位側また
は低電位側にレベルシフトする。そして、プッシュプル
出力回路１０３では、電圧レベルシフト回路１０２の動
作によって生じたノードＶＧＮとノードＶＧＰとの電位
の変動に応じた信号電位を出力端子ＯＵＴに出力する。
回路１０２は、ミラー型電流Ｉ１とＩ２とが常時流れる
ことによって、ノードＶＧＮの電位およびノードＶＧＰ
の電位が設定されている。入力（ｉｎ）と出力（ＯＵ
Ｔ）との間に電位差が生じると、ノードＶＧＮまたはノ
ードＶＯに信号が伝達されることによって、ノードＶＧ
ＮとノードＶＯとの間に電位差が発生する。電圧レベル
シフト回路１０２は、ノードＶＧＮとノードＶＯとの間
に生じた電位差をなくす方向、すなわち、ミラー型電流
Ｉ１とＩ２とが等しくなるように動作する。その結果、
ノードＶＧＮとノードＶＧＰとがともに、高電位側また
は低電位側にレベルシフトする。そして、プッシュプル
出力回路１０３では、電圧レベルシフト回路１０２の動
作によって生じたノードＶＧＮとノードＶＧＰとの電位
の変動に応じた信号電位を出力端子ＯＵＴに出力する。
【００１２】すなわち、出力電位（ＯＵＴ）が入力電位
（Ｖｉｎ）よりも高い場合は、プッシュプル出力回路１
０３のｐチャネルトランジスタ１３１がオフする方向に
動作するとともに、プッシュプル出力回路１０３のｎチ
ャネルトランジスタ１３２がオンする方向に動作する。
これにより、出力電位（ＯＵＴ）の電位が引き下げられ
る。 また、出力電位（ＯＵＴ）が入力電位（Ｖｉｎ）
よりも低い場合には、プッシュプル出力回路１０３のｐ
チャネルトランジスタ１３１がオンする方向に動作する
とともに、ｎチャネルトランジスタ１３２がオフする方
向に動作する。これにより、出力電位（ＯＵＴ）が引き
上げられる。つまり、入力電位（Ｖｉｎ）と出力電位
（ＯＵＴ）とが等しくなるように動作する。
（Ｖｉｎ）よりも高い場合は、プッシュプル出力回路１
０３のｐチャネルトランジスタ１３１がオフする方向に
動作するとともに、プッシュプル出力回路１０３のｎチ
ャネルトランジスタ１３２がオンする方向に動作する。
これにより、出力電位（ＯＵＴ）の電位が引き下げられ
る。 また、出力電位（ＯＵＴ）が入力電位（Ｖｉｎ）
よりも低い場合には、プッシュプル出力回路１０３のｐ
チャネルトランジスタ１３１がオンする方向に動作する
とともに、ｎチャネルトランジスタ１３２がオフする方
向に動作する。これにより、出力電位（ＯＵＴ）が引き
上げられる。つまり、入力電位（Ｖｉｎ）と出力電位
（ＯＵＴ）とが等しくなるように動作する。
【００１３】このように、従来のプッシュプル型差動増
幅回路では、入力電位と出力電位とを比較しながら、そ
の差を小さくする方向に動作する。
幅回路では、入力電位と出力電位とを比較しながら、そ
の差を小さくする方向に動作する。
【００１４】
【発明が解決しようとする課題】上記した従来のプッシ
ュプル型差動増幅回路では、回路動作における低消費電
力化を目的として、電圧レベルシフト回路１０２のｐチ
ャネルトランジスタＭＰ１およびｎチャネルトランジス
タＭＮ１のゲートにバイアス電位（Ｂｉａｓ）を印加す
ることによって、ミラー型電流Ｉ１とＩ２の電流量を小
さくすることにより、低消費電力化を図っている。
ュプル型差動増幅回路では、回路動作における低消費電
力化を目的として、電圧レベルシフト回路１０２のｐチ
ャネルトランジスタＭＰ１およびｎチャネルトランジス
タＭＮ１のゲートにバイアス電位（Ｂｉａｓ）を印加す
ることによって、ミラー型電流Ｉ１とＩ２の電流量を小
さくすることにより、低消費電力化を図っている。
【００１５】通常、バイアス電位（Ｂｉａｓ）は、電源
電位ＶＤＤと、ＶＳＳ（ＧＮＤ）との間の電位に設定さ
れるので、図１０に示した従来の回路では、バイアス電
位（Ｂｉａｓ）は、ノードＶＧＰの電位とノードＶＧＮ
の電位との間に設定されると考えられる。これは、電圧
レベルシフト回路１０２を動作させるためには、バイア
ス電位（Ｂｉａｓ）をノードＶＧＰの電位とノードＶＧ
Ｎの電位との間の電位で、かつ、ｐチャネルトランジス
タＭＰ１とｎチャネルトランジスタＭＮ１のしきい値電
圧以上のＭＰ１とＭＮ１とが必ずオンする電位に設定す
ることによって、ミラー型電流Ｉ１およびＩ２を流す必
要があるからである。
電位ＶＤＤと、ＶＳＳ（ＧＮＤ）との間の電位に設定さ
れるので、図１０に示した従来の回路では、バイアス電
位（Ｂｉａｓ）は、ノードＶＧＰの電位とノードＶＧＮ
の電位との間に設定されると考えられる。これは、電圧
レベルシフト回路１０２を動作させるためには、バイア
ス電位（Ｂｉａｓ）をノードＶＧＰの電位とノードＶＧ
Ｎの電位との間の電位で、かつ、ｐチャネルトランジス
タＭＰ１とｎチャネルトランジスタＭＮ１のしきい値電
圧以上のＭＰ１とＭＮ１とが必ずオンする電位に設定す
ることによって、ミラー型電流Ｉ１およびＩ２を流す必
要があるからである。
【００１６】このミラー型電流Ｉ１およびＩ２が釣り合
った定常状態（ＯＵＴとｉｎの電圧が釣り合った状態）
を考える。この時、ＶＧＰは、ＶＤＤに接続されたｐチ
ャネルトランジスタのしきい値電圧より必ず低い電位を
とり、また、ＶＧＮは、ＶＳＳに接続されたｎチャネル
トランジスタのしきい値電圧よりも必ず高い電位をと
る。この状態では、プッシュプル出力回路１０３のｐチ
ャネルトランジスタ１３１とｎチャネルトランジスタ１
３２とがどちらもオンしており、貫通電流が流れている
状態である。したがって、低消費電流化には不向きな電
圧レベルシフト回路１０２とプッシュプル出力回路１０
３との関係になっていることがわかる。この回路構成で
低消費電流化を実現するためには、プッシュプル出力回
路１０３のｐチャネルトランジスタ１３１とｎチャネル
トランジスタ１３２の電流駆動能力を低下させればよ
い。しかし、このようにすると、出力段としての駆動能
力が低下するので、高速動作に問題が生じる。したがっ
て、図１０に示した従来の電圧レベルシフト回路１０２
とプッシュプル出力回路１０３との構成では、低消費電
流化を行うのは困難である。
った定常状態（ＯＵＴとｉｎの電圧が釣り合った状態）
を考える。この時、ＶＧＰは、ＶＤＤに接続されたｐチ
ャネルトランジスタのしきい値電圧より必ず低い電位を
とり、また、ＶＧＮは、ＶＳＳに接続されたｎチャネル
トランジスタのしきい値電圧よりも必ず高い電位をと
る。この状態では、プッシュプル出力回路１０３のｐチ
ャネルトランジスタ１３１とｎチャネルトランジスタ１
３２とがどちらもオンしており、貫通電流が流れている
状態である。したがって、低消費電流化には不向きな電
圧レベルシフト回路１０２とプッシュプル出力回路１０
３との関係になっていることがわかる。この回路構成で
低消費電流化を実現するためには、プッシュプル出力回
路１０３のｐチャネルトランジスタ１３１とｎチャネル
トランジスタ１３２の電流駆動能力を低下させればよ
い。しかし、このようにすると、出力段としての駆動能
力が低下するので、高速動作に問題が生じる。したがっ
て、図１０に示した従来の電圧レベルシフト回路１０２
とプッシュプル出力回路１０３との構成では、低消費電
流化を行うのは困難である。
【００１７】また、図１０に示した従来の電圧レベルシ
フト回路１０２では、ミラー型電流Ｉ１およびＩ２を流
すためには、電源電圧ＶＤＤは、以下の不等式（１）を
満足する必要がある。
フト回路１０２では、ミラー型電流Ｉ１およびＩ２を流
すためには、電源電圧ＶＤＤは、以下の不等式（１）を
満足する必要がある。
【００１８】 ＶＤＤ＞２（Ｖｔｐ＋Ｖｔｎ） ・・・・・（１） 上記式（１）において、Ｖｔｐは、ｐチャネルトランジ
スタのしきい値電圧であり、Ｖｔｎは、ｎチャネルトラ
ンジスタのしきい値電圧である。図１０に示した従来の
プッシュプル型差動増幅回路を、しきい値電圧が大きく
かつ製造バラツキの大きな薄膜トランジスタを用いて設
計する場合、式（１）の制限から、電源電圧ＶＤＤを高
い電圧に設定する必要がある。その結果、ＶＤＤの低電
圧化を図ることが困難であるという問題点があった。
スタのしきい値電圧であり、Ｖｔｎは、ｎチャネルトラ
ンジスタのしきい値電圧である。図１０に示した従来の
プッシュプル型差動増幅回路を、しきい値電圧が大きく
かつ製造バラツキの大きな薄膜トランジスタを用いて設
計する場合、式（１）の制限から、電源電圧ＶＤＤを高
い電圧に設定する必要がある。その結果、ＶＤＤの低電
圧化を図ることが困難であるという問題点があった。
【００１９】また、従来のプッシュプル型差動増幅回路
の電圧レベルシフト回路１０２では、上記式（１）に示
したように、電源電圧ＶＤＤが、２つのｎチャネルトラ
ンジスタおよび２つのｐチャネルトランジスタの合計４
つのトランジスタのしきい値電圧の影響を受ける。この
ため、電圧レベルシフト回路１０２のノードＶＧＰの電
位およびノードＶＧＮの電位を、それぞれ、プッシュプ
ル出力回路１０３のｐチャネルトランジスタ１３１のゲ
ートおよびｎチャネルトランジスタ１３２のゲートに供
給する場合に、ｐチャネルトランジスタ１３１のゲート
およびｎチャネルトランジスタ１３２のゲートの取り得
る電圧範囲が小さくなるという不都合があった。このた
め、ｐチャネルトランジスタ１３１とｎチャネルトラン
ジスタ１３２との動作範囲も小さくなるので、ｐチャネ
ルトランジスタ１３１とｎチャネルトランジスタ１３２
とを強くかつ早くオンさせて応答特性を良くすることは
困難であった。その結果、プッシュプル出力回路１０３
の出力値が不安定になるオーバーシュートやアンダーシ
ュートが発生するので、出力値の高精度化を図るのが困
難であった。また、出力値が収束するのに時間がかかる
ので、動作の高速化を図るのも困難であった。
の電圧レベルシフト回路１０２では、上記式（１）に示
したように、電源電圧ＶＤＤが、２つのｎチャネルトラ
ンジスタおよび２つのｐチャネルトランジスタの合計４
つのトランジスタのしきい値電圧の影響を受ける。この
ため、電圧レベルシフト回路１０２のノードＶＧＰの電
位およびノードＶＧＮの電位を、それぞれ、プッシュプ
ル出力回路１０３のｐチャネルトランジスタ１３１のゲ
ートおよびｎチャネルトランジスタ１３２のゲートに供
給する場合に、ｐチャネルトランジスタ１３１のゲート
およびｎチャネルトランジスタ１３２のゲートの取り得
る電圧範囲が小さくなるという不都合があった。このた
め、ｐチャネルトランジスタ１３１とｎチャネルトラン
ジスタ１３２との動作範囲も小さくなるので、ｐチャネ
ルトランジスタ１３１とｎチャネルトランジスタ１３２
とを強くかつ早くオンさせて応答特性を良くすることは
困難であった。その結果、プッシュプル出力回路１０３
の出力値が不安定になるオーバーシュートやアンダーシ
ュートが発生するので、出力値の高精度化を図るのが困
難であった。また、出力値が収束するのに時間がかかる
ので、動作の高速化を図るのも困難であった。
【００２０】従来では、このような不都合を防止するた
めに、ｐチャネルトランジスタ１３１とｎチャネルトラ
ンジスタ１３２との動作範囲を大きくする必要があり、
そのため、電源電圧ＶＤＤを高くしてｐチャネルトラン
ジスタ１３１のゲートとｎチャネルトランジスタ１３２
のゲートの取り得る電圧範囲を大きくする必要があっ
た。したがって、従来のプッシュプル型差動増幅回路で
は、低電圧化に対応するのは困難であった。
めに、ｐチャネルトランジスタ１３１とｎチャネルトラ
ンジスタ１３２との動作範囲を大きくする必要があり、
そのため、電源電圧ＶＤＤを高くしてｐチャネルトラン
ジスタ１３１のゲートとｎチャネルトランジスタ１３２
のゲートの取り得る電圧範囲を大きくする必要があっ
た。したがって、従来のプッシュプル型差動増幅回路で
は、低電圧化に対応するのは困難であった。
【００２１】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
電源電圧が小さい場合にも、動作範囲を大きく取ること
が可能な低電圧化に対応可能な駆動回路を提供すること
である。
ためになされたものであり、この発明の１つの目的は、
電源電圧が小さい場合にも、動作範囲を大きく取ること
が可能な低電圧化に対応可能な駆動回路を提供すること
である。
【００２２】この発明のもう１つの目的は、上記の駆動
回路において、動作の高速化を図るとともに、出力値の
オーバーシュートやアンダーシュートを防止して高精度
化を図ることである。
回路において、動作の高速化を図るとともに、出力値の
オーバーシュートやアンダーシュートを防止して高精度
化を図ることである。
【００２３】この発明のさらにもう１つの目的は、上記
の駆動回路において、低消費電流化を図ることである。
の駆動回路において、低消費電流化を図ることである。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１による駆動回路は、第１電圧源と第２電圧
源との間に接続されるとともに、所定の基準電圧が入力
され、第１貫通電流制御用トランジスタを含む第１差動
回路と、第１電圧源と第２電圧源との間に接続されると
ともに、所定の基準電圧が入力され、第２貫通電流制御
用トランジスタを含む第２差動回路と、第１差動回路の
出力がそのゲートに供給される第１導電型の第１出力ト
ランジスタと、第２差動回路の出力がそのゲートに供給
される第２導電型の第２出力トランジスタとを含む出力
回路とを備えている。そして、第１差動回路の第１貫通
電流制御用トランジスタのゲートには、第１電位が供給
され、第２差動回路の第２貫通電流制御用トランジスタ
のゲートには、第２電位が供給される。
に、請求項１による駆動回路は、第１電圧源と第２電圧
源との間に接続されるとともに、所定の基準電圧が入力
され、第１貫通電流制御用トランジスタを含む第１差動
回路と、第１電圧源と第２電圧源との間に接続されると
ともに、所定の基準電圧が入力され、第２貫通電流制御
用トランジスタを含む第２差動回路と、第１差動回路の
出力がそのゲートに供給される第１導電型の第１出力ト
ランジスタと、第２差動回路の出力がそのゲートに供給
される第２導電型の第２出力トランジスタとを含む出力
回路とを備えている。そして、第１差動回路の第１貫通
電流制御用トランジスタのゲートには、第１電位が供給
され、第２差動回路の第２貫通電流制御用トランジスタ
のゲートには、第２電位が供給される。
【００２５】請求項１では、上記のように、出力回路の
第１出力トランジスタのゲートおよび第２出力トランジ
スタのゲートに、それぞれ、第１差動回路および第２差
動回路の出力を供給することによって、第１出力トラン
ジスタのゲートおよび第２出力トランジスタのゲートを
別個に駆動することができる。この場合、たとえば、第
１差動回路および第２差動回路をカレントミラー型回路
により構成すれば、第１差動回路および第２差動回路
は、それぞれ、１つのトランジスタのしきい値電圧の影
響のみ受ける。このため、第１差動回路の取り得る電圧
範囲および第２差動回路の取り得る電圧範囲を大きくす
ることができるので、第１出力トランジスタのゲートお
よび第２出力トランジスタのゲートに印加される電圧範
囲を大きくすることができる。これにより、第１電圧源
の電圧（電源電圧）が小さい場合にも、第１出力トラン
ジスタおよび第２出力トランジスタの動作範囲を大きく
取ることができ、その結果、低電圧化に対応することが
できる。また、第１出力トランジスタおよび第２出力ト
ランジスタの動作範囲を大きく取ることができるので、
第１出力トランジスタおよび第２出力トランジスタを強
く、かつ、早くオンさせることができる。これにより、
動作の高速化を図ることができるとともに、出力値の収
束も早くなるので、出力値のオーバーシュートやアンダ
ーシュートを抑制することができる。その結果、データ
の高精度化を図ることができる。また、第１差動回路の
第１貫通電流制御用トランジスタのゲートに第１電位を
供給するとともに、第２差動回路の第２貫通電流制御用
トランジスタのゲートに第２電位を供給することによっ
て、第１貫通電流制御用トランジスタおよび第２貫通電
流制御用トランジスタでの消費電流を別々に制御するこ
とができる。
第１出力トランジスタのゲートおよび第２出力トランジ
スタのゲートに、それぞれ、第１差動回路および第２差
動回路の出力を供給することによって、第１出力トラン
ジスタのゲートおよび第２出力トランジスタのゲートを
別個に駆動することができる。この場合、たとえば、第
１差動回路および第２差動回路をカレントミラー型回路
により構成すれば、第１差動回路および第２差動回路
は、それぞれ、１つのトランジスタのしきい値電圧の影
響のみ受ける。このため、第１差動回路の取り得る電圧
範囲および第２差動回路の取り得る電圧範囲を大きくす
ることができるので、第１出力トランジスタのゲートお
よび第２出力トランジスタのゲートに印加される電圧範
囲を大きくすることができる。これにより、第１電圧源
の電圧（電源電圧）が小さい場合にも、第１出力トラン
ジスタおよび第２出力トランジスタの動作範囲を大きく
取ることができ、その結果、低電圧化に対応することが
できる。また、第１出力トランジスタおよび第２出力ト
ランジスタの動作範囲を大きく取ることができるので、
第１出力トランジスタおよび第２出力トランジスタを強
く、かつ、早くオンさせることができる。これにより、
動作の高速化を図ることができるとともに、出力値の収
束も早くなるので、出力値のオーバーシュートやアンダ
ーシュートを抑制することができる。その結果、データ
の高精度化を図ることができる。また、第１差動回路の
第１貫通電流制御用トランジスタのゲートに第１電位を
供給するとともに、第２差動回路の第２貫通電流制御用
トランジスタのゲートに第２電位を供給することによっ
て、第１貫通電流制御用トランジスタおよび第２貫通電
流制御用トランジスタでの消費電流を別々に制御するこ
とができる。
【００２６】請求項２における駆動回路は、請求項１の
構成において、第１差動回路の第１貫通電流制御用トラ
ンジスタのゲートには、第２差動回路の所定のノードの
電位が供給され、第２差動回路の第２貫通電流制御用ト
ランジスタのゲートには、所定のバイアス電位が供給さ
れる。請求項２では、このように構成することによっ
て、バイアス電源を１つ設けるだけで、第１貫通電流制
御用トランジスタおよび第２貫通電流制御用トランジス
タでの消費電流を別々に制御することができる。
構成において、第１差動回路の第１貫通電流制御用トラ
ンジスタのゲートには、第２差動回路の所定のノードの
電位が供給され、第２差動回路の第２貫通電流制御用ト
ランジスタのゲートには、所定のバイアス電位が供給さ
れる。請求項２では、このように構成することによっ
て、バイアス電源を１つ設けるだけで、第１貫通電流制
御用トランジスタおよび第２貫通電流制御用トランジス
タでの消費電流を別々に制御することができる。
【００２７】請求項３における駆動回路は、請求項１の
構成において、第１差動回路の第１貫通電流制御用トラ
ンジスタのゲートには、所定のバイアス電位が供給さ
れ、第２差動回路の第２貫通電流制御用トランジスタの
ゲートには、第１差動回路の所定のノードの電位が供給
される。請求項３では、このように構成することによっ
て、バイアス電源を１つ設けるだけで、第１貫通電流制
御用トランジスタおよび第２貫通電流制御用トランジス
タでの消費電流を別々に制御することができる。
構成において、第１差動回路の第１貫通電流制御用トラ
ンジスタのゲートには、所定のバイアス電位が供給さ
れ、第２差動回路の第２貫通電流制御用トランジスタの
ゲートには、第１差動回路の所定のノードの電位が供給
される。請求項３では、このように構成することによっ
て、バイアス電源を１つ設けるだけで、第１貫通電流制
御用トランジスタおよび第２貫通電流制御用トランジス
タでの消費電流を別々に制御することができる。
【００２８】請求項４における駆動回路は、請求項１の
構成において、第１差動回路の第１貫通電流制御用トラ
ンジスタのゲートには、第２差動回路の所定のノードの
電位が供給され、第２差動回路の第２貫通電流制御用ト
ランジスタのゲートには、第１差動回路の所定のノード
の電位が供給される。請求項４では、このように構成す
ることによって、バイアス電源を設けることなく、第１
貫通電流制御用トランジスタおよび第２貫通電流制御用
トランジスタでの消費電流を別々に制御することができ
る。
構成において、第１差動回路の第１貫通電流制御用トラ
ンジスタのゲートには、第２差動回路の所定のノードの
電位が供給され、第２差動回路の第２貫通電流制御用ト
ランジスタのゲートには、第１差動回路の所定のノード
の電位が供給される。請求項４では、このように構成す
ることによって、バイアス電源を設けることなく、第１
貫通電流制御用トランジスタおよび第２貫通電流制御用
トランジスタでの消費電流を別々に制御することができ
る。
【００２９】請求項５における駆動回路は、請求項１〜
４のいずれかの構成において、第１差動回路は、第１ス
イッチングトランジスタを含み、第２差動回路は、第２
スイッチングトランジスタを含み、第１差動回路の第１
スイッチングトランジスタと、第２差動回路の第２スイ
ッチングトランジスタと、出力回路の第１および第２出
力トランジスタとを活性化するとともに、その活性化の
ための信号を生成する起動制御回路をさらに備える。請
求項５では、このように構成することによって、起動制
御回路を用いて必要な時のみ第１差動回路と第２差動回
路と出力回路とを動作させることができる。これによ
り、より低消費電流化を図ることができる。
４のいずれかの構成において、第１差動回路は、第１ス
イッチングトランジスタを含み、第２差動回路は、第２
スイッチングトランジスタを含み、第１差動回路の第１
スイッチングトランジスタと、第２差動回路の第２スイ
ッチングトランジスタと、出力回路の第１および第２出
力トランジスタとを活性化するとともに、その活性化の
ための信号を生成する起動制御回路をさらに備える。請
求項５では、このように構成することによって、起動制
御回路を用いて必要な時のみ第１差動回路と第２差動回
路と出力回路とを動作させることができる。これによ
り、より低消費電流化を図ることができる。
【００３０】請求項６における駆動回路は、請求項５の
構成において、起動制御回路は、データ線へデータを供
給する書き込み信号に同期して、活性化のための信号を
生成する。請求項６では、このように構成することによ
って、起動制御回路を用いてデータの書き込み時のみ第
１差動回路および第２差動回路を動作させることができ
る。
構成において、起動制御回路は、データ線へデータを供
給する書き込み信号に同期して、活性化のための信号を
生成する。請求項６では、このように構成することによ
って、起動制御回路を用いてデータの書き込み時のみ第
１差動回路および第２差動回路を動作させることができ
る。
【００３１】請求項７における駆動回路は、請求項１〜
６のいずれか１項に記載の駆動回路と、データ線に繋が
る画素部とを備えている。請求項７では、このように構
成することによって、低電圧化に対応可能で、かつ、デ
ータ書き込み動作の高速化とデータ書き込みの高精度化
とを図ることが可能な表示装置を提供することができ
る。
６のいずれか１項に記載の駆動回路と、データ線に繋が
る画素部とを備えている。請求項７では、このように構
成することによって、低電圧化に対応可能で、かつ、デ
ータ書き込み動作の高速化とデータ書き込みの高精度化
とを図ることが可能な表示装置を提供することができ
る。
【００３２】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。
態を図面に基づいて説明する。
【００３３】（第１実施形態）図１は、本発明の第１実
施形態によるアナログバッファ回路を備えた駆動回路を
示した回路図である。図１を参照して、この第１実施形
態の駆動回路（アナログバッファ回路）は、第１差動回
路１と、第２差動回路２と、プッシュプル出力回路３と
を備えている。なお、プッシュプル出力回路３は、本発
明の「出力回路」の一例である。
施形態によるアナログバッファ回路を備えた駆動回路を
示した回路図である。図１を参照して、この第１実施形
態の駆動回路（アナログバッファ回路）は、第１差動回
路１と、第２差動回路２と、プッシュプル出力回路３と
を備えている。なお、プッシュプル出力回路３は、本発
明の「出力回路」の一例である。
【００３４】第１差動回路１は、差動増幅器１１と、ス
イッチング用のｎチャネルトランジスタ（ＭＮ１２）１
２と、貫通電流制御用のｎチャネルトランジスタ（ＭＮ
１１）１３とを含んでいる。ｎチャネルトランジスタ１
２および１３は、差動増幅器１１の低電圧側に接続され
ている。なお、ｎチャネルトランジスタ（ＭＮ１２）１
２は、本発明の「第１スイッチングトランジスタ」の一
例であり、ｎチャネルトランジスタ（ＭＮ１１）１３
は、本発明の「第１貫通電流制御用トランジスタ」の一
例である。
イッチング用のｎチャネルトランジスタ（ＭＮ１２）１
２と、貫通電流制御用のｎチャネルトランジスタ（ＭＮ
１１）１３とを含んでいる。ｎチャネルトランジスタ１
２および１３は、差動増幅器１１の低電圧側に接続され
ている。なお、ｎチャネルトランジスタ（ＭＮ１２）１
２は、本発明の「第１スイッチングトランジスタ」の一
例であり、ｎチャネルトランジスタ（ＭＮ１１）１３
は、本発明の「第１貫通電流制御用トランジスタ」の一
例である。
【００３５】また、第２差動回路２は、差動増幅器２１
と、スイッチング用のｐチャネルトランジスタ（ＭＰ１
２）２２と、貫通電流制御用のｐチャネルトランジスタ
（ＭＰ１１）２３とを含んでいる。ｐチャネルトランジ
スタ２２および２３は、差動増幅器２１の電源電圧（Ｖ
ＤＤ）側に接続されている。なお、ｐチャネルトランジ
スタ（ＭＰ１２）２２は、本発明の「第２スイッチング
トランジスタ」の一例であり、ｐチャネルトランジスタ
（ＭＰ１１）２３は、本発明の「第２貫通電流制御用ト
ランジスタ」の一例である。
と、スイッチング用のｐチャネルトランジスタ（ＭＰ１
２）２２と、貫通電流制御用のｐチャネルトランジスタ
（ＭＰ１１）２３とを含んでいる。ｐチャネルトランジ
スタ２２および２３は、差動増幅器２１の電源電圧（Ｖ
ＤＤ）側に接続されている。なお、ｐチャネルトランジ
スタ（ＭＰ１２）２２は、本発明の「第２スイッチング
トランジスタ」の一例であり、ｐチャネルトランジスタ
（ＭＰ１１）２３は、本発明の「第２貫通電流制御用ト
ランジスタ」の一例である。
【００３６】また、第１差動回路１の貫通電流制御用の
ｎチャネルトランジスタ１３には、バイアス電位（Ｖｂ
ｉａｓ１）が接続されており、第２差動回路２の貫通電
流制御用のｐチャネルトランジスタ２３には、バイアス
電位（Ｖｂｉａｓ２）が接続されている。プッシュプル
出力回路３は、ｐチャネルトランジスタ３１とｎチャネ
ルトランジスタ３２とを含んでいる。なお、ｐチャネル
トランジスタ３１は、本発明の「第１出力トランジス
タ」の一例であり、ｎチャネルトランジスタ３２は、本
発明の「第２出力トランジスタ」の一例である。
ｎチャネルトランジスタ１３には、バイアス電位（Ｖｂ
ｉａｓ１）が接続されており、第２差動回路２の貫通電
流制御用のｐチャネルトランジスタ２３には、バイアス
電位（Ｖｂｉａｓ２）が接続されている。プッシュプル
出力回路３は、ｐチャネルトランジスタ３１とｎチャネ
ルトランジスタ３２とを含んでいる。なお、ｐチャネル
トランジスタ３１は、本発明の「第１出力トランジス
タ」の一例であり、ｎチャネルトランジスタ３２は、本
発明の「第２出力トランジスタ」の一例である。
【００３７】第１差動回路１の差動増幅器１１の反転入
力端子および第２差動回路２の差動増幅器２１の反転入
力端子には、基準電位（Ｖｒｅｆ）が入力される。ま
た、差動増幅器１１および２１の非反転入力端子には、
出力電位（ＯＵＴ）が入力される。
力端子および第２差動回路２の差動増幅器２１の反転入
力端子には、基準電位（Ｖｒｅｆ）が入力される。ま
た、差動増幅器１１および２１の非反転入力端子には、
出力電位（ＯＵＴ）が入力される。
【００３８】ここで、第１実施形態では、第１差動回路
１の出力がプッシュプル出力回路３のｐチャネルトラン
ジスタ３１のゲートに入力される。また、第２差動回路
２の出力は、プッシュプル出力回路３のｎチャネルトラ
ンジスタ３２のゲートに入力される。
１の出力がプッシュプル出力回路３のｐチャネルトラン
ジスタ３１のゲートに入力される。また、第２差動回路
２の出力は、プッシュプル出力回路３のｎチャネルトラ
ンジスタ３２のゲートに入力される。
【００３９】また、第１差動回路１の出力には、ｐチャ
ネルトランジスタ（ＭＰ１３）４２を介して電源電位Ｖ
ＤＤが接続される。また、第２差動回路２の出力には、
ｎチャネルトランジスタ（ＭＮ１３）４３を介してＧＮ
ＤまたはＶＢＢ（負電位）が接続されている。また、デ
ータ書き込み信号ＳＷを反転するためのインバータ回路
４１がｐチャネルトランジスタ４２とデータ書き込み信
号ＳＷの発生源（図示せず）との間に接続されている。
また、プッシュプル出力回路３の出力端子ＯＵＴとドレ
イン線（データ線）との間には、書き込み制御用のｎチ
ャネルトランジスタ（ＨＳＷ）４４が接続されている。
なお、ドレイン線（データ線）は画素部（図示せず）に
ビデオデータを書き込む場合のデータ書き込み線であ
る。また、ｎチャネルトランジスタ（ＨＳＷ）４４は、
画素部にビデオデータの書き込みを許可するスイッチト
ランジスタである。
ネルトランジスタ（ＭＰ１３）４２を介して電源電位Ｖ
ＤＤが接続される。また、第２差動回路２の出力には、
ｎチャネルトランジスタ（ＭＮ１３）４３を介してＧＮ
ＤまたはＶＢＢ（負電位）が接続されている。また、デ
ータ書き込み信号ＳＷを反転するためのインバータ回路
４１がｐチャネルトランジスタ４２とデータ書き込み信
号ＳＷの発生源（図示せず）との間に接続されている。
また、プッシュプル出力回路３の出力端子ＯＵＴとドレ
イン線（データ線）との間には、書き込み制御用のｎチ
ャネルトランジスタ（ＨＳＷ）４４が接続されている。
なお、ドレイン線（データ線）は画素部（図示せず）に
ビデオデータを書き込む場合のデータ書き込み線であ
る。また、ｎチャネルトランジスタ（ＨＳＷ）４４は、
画素部にビデオデータの書き込みを許可するスイッチト
ランジスタである。
【００４０】第１実施形態の駆動回路の動作としては、
データ書き込み信号ＳＷがＨレベルになることによっ
て、起動信号（ＡＣＴ、／ＡＣＴ）が生成されて第１差
動回路１と第２差動回路２とプッシュプル出力回路３と
が活性化されると同時に、書き込み制御用のｎチャネル
トランジスタ（ＨＳＷ）４４がオンしてビデオデータの
書き込みが開始される。すなわち、ビデオデータのデー
タ書き込み信号ＳＷに同期して、第１差動回路１および
第２差動回路２とプッシュプル出力回路３とが活性化さ
れる。なお、インバータ回路４１と、ｐチャネルトラン
ジスタ４２と、ｎチャネルトランジスタ４３と、ｎチャ
ネルトランジスタ１２と、ｐチャネルトランジスタ２２
とによって、第１差動回路１と第２差動回路２とプッシ
ュプル出力回路３とを起動するとともに、起動信号（Ａ
ＣＴ、／ＡＣＴ）を生成するための起動制御回路が構成
されている。
データ書き込み信号ＳＷがＨレベルになることによっ
て、起動信号（ＡＣＴ、／ＡＣＴ）が生成されて第１差
動回路１と第２差動回路２とプッシュプル出力回路３と
が活性化されると同時に、書き込み制御用のｎチャネル
トランジスタ（ＨＳＷ）４４がオンしてビデオデータの
書き込みが開始される。すなわち、ビデオデータのデー
タ書き込み信号ＳＷに同期して、第１差動回路１および
第２差動回路２とプッシュプル出力回路３とが活性化さ
れる。なお、インバータ回路４１と、ｐチャネルトラン
ジスタ４２と、ｎチャネルトランジスタ４３と、ｎチャ
ネルトランジスタ１２と、ｐチャネルトランジスタ２２
とによって、第１差動回路１と第２差動回路２とプッシ
ュプル出力回路３とを起動するとともに、起動信号（Ａ
ＣＴ、／ＡＣＴ）を生成するための起動制御回路が構成
されている。
【００４１】この起動制御回路によって第１差動回路１
と第２差動回路２とプッシュプル出力回路３とが活性化
されると、入力基準電位（Ｖｒｅｆ）と出力電位（ＯＵ
Ｔ）とが比較される。そして、出力電位（ＯＵＴ）が入
力基準電位（Ｖｒｅｆ）よりも高い場合は、第１差動回
路１はプッシュプル出力回路３のｐチャネルトランジス
タ（ＶＯＰ）３１をオフする方向に動作するとともに、
第２差動回路２は、プッシュプル出力回路３のｎチャネ
ルトランジスタ（ＶＯＮ）３２をオンさせる方向に動作
する。これにより、出力電位（ＯＵＴ）の電位が引き下
げられる。
と第２差動回路２とプッシュプル出力回路３とが活性化
されると、入力基準電位（Ｖｒｅｆ）と出力電位（ＯＵ
Ｔ）とが比較される。そして、出力電位（ＯＵＴ）が入
力基準電位（Ｖｒｅｆ）よりも高い場合は、第１差動回
路１はプッシュプル出力回路３のｐチャネルトランジス
タ（ＶＯＰ）３１をオフする方向に動作するとともに、
第２差動回路２は、プッシュプル出力回路３のｎチャネ
ルトランジスタ（ＶＯＮ）３２をオンさせる方向に動作
する。これにより、出力電位（ＯＵＴ）の電位が引き下
げられる。
【００４２】また、出力電位（ＯＵＴ）が入力基準電位
（Ｖｒｅｆ）よりも低い場合には、第１差動回路１は、
プッシュプル出力回路３のｐチャネルトランジスタ（Ｖ
ＯＰ）３１をオンさせる方向に動作するとともに、ｎチ
ャネルトランジスタ（ＶＯＮ）３２をオフさせる方向に
動作する。これにより、出力電位（ＯＵＴ）が引き上げ
られる。
（Ｖｒｅｆ）よりも低い場合には、第１差動回路１は、
プッシュプル出力回路３のｐチャネルトランジスタ（Ｖ
ＯＰ）３１をオンさせる方向に動作するとともに、ｎチ
ャネルトランジスタ（ＶＯＮ）３２をオフさせる方向に
動作する。これにより、出力電位（ＯＵＴ）が引き上げ
られる。
【００４３】このように、第１実施形態のアナログバッ
ファ回路では、入力基準電位（Ｖｒｅｆ）と出力電位
（ＯＵＴ）とが等しくなるように動作する。
ファ回路では、入力基準電位（Ｖｒｅｆ）と出力電位
（ＯＵＴ）とが等しくなるように動作する。
【００４４】第１実施形態では、上記のように、プッシ
ュプル出力回路３のｐチャネルトランジスタ３１のゲー
トおよびｎチャネルトランジスタ３２のゲートに、それ
ぞれ、第１差動回路１および第２差動回路２の出力を供
給することによって、ｐチャネルトランジスタ３１のゲ
ートおよびｎチャネルトランジスタ３２のゲートを別個
に駆動することができる。この場合、たとえば、第１差
動回路１および第２差動回路２をカレントミラー型回路
により構成すれば、第１差動回路１および第２差動回路
２は、それぞれ、１つのトランジスタのしきい値電圧の
影響のみ受ける。このため、図１０に示した従来の場合
に比べて、第１差動回路１の取り得る電圧範囲および第
２差動回路２の取り得る電圧範囲を大きくすることがで
きるので、ｐチャネルトランジスタ３１のゲートおよび
ｎチャネルトランジスタ３２のゲートに印加される電圧
範囲を大きくすることができる。これにより、ｐチャネ
ルトランジスタ３１のゲートおよびｎチャネルトランジ
スタ３２のゲートに印加される電圧範囲を大きくするこ
とができるので、電源電圧ＶＤＤが小さい場合にも、ｐ
チャネルトランジスタ３１およびｎチャネルトランジス
タ３２の動作範囲を大きく取ることができる。その結
果、低電圧化に対応することができる。
ュプル出力回路３のｐチャネルトランジスタ３１のゲー
トおよびｎチャネルトランジスタ３２のゲートに、それ
ぞれ、第１差動回路１および第２差動回路２の出力を供
給することによって、ｐチャネルトランジスタ３１のゲ
ートおよびｎチャネルトランジスタ３２のゲートを別個
に駆動することができる。この場合、たとえば、第１差
動回路１および第２差動回路２をカレントミラー型回路
により構成すれば、第１差動回路１および第２差動回路
２は、それぞれ、１つのトランジスタのしきい値電圧の
影響のみ受ける。このため、図１０に示した従来の場合
に比べて、第１差動回路１の取り得る電圧範囲および第
２差動回路２の取り得る電圧範囲を大きくすることがで
きるので、ｐチャネルトランジスタ３１のゲートおよび
ｎチャネルトランジスタ３２のゲートに印加される電圧
範囲を大きくすることができる。これにより、ｐチャネ
ルトランジスタ３１のゲートおよびｎチャネルトランジ
スタ３２のゲートに印加される電圧範囲を大きくするこ
とができるので、電源電圧ＶＤＤが小さい場合にも、ｐ
チャネルトランジスタ３１およびｎチャネルトランジス
タ３２の動作範囲を大きく取ることができる。その結
果、低電圧化に対応することができる。
【００４５】また、チャネルトランジスタ３１およびｎ
チャネルトランジスタ３２の動作範囲を大きく取ること
ができるので、ｐチャネルトランジスタ３１およびｎチ
ャネルトランジスタ３２を強くかつ早くオンさせること
ができる。これにより、書き込み動作の高速化を図るこ
とができるとともに、出力値の収束も早くなる。その結
果、出力値（データ）のオーバーシュートやアンダーシ
ュートを防止してデータの高精度化を図ることができ
る。
チャネルトランジスタ３２の動作範囲を大きく取ること
ができるので、ｐチャネルトランジスタ３１およびｎチ
ャネルトランジスタ３２を強くかつ早くオンさせること
ができる。これにより、書き込み動作の高速化を図るこ
とができるとともに、出力値の収束も早くなる。その結
果、出力値（データ）のオーバーシュートやアンダーシ
ュートを防止してデータの高精度化を図ることができ
る。
【００４６】また、第１実施形態では、起動制御回路を
用いて書き込み時のみ第１差動回路１と第２差動回路２
とプッシュプル出力回路３とを動作させることができる
ので、より低消費電流化を図ることができる。
用いて書き込み時のみ第１差動回路１と第２差動回路２
とプッシュプル出力回路３とを動作させることができる
ので、より低消費電流化を図ることができる。
【００４７】また、第１実施形態では、第１差動回路１
の貫通電流制御用のｎチャネルトランジスタ１３および
第２差動回路２の貫通電流制御用のｐチャネルトランジ
スタ２３のゲートに、それぞれ、バイアス電位Ｖｂｉａ
ｓ１およびＶｂｉａｓ２を接続することによって、ｎチ
ャネルトランジスタ１３のゲート電位とｐチャネルトラ
ンジスタ２３のゲート電位とを別個に制御することがで
きる。その結果、容易に第１差動回路１の消費電流およ
び第２差動回路２の消費電流を制御することができるの
で、低消費電流化を図ることができる。
の貫通電流制御用のｎチャネルトランジスタ１３および
第２差動回路２の貫通電流制御用のｐチャネルトランジ
スタ２３のゲートに、それぞれ、バイアス電位Ｖｂｉａ
ｓ１およびＶｂｉａｓ２を接続することによって、ｎチ
ャネルトランジスタ１３のゲート電位とｐチャネルトラ
ンジスタ２３のゲート電位とを別個に制御することがで
きる。その結果、容易に第１差動回路１の消費電流およ
び第２差動回路２の消費電流を制御することができるの
で、低消費電流化を図ることができる。
【００４８】（第２実施形態）図２は、本発明の第２実
施形態によるアナログバッファ回路を含む駆動回路を示
した回路図である。図２を参照して、この第２実施形態
では、上記した第１実施形態と異なり、第１差動回路１
の貫通電流制御用のｎチャネルトランジスタ１３のゲー
トに、第２差動回路２の差動増幅器２１の一部のノード
の電位を供給するとともに、第２差動回路２の貫通電流
制御用のｐチャネルトランジスタ２３のゲート電位に
は、バイアス電位（Ｖｂｉａｓ）を用いた例を示してい
る。その他の構成は第１実施形態と同様である。
施形態によるアナログバッファ回路を含む駆動回路を示
した回路図である。図２を参照して、この第２実施形態
では、上記した第１実施形態と異なり、第１差動回路１
の貫通電流制御用のｎチャネルトランジスタ１３のゲー
トに、第２差動回路２の差動増幅器２１の一部のノード
の電位を供給するとともに、第２差動回路２の貫通電流
制御用のｐチャネルトランジスタ２３のゲート電位に
は、バイアス電位（Ｖｂｉａｓ）を用いた例を示してい
る。その他の構成は第１実施形態と同様である。
【００４９】第２実施形態では、上記のように、第１差
動回路１の貫通電流制御用のｎチャネルトランジスタ１
３のゲート電位として、第２差動回路２の差動増幅器２
１のノード電位を用いることによって、バイアス電源を
１つ設けるだけで、第１差動回路１の消費電流および第
２差動回路２の消費電流を別々に制御することができ
る。
動回路１の貫通電流制御用のｎチャネルトランジスタ１
３のゲート電位として、第２差動回路２の差動増幅器２
１のノード電位を用いることによって、バイアス電源を
１つ設けるだけで、第１差動回路１の消費電流および第
２差動回路２の消費電流を別々に制御することができ
る。
【００５０】図３は、図２に示した第２実施形態による
駆動回路の第１差動回路および第２差動回路の内部構成
の一例を示した回路図である。図３を参照して、この例
では、第１差動回路１の貫通電流制御用のｎチャネルト
ランジスタ１３のゲートには、第２差動回路２の差動増
幅器２１のノードＮＮ２の電位が供給される。また、第
２差動回路２の貫通電流制御用のｐチャネルトランジス
タ２３のゲートには、バイアス電位（Ｖｂｉａｓ）とし
て、ビデオ信号Ｖｖｉｄｅｏを用いた場合の例を示して
いる。また、低電圧側の電源として、負電位（ＶＢＢ）
を用いている。
駆動回路の第１差動回路および第２差動回路の内部構成
の一例を示した回路図である。図３を参照して、この例
では、第１差動回路１の貫通電流制御用のｎチャネルト
ランジスタ１３のゲートには、第２差動回路２の差動増
幅器２１のノードＮＮ２の電位が供給される。また、第
２差動回路２の貫通電流制御用のｐチャネルトランジス
タ２３のゲートには、バイアス電位（Ｖｂｉａｓ）とし
て、ビデオ信号Ｖｖｉｄｅｏを用いた場合の例を示して
いる。また、低電圧側の電源として、負電位（ＶＢＢ）
を用いている。
【００５１】（第３実施形態）図４は、本発明の第３実
施形態によるアナログバッファ回路を含む駆動回路を示
した回路図である。図５は、図４に示した第３実施形態
による駆動回路の第１差動回路および第２差動回路の内
部構成の一例を示した回路図である。
施形態によるアナログバッファ回路を含む駆動回路を示
した回路図である。図５は、図４に示した第３実施形態
による駆動回路の第１差動回路および第２差動回路の内
部構成の一例を示した回路図である。
【００５２】まず、図４を参照して、この第３実施形態
では、図２に示した第２実施形態と異なり、第１差動回
路１の貫通電流制御用のｎチャネルトランジスタ１３の
ゲートには、バイアス電位（Ｖｂｉａｓ）を接続すると
ともに、第２差動回路２の貫通電流制御用のｐチャネル
トランジスタ２３のゲートには、第１差動回路１の差動
増幅器１１の所定のノードの電位を供給する。その他の
構成は第１実施形態と同様である。
では、図２に示した第２実施形態と異なり、第１差動回
路１の貫通電流制御用のｎチャネルトランジスタ１３の
ゲートには、バイアス電位（Ｖｂｉａｓ）を接続すると
ともに、第２差動回路２の貫通電流制御用のｐチャネル
トランジスタ２３のゲートには、第１差動回路１の差動
増幅器１１の所定のノードの電位を供給する。その他の
構成は第１実施形態と同様である。
【００５３】第３実施形態では、上記のように、第１差
動回路１の貫通電流制御用のｎチャネルトランジスタ１
３のゲートに所定のバイアス電源（Ｖｂｉａｓ）を接続
するとともに、第２差動回路２の貫通電流制御用のｐチ
ャネルトランジスタ２３のゲートには、第１差動回路１
の差動増幅器１１の所定のノードを接続することによっ
て、１つのバイアス電源を用いるだけで、第１差動回路
１の消費電流と第２差動回路２の消費電流とを別々に制
御することができる。
動回路１の貫通電流制御用のｎチャネルトランジスタ１
３のゲートに所定のバイアス電源（Ｖｂｉａｓ）を接続
するとともに、第２差動回路２の貫通電流制御用のｐチ
ャネルトランジスタ２３のゲートには、第１差動回路１
の差動増幅器１１の所定のノードを接続することによっ
て、１つのバイアス電源を用いるだけで、第１差動回路
１の消費電流と第２差動回路２の消費電流とを別々に制
御することができる。
【００５４】また、図５に示した第３実施形態の一例に
よる駆動回路では、第１差動回路１の貫通電流制御用の
ｎチャネルトランジスタ１３のバイアス電位（Ｖｂｉａ
ｓ）として、ＧＮＤ（接地電位）を用いている。また、
第２差動回路２の貫通電流制御用のｐチャネルトランジ
スタ２３のゲート電位として、第１差動回路１の差動増
幅器１１のノードＮＰ４の電位を用いている。また、図
５に示した第３実施形態の一例では、電源範囲は、正電
源としてＶＤＤ、負電源としてＶＢＢを採用している。
よる駆動回路では、第１差動回路１の貫通電流制御用の
ｎチャネルトランジスタ１３のバイアス電位（Ｖｂｉａ
ｓ）として、ＧＮＤ（接地電位）を用いている。また、
第２差動回路２の貫通電流制御用のｐチャネルトランジ
スタ２３のゲート電位として、第１差動回路１の差動増
幅器１１のノードＮＰ４の電位を用いている。また、図
５に示した第３実施形態の一例では、電源範囲は、正電
源としてＶＤＤ、負電源としてＶＢＢを採用している。
【００５５】より詳細には、図５に示した第３実施形態
の一例による駆動回路では、第１差動回路１は、カレン
トミラー型回路を基本として、バイアス電位がゲートに
接続される貫通電流制御用のｎチャネルトランジスタ
（Ｍ００）１３とスイッチ機能を有するｎチャネルトラ
ンジスタ（Ｍ０１）１２とを含んでいる。また、第２差
動回路２は、カレントミラー型回路を基本とし、バイア
ス電位がゲートに接続される貫通電流制御用のｐチャネ
ルトランジスタ（Ｍ１４）２３と、スイッチング機能を
有するｐチャネルトランジスタ（Ｍ０９）２２とを含ん
でいる。
の一例による駆動回路では、第１差動回路１は、カレン
トミラー型回路を基本として、バイアス電位がゲートに
接続される貫通電流制御用のｎチャネルトランジスタ
（Ｍ００）１３とスイッチ機能を有するｎチャネルトラ
ンジスタ（Ｍ０１）１２とを含んでいる。また、第２差
動回路２は、カレントミラー型回路を基本とし、バイア
ス電位がゲートに接続される貫通電流制御用のｐチャネ
ルトランジスタ（Ｍ１４）２３と、スイッチング機能を
有するｐチャネルトランジスタ（Ｍ０９）２２とを含ん
でいる。
【００５６】ここで、図５に示した第３実施形態の一例
による駆動回路において、プッシュプル出力回路３を構
成するｎチャネルトランジスタ（Ｍ１００）３２と、ｐ
チャネルトランジスタ（Ｍ２００）３１とのゲート電位
の取り得る電位範囲について調べる。
による駆動回路において、プッシュプル出力回路３を構
成するｎチャネルトランジスタ（Ｍ１００）３２と、ｐ
チャネルトランジスタ（Ｍ２００）３１とのゲート電位
の取り得る電位範囲について調べる。
【００５７】第１差動回路１の最大出力電位は、ＶＤＤ
＋｜ＶＢＢ｜−｜Ｖｔｐ｜であり、第２差動回路２の最
大出力電位は、ＶＤＤ＋｜ＶＢＢ｜−Ｖｔｎである。
＋｜ＶＢＢ｜−｜Ｖｔｐ｜であり、第２差動回路２の最
大出力電位は、ＶＤＤ＋｜ＶＢＢ｜−Ｖｔｎである。
【００５８】このことから、取り得る電源範囲を制限す
る要素は、１つのトランジスタのしきい値電圧のみであ
る。このようにゲート電位の取り得る電圧範囲が広いこ
とから、電源電圧ＶＤＤが小さくなった場合にも、動作
マージンを大きく取ることができるので、プッシュプル
出力回路３を構成するｐチャネルトランジスタ３１およ
びｎチャネルトランジスタ３２を強くかつ早くオンさせ
ることができる。これにより、ＶＤＤの低電圧化に対応
することが可能であるとともに、データ線へのデータの
書き込み動作を高速化することができる。
る要素は、１つのトランジスタのしきい値電圧のみであ
る。このようにゲート電位の取り得る電圧範囲が広いこ
とから、電源電圧ＶＤＤが小さくなった場合にも、動作
マージンを大きく取ることができるので、プッシュプル
出力回路３を構成するｐチャネルトランジスタ３１およ
びｎチャネルトランジスタ３２を強くかつ早くオンさせ
ることができる。これにより、ＶＤＤの低電圧化に対応
することが可能であるとともに、データ線へのデータの
書き込み動作を高速化することができる。
【００５９】また、図５に示した第３実施形態の一例で
は、第１差動回路１および第２差動回路２によって、プ
ッシュプル出力回路３を構成するｐチャネルトランジス
タ３１およびｎチャネルトランジスタ３２のゲート電位
を別々に制御することができるとともに、第１差動回路
１および第２差動回路２の消費電流をｎチャネルトラン
ジスタ１３およびｐチャネルトランジスタ２３を用いて
別々に制御することができる。このため、第１差動回路
１および第２差動回路２で消費する電流を多くして比較
回路としての感度を上げるとともに、プッシュプル出力
回路３で消費する電流を小さくして駆動能力を抑制する
ようにすれば、プッシュプル出力回路３を構成するｐチ
ャネルトランジスタ３１およびｎチャネルトランジスタ
３２のオンおよびオフの反応速度を向上させることがで
きるので、出力値の収束が早くなる。これにより、出力
値のオーバーシュートやアンダーシュートを抑制するこ
とができるので、高精度な回路特性を得ることができ
る。
は、第１差動回路１および第２差動回路２によって、プ
ッシュプル出力回路３を構成するｐチャネルトランジス
タ３１およびｎチャネルトランジスタ３２のゲート電位
を別々に制御することができるとともに、第１差動回路
１および第２差動回路２の消費電流をｎチャネルトラン
ジスタ１３およびｐチャネルトランジスタ２３を用いて
別々に制御することができる。このため、第１差動回路
１および第２差動回路２で消費する電流を多くして比較
回路としての感度を上げるとともに、プッシュプル出力
回路３で消費する電流を小さくして駆動能力を抑制する
ようにすれば、プッシュプル出力回路３を構成するｐチ
ャネルトランジスタ３１およびｎチャネルトランジスタ
３２のオンおよびオフの反応速度を向上させることがで
きるので、出力値の収束が早くなる。これにより、出力
値のオーバーシュートやアンダーシュートを抑制するこ
とができるので、高精度な回路特性を得ることができ
る。
【００６０】さらに、図５に示した示した第３実施形態
の一例のように、第１差動回路１の貫通電流制御用のｎ
チャネルトランジスタ１３のゲートを接地電位（ＧＮ
Ｄ）にすれば、新たにバイアス電源を設ける必要もな
い。この場合、バイアス電源を設けることなく、第１差
動回路１の消費電流と第２差動回路２の消費電流とを別
々に制御することができる。
の一例のように、第１差動回路１の貫通電流制御用のｎ
チャネルトランジスタ１３のゲートを接地電位（ＧＮ
Ｄ）にすれば、新たにバイアス電源を設ける必要もな
い。この場合、バイアス電源を設けることなく、第１差
動回路１の消費電流と第２差動回路２の消費電流とを別
々に制御することができる。
【００６１】（第４実施形態）図６は、本発明の第４実
施形態によるアナログバッファ回路を含む駆動回路を示
した回路図である。図７は、図６に示した第４実施形態
による駆動回路の第１差動回路および第２差動回路の内
部構成の一例を示した回路図である。
施形態によるアナログバッファ回路を含む駆動回路を示
した回路図である。図７は、図６に示した第４実施形態
による駆動回路の第１差動回路および第２差動回路の内
部構成の一例を示した回路図である。
【００６２】まず、図６を参照して、この第４実施形態
では、第１差動回路１の貫通電流制御用のｎチャネルト
ランジスタ１３のゲート電位として、第２差動回路２の
差動増幅器２１の所定のノード電位を用いるとともに、
第２差動回路２の貫通電流制御用のｐチャネルトランジ
スタ２３のゲート電位として、第１差動回路１の差動増
幅器１１の所定のノード電位を用いる。図７に示す内部
構成例では、第１差動回路１の貫通電流制御用のｎチャ
ネルトランジスタ１３のゲート電位として、第２差動回
路２の差動増幅器２１のノードＮＮ２の電位を用いると
ともに、第２差動回路２の貫通電流制御用のｐチャネル
トランジスタ２３のゲート電位として、第１差動回路１
の差動増幅器１１のノードＮＰ４の電位を用いる。
では、第１差動回路１の貫通電流制御用のｎチャネルト
ランジスタ１３のゲート電位として、第２差動回路２の
差動増幅器２１の所定のノード電位を用いるとともに、
第２差動回路２の貫通電流制御用のｐチャネルトランジ
スタ２３のゲート電位として、第１差動回路１の差動増
幅器１１の所定のノード電位を用いる。図７に示す内部
構成例では、第１差動回路１の貫通電流制御用のｎチャ
ネルトランジスタ１３のゲート電位として、第２差動回
路２の差動増幅器２１のノードＮＮ２の電位を用いると
ともに、第２差動回路２の貫通電流制御用のｐチャネル
トランジスタ２３のゲート電位として、第１差動回路１
の差動増幅器１１のノードＮＰ４の電位を用いる。
【００６３】第４実施形態では、上記のように、第１差
動回路１の貫通電流制御用のｎチャネルトランジスタ１
３のゲート電位として第２差動回路２の差動増幅器２１
の所定のノード電位を用いるとともに、第２差動回路２
の貫通電流制御用のｐチャネルトランジスタ２３のゲー
ト電位として、第１差動回路１の差動増幅器１１の所定
のノード電位を用いることによって、新たなバイアス電
源を設けることなく、差動回路１の消費電流と第２差動
回路２の消費電流とを別々に制御することができる。
動回路１の貫通電流制御用のｎチャネルトランジスタ１
３のゲート電位として第２差動回路２の差動増幅器２１
の所定のノード電位を用いるとともに、第２差動回路２
の貫通電流制御用のｐチャネルトランジスタ２３のゲー
ト電位として、第１差動回路１の差動増幅器１１の所定
のノード電位を用いることによって、新たなバイアス電
源を設けることなく、差動回路１の消費電流と第２差動
回路２の消費電流とを別々に制御することができる。
【００６４】（第５実施形態）図８は、本発明の第５実
施形態によるアナログバッファ回路を含む駆動回路の内
部構成の詳細を示した回路図である。図８を参照して、
この第５実施形態では、第１差動回路１の貫通電流制御
用のｎチャネルトランジスタ１３のゲート電位として、
Ｖｂｉａｓ１＝Ｖｖｉｄｅｏ１を用いるとともに、第２
差動回路２の貫通電流制御用のｐチャネルトランジスタ
２３のゲート電位として、Ｖｂｉａｓ２＝Ｖｖｉｄｅｏ
２を用いる。その他の構成は、第１実施形態と同様であ
る。
施形態によるアナログバッファ回路を含む駆動回路の内
部構成の詳細を示した回路図である。図８を参照して、
この第５実施形態では、第１差動回路１の貫通電流制御
用のｎチャネルトランジスタ１３のゲート電位として、
Ｖｂｉａｓ１＝Ｖｖｉｄｅｏ１を用いるとともに、第２
差動回路２の貫通電流制御用のｐチャネルトランジスタ
２３のゲート電位として、Ｖｂｉａｓ２＝Ｖｖｉｄｅｏ
２を用いる。その他の構成は、第１実施形態と同様であ
る。
【００６５】第５実施形態では、上記のように、第１差
動回路１の貫通電流制御用のｎチャネルトランジスタ１
３のゲートおよび第２差動回路２の貫通電流制御用のｐ
チャネルトランジスタ２３のゲートに、バイアス電位と
して別々のビデオ信号電位（Ｖｖｉｄｅｏ１、Ｖｖｉｄ
ｅｏ２）を印加することによって、特別なバイアス電源
を設けることなく、第１差動回路１の消費電電流と第２
差動回路２の消費電流とを別々に制御することができ
る。
動回路１の貫通電流制御用のｎチャネルトランジスタ１
３のゲートおよび第２差動回路２の貫通電流制御用のｐ
チャネルトランジスタ２３のゲートに、バイアス電位と
して別々のビデオ信号電位（Ｖｖｉｄｅｏ１、Ｖｖｉｄ
ｅｏ２）を印加することによって、特別なバイアス電源
を設けることなく、第１差動回路１の消費電電流と第２
差動回路２の消費電流とを別々に制御することができ
る。
【００６６】（第６実施形態）図９は、本発明の第６実
施形態によるアナログバッファ回路を含む駆動回路（表
示装置）を示した回路図である。図９を参照して、この
第６実施形態では、データ線３本に１つの割合で第１差
動回路１と第２差動回路２とプッシュプル出力回路３と
からなるアナログバッファ回路を設けた例を示してい
る。また、この第６実施形態では、ＲＧＢ３つのデータ
線を時分割で駆動する。
施形態によるアナログバッファ回路を含む駆動回路（表
示装置）を示した回路図である。図９を参照して、この
第６実施形態では、データ線３本に１つの割合で第１差
動回路１と第２差動回路２とプッシュプル出力回路３と
からなるアナログバッファ回路を設けた例を示してい
る。また、この第６実施形態では、ＲＧＢ３つのデータ
線を時分割で駆動する。
【００６７】なお、画素部５０は、液晶５１とスイッチ
ングトランジスタ５２とを含んでいる。また、書き込み
制御用のスイッチングトランジスタ４ａ、４ｂおよび４
ｃが配置されている。さらに、ＰＣＧ信号によってオン
するトランジスタ５が配置されている。また、アナログ
バッファ回路の起動信号（ＡＣＴ、／ＡＣＴ）を生成す
るために、インバータ回路４１とＮＯＲ回路４５とが設
けられている。
ングトランジスタ５２とを含んでいる。また、書き込み
制御用のスイッチングトランジスタ４ａ、４ｂおよび４
ｃが配置されている。さらに、ＰＣＧ信号によってオン
するトランジスタ５が配置されている。また、アナログ
バッファ回路の起動信号（ＡＣＴ、／ＡＣＴ）を生成す
るために、インバータ回路４１とＮＯＲ回路４５とが設
けられている。
【００６８】上記第６実施形態の具体的な動作として
は、データ書き込み信号ＳＷ−Ｒ、ＳＷ−ＧおよびＳＷ
−Ｂが順次オン状態になることによって、スイッチング
トランジスタ４ｃ、４ｂおよび４ａが順次オン状態とな
る。これと同時に、データ書き込み信号ＳＷ２−Ｒ、Ｓ
Ｗ２−ＧおよびＳＷ２−Ｂが順次Ｈレベルになることに
よって、ＮＯＲ回路４５の出力（／ＡＣＴ信号）は、順
次Ｌレベルになるとともに、インバータ回路４１の出力
（ＡＣＴ信号）は、順次Ｈレベルになるので、第１差動
回路１、第２差動回路２およびプッシュプル出力回路３
が動作する。
は、データ書き込み信号ＳＷ−Ｒ、ＳＷ−ＧおよびＳＷ
−Ｂが順次オン状態になることによって、スイッチング
トランジスタ４ｃ、４ｂおよび４ａが順次オン状態とな
る。これと同時に、データ書き込み信号ＳＷ２−Ｒ、Ｓ
Ｗ２−ＧおよびＳＷ２−Ｂが順次Ｈレベルになることに
よって、ＮＯＲ回路４５の出力（／ＡＣＴ信号）は、順
次Ｌレベルになるとともに、インバータ回路４１の出力
（ＡＣＴ信号）は、順次Ｈレベルになるので、第１差動
回路１、第２差動回路２およびプッシュプル出力回路３
が動作する。
【００６９】第６実施形態では、上記のように、データ
線３本に１本の割合で１つのアナログバッファ回路を設
けることによって、アナログバッファ回路のレイアウト
面積を小さくすることができるとともに素子数を低減す
ることができる。これにより、さらなる低消費電力化を
図ることができる。
線３本に１本の割合で１つのアナログバッファ回路を設
けることによって、アナログバッファ回路のレイアウト
面積を小さくすることができるとともに素子数を低減す
ることができる。これにより、さらなる低消費電力化を
図ることができる。
【００７０】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００７１】たとえば、上記実施形態において、第１差
動回路１の貫通電流制御用のｎチャネルトランジスタ１
３のバイアス電位として、ＶＤＤを用いるとともに、第
２差動回路２の貫通電流制御用のｐチャネルトランジス
タ２３のゲート電位としてＶＢＢの負電位を用いるよう
にしてもよい。また、第１差動回路１のｎチャネルトラ
ンジスタ１３のゲート電位および第２差動回路２のｐチ
ャネルトランジスタ２３のゲート電位として、同一のビ
デオデータ信号の電位を用いるようにしてもよい。
動回路１の貫通電流制御用のｎチャネルトランジスタ１
３のバイアス電位として、ＶＤＤを用いるとともに、第
２差動回路２の貫通電流制御用のｐチャネルトランジス
タ２３のゲート電位としてＶＢＢの負電位を用いるよう
にしてもよい。また、第１差動回路１のｎチャネルトラ
ンジスタ１３のゲート電位および第２差動回路２のｐチ
ャネルトランジスタ２３のゲート電位として、同一のビ
デオデータ信号の電位を用いるようにしてもよい。
【００７２】また、上記実施形態では、液晶表示装置
（ＬＣＤ）からなる表示装置を例にとって説明したが、
本発明はこれに限らず、ＥＬ表示装置などの他の表示装
置にも同様に適用可能である。また、表示装置に限ら
ず、バッファ回路を用いる他の駆動回路にも適用可能で
ある。
（ＬＣＤ）からなる表示装置を例にとって説明したが、
本発明はこれに限らず、ＥＬ表示装置などの他の表示装
置にも同様に適用可能である。また、表示装置に限ら
ず、バッファ回路を用いる他の駆動回路にも適用可能で
ある。
【００７３】
【発明の効果】以上のように、本発明によれば、第１差
動回路および第２差動回路によって、出力回路の第１出
力トランジスタのゲートおよび第２出力トランジスタの
ゲートを別個に駆動することができるので、第１電圧源
の電圧（電源電圧）が小さい場合にも、第１出力トラン
ジスタおよび第２出力トランジスタの動作範囲を大きく
取ることができる。その結果、低電圧化に対応可能で、
かつ、動作の高速化およびデータの高精度化を図ること
ができる。
動回路および第２差動回路によって、出力回路の第１出
力トランジスタのゲートおよび第２出力トランジスタの
ゲートを別個に駆動することができるので、第１電圧源
の電圧（電源電圧）が小さい場合にも、第１出力トラン
ジスタおよび第２出力トランジスタの動作範囲を大きく
取ることができる。その結果、低電圧化に対応可能で、
かつ、動作の高速化およびデータの高精度化を図ること
ができる。
【００７４】また、第１差動回路の第１貫通電流制御用
トランジスタのゲートに第１電位を供給するとともに、
第２差動回路の第２貫通電流制御用トランジスタのゲー
トに第２電位を供給するすることによって、第１貫通電
流制御用トランジスタおよび第２貫通電流制御用トラン
ジスタでの消費電流を別々に制御することができる。
トランジスタのゲートに第１電位を供給するとともに、
第２差動回路の第２貫通電流制御用トランジスタのゲー
トに第２電位を供給するすることによって、第１貫通電
流制御用トランジスタおよび第２貫通電流制御用トラン
ジスタでの消費電流を別々に制御することができる。
【図１】本発明の第１実施形態によるアナログバッファ
回路を含む駆動回路を示した回路図である。
回路を含む駆動回路を示した回路図である。
【図２】本発明の第２実施形態によるアナログバッファ
回路を含む駆動回路を示した回路図である。
回路を含む駆動回路を示した回路図である。
【図３】図２に示した第２実施形態による駆動回路の第
１差動回路および第２差動回路の内部構成の一例を示し
た回路図である。
１差動回路および第２差動回路の内部構成の一例を示し
た回路図である。
【図４】本発明の第３実施形態によるアナログバッファ
回路を含む駆動回路を示した回路図である。
回路を含む駆動回路を示した回路図である。
【図５】図４に示した第３実施形態による駆動回路の第
１差動回路および第２差動回路の内部構成の一例を示し
た回路図である。
１差動回路および第２差動回路の内部構成の一例を示し
た回路図である。
【図６】本発明の第４実施形態によるアナログバッファ
回路を含む駆動回路を示した回路図である。
回路を含む駆動回路を示した回路図である。
【図７】図６に示した第４実施形態による駆動回路の第
１差動回路および第２差動回路の内部構成の一例を示し
た回路図である。
１差動回路および第２差動回路の内部構成の一例を示し
た回路図である。
【図８】本発明の第５実施形態によるアナログバッファ
回路を含む駆動回路の内部構成を示した回路図である。
回路を含む駆動回路の内部構成を示した回路図である。
【図９】本発明の第６実施形態によるアナログバッファ
回路を含む駆動回路を示した回路図である。
回路を含む駆動回路を示した回路図である。
【図１０】従来のプッシュプル型差動増幅回路を示した
回路図である。
回路図である。
１ 第１差動回路 ２ 第２差動回路 ３ プッシュプル出力回路（出力回路） １１、２１ 差動増幅器 １２ ｎチャネルトランジスタ（第１スイッチングトラ
ンジスタ） １３ ｎチャネルトランジスタ（第１貫通電流制御用ト
ランジスタ） ２２ ｐチャネルトランジスタ（第２スイッチングトラ
ンジスタ） ２３ ｐチャネルトランジスタ（第２貫通電流制御用ト
ランジスタ） ３１ ｐチャネルトランジスタ（第１出力トランジス
タ） ３２ ｎチャネルトランジスタ（第２出力トランジス
タ） ５０ 画素部
ンジスタ） １３ ｎチャネルトランジスタ（第１貫通電流制御用ト
ランジスタ） ２２ ｐチャネルトランジスタ（第２スイッチングトラ
ンジスタ） ２３ ｐチャネルトランジスタ（第２貫通電流制御用ト
ランジスタ） ３１ ｐチャネルトランジスタ（第１出力トランジス
タ） ３２ ｎチャネルトランジスタ（第２出力トランジス
タ） ５０ 画素部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/16 Ｈ０３Ｋ 17/16 Ｈ Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｂ Ｆターム(参考） 5C006 AF75 BB16 BC11 BF25 BF34 FA14 FA46 FA47 5C058 AA06 AA12 BA26 BA35 5C080 AA06 AA10 BB05 DD26 FF11 JJ02 JJ03 5J055 AX02 AX12 AX14 AX25 BX16 CX29 CX30 DX13 DX14 DX22 DX56 EX01 EX02 EY21 EZ04 EZ07 EZ08 EZ09 FX01 FX09 FX13 GX01
Claims (7)
- 【請求項１】 第１電圧源と第２電圧源との間に接続さ
れるとともに、所定の基準電圧が入力され、第１貫通電
流制御用トランジスタを含む第１差動回路と、 前記第１電圧源と前記第２電圧源との間に接続されると
ともに、前記所定の基準電圧が入力され、第２貫通電流
制御用トランジスタを含む第２差動回路と、 前記第１差動回路の出力がそのゲートに供給される第１
導電型の第１出力トランジスタと、前記第２差動回路の
出力がそのゲートに供給される第２導電型の第２出力ト
ランジスタとを含む出力回路とを備え、 前記第１差動回路の第１貫通電流制御用トランジスタの
ゲートには、第１電位が供給され、前記第２差動回路の
第２貫通電流制御用トランジスタのゲートには、第２電
位が供給される、駆動回路。 - 【請求項２】 前記第１差動回路の第１貫通電流制御用
トランジスタのゲートには、前記第２差動回路の所定の
ノードの電位が供給され、 前記第２差動回路の第２貫通電流制御用トランジスタの
ゲートには、所定のバイアス電位が供給される、請求項
１に記載の駆動回路。 - 【請求項３】 前記第１差動回路の第１貫通電流制御用
トランジスタのゲートには、所定のバイアス電位が供給
され、 前記第２差動回路の第２貫通電流制御用トランジスタの
ゲートには、前記第１差動回路の所定のノードの電位が
供給される、請求項１に記載の駆動回路。 - 【請求項４】 前記第１差動回路の第１貫通電流制御用
トランジスタのゲートには、前記第２差動回路の所定の
ノードの電位が供給され、 前記第２差動回路の第２貫通電流制御用トランジスタの
ゲートには、前記第１差動回路の所定のノードの電位が
供給される、請求項１に記載の駆動回路。 - 【請求項５】 前記第１差動回路は、第１スイッチング
トランジスタを含み、 前記第２差動回路は、第２スイッチングトランジスタを
含み、 前記第１差動回路の第１スイッチングトランジスタと、
前記第２差動回路の第２スイッチングトランジスタと、
前記出力回路の第１および第２出力トランジスタとを活
性化するとともに、前記活性化のための信号を生成する
起動制御回路をさらに備える、請求項１〜４のいずれか
１項に記載の駆動回路。 - 【請求項６】 前記起動制御回路は、データ線へデータ
を供給する書き込み信号に同期して、前記活性化のため
の信号を生成する、請求項５に記載の駆動回路。 - 【請求項７】 請求項１〜６のいずれか１項に記載の駆
動回路と、 前記データ線に繋がる画素部とを備えた、表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001155465A JP2002353792A (ja) | 2001-05-24 | 2001-05-24 | 駆動回路および表示装置 |
| US10/151,944 US7019729B2 (en) | 2001-05-24 | 2002-05-22 | Driving circuit and display comprising the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001155465A JP2002353792A (ja) | 2001-05-24 | 2001-05-24 | 駆動回路および表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353792A true JP2002353792A (ja) | 2002-12-06 |
Family
ID=18999650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001155465A Pending JP2002353792A (ja) | 2001-05-24 | 2001-05-24 | 駆動回路および表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7019729B2 (ja) |
| JP (1) | JP2002353792A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7053690B2 (en) | 2004-07-08 | 2006-05-30 | Oki Electric Industry Co., Ltd. | Voltage generating circuit with two resistor ladders |
| US7057438B2 (en) | 2003-06-03 | 2006-06-06 | Seiko Epson Corporation | Output circuit and semiconductor integrated circuit incorporating it therein |
| JP2006191568A (ja) * | 2004-12-17 | 2006-07-20 | Samsung Electronics Co Ltd | 増幅器出力ステージを制御する制御回路を備える集積回路装置及びそのドライビング方法 |
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| CN100356430C (zh) * | 2003-03-25 | 2007-12-19 | 京东方显示器科技公司 | 液晶驱动装置及其驱动方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6864725B2 (en) * | 2002-06-05 | 2005-03-08 | Micron Technology, Inc. | Low current wide VREF range input buffer |
| JP4492334B2 (ja) * | 2004-12-10 | 2010-06-30 | ソニー株式会社 | 表示装置および携帯端末 |
| US7639247B2 (en) * | 2006-07-06 | 2009-12-29 | Himax Technologies Limited | Output circuit in a driving circuit and driving method of a display device |
| JP5198177B2 (ja) * | 2008-08-05 | 2013-05-15 | ラピスセミコンダクタ株式会社 | 表示用駆動装置 |
| JP6798218B2 (ja) * | 2016-09-28 | 2020-12-09 | 富士電機株式会社 | 出力段バッファ回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2803410B2 (ja) * | 1991-10-18 | 1998-09-24 | 日本電気株式会社 | 半導体集積回路 |
| JP2977047B2 (ja) * | 1995-06-09 | 1999-11-10 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 液晶表示パネル駆動装置 |
| JPH09230829A (ja) * | 1996-02-26 | 1997-09-05 | Oki Electric Ind Co Ltd | ソースドライバの出力回路 |
| US5801564A (en) * | 1996-06-28 | 1998-09-01 | Symbios, Inc. | Reduced skew differential receiver |
| JP3228411B2 (ja) | 1998-03-16 | 2001-11-12 | 日本電気株式会社 | 液晶表示装置の駆動回路 |
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2001
- 2001-05-24 JP JP2001155465A patent/JP2002353792A/ja active Pending
-
2002
- 2002-05-22 US US10/151,944 patent/US7019729B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US7019729B2 (en) | 2006-03-28 |
| US20020175904A1 (en) | 2002-11-28 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050117 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050428 |
|
| A02 | Decision of refusal |
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