JP6422060B2 - 分圧バッファ回路 - Google Patents

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本発明は、複数の分圧電圧を出力する分圧バッファ回路に関する。
分圧バッファ回路には、電源電圧をラダー抵抗で分圧する方法が用いられる。但し、ラダー抵抗には比較的大きな電流を流す必要である。
例えば、周りの環境から微小なエネルギーを収穫(ハーベスト)して電力に変換するエネルギーハーベストデバイスから給電を受けるシステムに用いる分圧バッファ回路に、消費電力の大きなラダー抵抗を用いることは出来ない。そこで、低消費電力で複数の分圧電圧を得る方法として、ダイオード接続された複数のPMOSトランジスタを、直列に接続した多段ダイオードを用いる方法が知られている(非特許文献1)。
T.Shimamura, M.Ugajin, K Suzuki, K.Ono, N. Sato, K. Kuwabara, H. Morimura, and S. Mutoh, "Nano-watt power management and vibration sensing on a dust-size batteryless sensor node for ambient intelligence application," IEEE International Solid-State Circuits Conference Dig. Tech. Papers, pp. 501-505, Feb. 2010.
しかしながら、従来の多段ダイオードを用いる方法は、その負荷に流れる電流も含めて多く供給する必要があり、多段ダイオードに流す電流を十分に小さくすることが出来ないという課題がある。
本発明は、この課題に鑑みてなされたものであり、多段ダイオードに流す電流を小さく出来る分圧バッファ回路を提供することを目的とする。
本発明の分圧バッファ回路は、電圧入力端子と負電源との間に直列に接続されるダイオード接続された複数のPMOSトランジスタで構成される多段ダイオードと、前記多段ダイオードの各々の分圧電圧をインピーダンス変換するインピーダンス変換部と、前記インピーダンス変換部が出力する前記分圧電圧を選択するマルチプレクサとを具備し、前記インピーダンス変換部は、正電源にソース電極とゲート電極とを接続する第1PMOSトランジスタと、前記第1PMOSトランジスタのドレイン電極にソース電極を接続し、ゲート電極に前記電圧入力端子が接続され当該ソース電極に前記電圧入力端子の電圧をインピーダンス変換する第2PMOSトランジスタと、前記第2PMOSトランジスタのドレイン電極と負電源との間に、ソース電極を高電位側、ドレイン電極を低電位側の向きで直列に接続され、ゲート電極に高電位側から順に前記分圧電圧が接続され、当該分圧電圧をインピーダンス変換するn個のPMOSトランジスタとを具備し、前記第1PMOSトランジスタの閾値電圧は前記第2PMOSトランジスタの閾値電圧より低く、前記n個のPMOSトランジスタのそれぞれの閾値電圧は前記第2PMOSトランジスタの閾値電圧と等しい
本発明の分圧バッファ回路によれば、多段ダイオードの分圧電圧をインピーダンス変換して出力するので、多段ダイオードに流す電流を小さくすることができる。
本発明の実施形態の分圧バッファ回路1の機能構成例を示す図である。 インピーダンス変換を説明する図である。 分圧バッファ回路1のマルチプレクサ30が出力する分圧電圧の例を示すグラフである。 マルチプレクサ30のトランスファーゲートを全てPMOSトランジスタで構成した例を示す図である。
以下、この発明の実施の形態を図面を参照して説明する。複数の図面中同一のものには
同じ参照符号を付し、説明は繰り返さない。
図1に、本実施形態の分圧バッファ回路1の機能構成例を示す。本実施形態の分圧バッファ回路1は、多段ダイオード10と、インピーダンス変換部20と、マルチプレクサ30とを具備する。
多段ダイオード10は、電圧入力端子αと負電源VSSとの間に接続されるダイオード接続された複数のPMOSトランジスタで構成される。ダイオード接続とは、PMOSトランジスタのバックゲート電極をソース電極に接続し、ゲート電極をドレイン電極に接続することである。
電圧入力端子αにソース電極を接続したPMOSトランジスタ10aのバックゲート電極は、ソース電極に接続される。PMOSトランジスタ10aのゲート電極は、PMOSトランジスタ10aのドレイン電極に接続される。
以降、同様にダイオード接続された16個のPMOSトランジスタ10b〜10qが、ソース電極を高電位側にする向きで直列に接続される。PMOSトランジスタ10a〜10qのサイズを全て同じにすることで、電圧入力端子αに入力される電圧Vαを、温度の影響を受けずに等分割できる。以降、各端子の電圧は、単にVαと表記する場合がある。他の電圧の表記も同様である。
電圧入力端子αに最も近いPMOSトランジスタ10aのドレイン電極d1には、15/16×Vの分圧電圧Vd1が発生する。電圧入力端子αから2個目のPMOSトランジスタ10bのドレイン電極d2には、14/16×Vの分圧電圧Vd2が発生する。電圧入力端子αから15個目のPMOSトランジスタ10oのドレイン電極d15には、1/16×Vの分圧電圧Vd15が発生する。以降、d1〜d15は分割番号と称する場合もある。
インピーダンス変換部20は、電圧入力端子αに入力される電圧Vαと、各々の分圧電圧Vd1〜Vd15とをインピーダンス変換する。インピーダンス変換は、PMOSトランジスタのソースフォロワを応用することで行う。
インピーダンス変換部20は、正電源VDDにソース電極とゲート電極とを接続する第1PMOSトランジスタ21と、第1PMOSトランジスタ21のドレイン電極にソース電極を接続し、ゲート電極に電圧入力端子αが接続され当該ソース電極に電圧入力端子αの電圧Vαをインピーダンス変換する第2PMOSトランジスタ22と、第2PMOSトランジスタ22のドレイン電極と負電源VSSとの間に、ソース電極を高電位側、ドレイン電極を低電位側の向きで直列に接続され、ゲート電極に正電源側から順に分圧電圧が接続され、当該分圧電圧をインピーダンス変換するn(n≧1)個の第3PMOSトランジスタ23a〜23oとを具備する。この例は、n=15で示す。
第1PMOSトランジスタ21の閾値電圧は、第2PMOSトランジスタ22の閾値電圧より低いか同等である。また、n個の第3PMOSトランジスタ23a〜23oのそれぞれの閾値電圧は、第2PMOSトランジスタ22の閾値電圧と等しい。インピーダンス変換部20が行うインピーダンス変換について詳しくは後述する。
マルチプレクサ30は、インピーダンス変換部20が出力する各々の分圧電圧Vd1〜Vd15を選択する。選択は、外部から入力される選択信号Sによって行う。この例では、選択する電圧の数が16個であるので、選択信号Sは例えば4bitのディジタル信号である。
選択信号Sが、例えば0(0000)の場合、マルチプレクサ30はVαを選択して分圧電圧として、マルチプレクサ30の出力端子REFに出力する。選択信号S=1(0001)の場合はVd1を、選択信号S=15(1111)の場合はVd15を選択する。
以上説明したように分圧バッファ回路1は、多段ダイオード10の分圧電圧をインピーダンス変換して出力するので、多段ダイオード10に流す電流を十分に小さくすることができる。よって、分圧バッファ回路1は、少ない消費電力で複数の分圧電圧を生成できる。
なお、分圧バッファ回路1の電圧入力端子αに入力する電圧Vαは、電源電圧の範囲内であればどのような電圧であってもよい。図1では、基準電圧部40が出力する基準電圧VREFを入力する例を示す。
基準電圧部40は、2個のPMOSトランジスタ41,42で構成される。PMOSトランジスタ41の閾値電圧VTH41は、PMOSトランジスタ42の閾値電圧VTH42より高い。PMOSトランジスタ41とPMOSトランジスタ42のサイズを適切に設計することで、基準電圧VREFの温度依存性をキャンセルすることができる。その場合の基準電圧VREFは次式で近似することができる。ここで、mはMOSトランジスタのサブスレッショルド係数である。
Figure 0006422060
次に、図2を参照して更に詳しく分圧バッファ回路1の動作を説明する。図2は、インピーダンス変換部20が行うインピーダンス変換の原理を説明するため、第3PMOSトランジスタ23aが1個(n=1)の例を示す図である。
説明の都合により、電圧入力端子αに入力されるVαをV(V=Vα)、多段ダイオード10の分圧電圧Vd1をV(V=Vd1)と表記する。また、第1PMOSトランジスタをM1、第2PMOSトランジスタをM2、第3PMOSトランジスタをM3、として説明する。
M2とM3とは閾値電圧が等しくサイズも同じである。M1、M2、M3のリーク電流I,I,Iは、それぞれ次式で表せる。
Figure 0006422060
ここで、添え字の1は第1PMOSトランジスタのパラメータであることを意味する。添え字の2は第2PMOSトランジスタ22のパラメータであることを意味する。また、μはキャリアの移動度、Cはゲート容量、Wはゲート幅、Lはゲート長、及びVは熱電圧(kT/q)である。kはボルツマン定数、Tは絶対温度、qは素電荷である。
式(3)と式(4)を連立することで式(5)を得る。また、M1とM2の電流式を連立すると式(6)を得る。
Figure 0006422060
M1とM2を適切なサイズ比とすることで式(7)を得る。また、式(4)よりM3のソース電極の電圧VREF2は式(8)で表せる。
Figure 0006422060
このようにインピーダンス変換部20は、PMOSトランジスタのゲート電極に入力された電圧であるVREF1をV、VREF2をVとしてそのまま出力することになる。つまり、インピーダンス変換部20は、多段ダイオード10の分圧電圧VdXをインピーダンス変換してそのままの電圧で出力する。
図3に、マルチプレクサ30の出力する分圧電圧の例を示す。図3の横軸は、多段ダイオード10の分割番号dX、縦軸はマルチプレクサ30が選択して出力する分圧電圧である。図3に示す例は、分割番号d1〜d12の範囲の分圧電圧を示す。
多段ダイオード10からインピーダンス変換部20側を見たインピーダンスは、PMOSトランジスタのゲート電極であるのでインピーダンスは無限大である。よって、多段ダイオード10からインピーダンス変換部20側に流れる電流は0である。
したがって、電圧入力端子αから多段ダイオード10に流れる電流は、10pA以下の大きさに抑制できる。よって、電圧入力端子αの電圧Vαを生成する基準電圧部40の電源間に流れる電流は、10pAの10倍程度の大きさにすれば良く、余裕を見て150pAも流せば十分である。
インピーダンス変換部20を具備しない場合、基準電圧部40の電源間に流す電流は、本実施形態の10倍以上の大きさにする必要がある。その理由は、多段ダイオード10の各ノードからマルチプレクサ30へ流れる電流も、基準電圧部40から供給する必要があるからである。
以上説明したように分圧バッファ1によれば、多段ダイオード10の各ノードからマルチプレクサ30へ流れる電流が0のため、多段ダイオード10に流す電流を小さく出来る。よって、低消費電力で複数の分圧電圧を生成できる分圧バッファ回路を提供することができる。
なお、マルチプレクサ30の分圧電圧を伝達する部分には、トランスファーゲートが用いられる。トランスファーゲートは、一般的にはPMOSトランジスタとNMOSトランジスタのソース電極同士とドレイン電極同士とが接続され、ソース−ドレイン電極間で電流を導通するものである。
このトランスファーゲートを構成する極性の異なるトランジスタの製造バラツキ等を含むグローバルばらつきによるリーク電流が、インピーダンス変換部20から取り出される分圧電圧の温度特性に影響を与える場合がある。つまり、PMOSトランジスタとNMOSトランジスタのばらつきは、独立に生じる。そのため、インピーダンス変換部20のPMOSトランジスタのリーク電流と、トランスファーゲートのNMOSトランジスタのリーク電流とは同方向に変化しない。
そこで、そのリーク電流の影響を受け難くする方法として、トランスファーゲートを全てPMOSトランジスタで構成する方法が考えられる。図4に、PMOSトランジスタのみで構成したトランファーゲートの構成図を示す。図4は、インピーダンス変換部20の中の1個の分圧電圧VdXを伝達する1個のトランスファーゲート30を示す。
トランスファーゲート30は、3個のPMOSトランジスタ31,32,33(以降トランジスタの表記は省略)で構成される。PMOS31のソース電極は分圧電圧VdXに接続され、そのドレイン電極が分圧バッファ回路1の出力端子REFである。PMOS31のソース−ドレイン間に、PMOS32と33とが電極の向きをPMOS31と同じ向きに直列に接続される。つまり、PMOS32のソース電極がPMOS31のソース電極に接続される。また、PMOS32のドレイン電極とPMOS33のソース電極とが接続される。
そして、PMOS31のゲート電極には選択信号S(実際は選択信号Sをデコードした信号)が接続され、PMOS32のゲート電極はPMOS33のドレイン電極に接続され、PMOS33のゲート電極はPMOS32のソース電極に接続される。
このように全てPMOSでトランスファーゲートを構成することができる。全てのトランジスタをPMOSで構成することで、グローバルばらつきによって、インピーダンス変換部20のリーク電流が増減しても、マルチプレクサ30のリーク電流も同方向に増減する。したがって、リーク電流が自己整合的に調整され、インピーダンス変換部20から取り出される分圧電圧の温度依存性を改善することが出来る。
以上説明したように、分圧バッファ1によれば、多段ダイオード10の各ノードからマルチプレクサ30へ流れる電流が無いため、多段ダイオード10に流す電流を小さく出来る。よって、低消費電力で複数の分圧電圧を生成できる分圧バッファ回路を提供することができる。
以上、実施形態に沿って本発明の内容を説明したが、本発明はこれらの記載に限定されるものではなく、種々の変形及び改良が可能であることは、当業者には自明である。例えば、分圧バッファ回路1に入力する電圧を、基準電圧部40が出力する基準電圧VREFとする例で説明したが、この例に限定されない。電源電圧の範囲内(VDD−VSS間)の電圧であればどのような電圧であってもよい。また、多段ダイオード10の分圧電圧の数を15個で説明したが、この数に限定されない。
以上説明した本発明の実施形態は、例えばエネルギーハーベストデバイス等の電力の小さな電源の電圧を分圧する分圧バッファ回路として広く利用することが可能である。
1,2,3,4,5,6 :分圧バッファ回路
10 :多段ダイオード
10a〜10q:PMOSトランジスタ
20 :インピーダンス変換部
21 :第1PMOSトランジスタ
22 :第2PMOSトランジスタ
23a〜23o :n個のPMOSトランジスタ
30 :マルチプレクサ
40 :基準電圧部

Claims (2)

  1. 電圧入力端子と負電源との間に直列に接続されるダイオード接続された複数のPMOSトランジスタで構成される多段ダイオードと、
    前記多段ダイオードの各々の分圧電圧をインピーダンス変換するインピーダンス変換部と、
    前記インピーダンス変換部が出力する前記分圧電圧を選択するマルチプレクサと
    を具備し、
    前記インピーダンス変換部は、
    正電源にソース電極とゲート電極とを接続する第1PMOSトランジスタと、
    前記第1PMOSトランジスタのドレイン電極にソース電極を接続し、ゲート電極に前記電圧入力端子が接続され当該ソース電極に前記電圧入力端子の電圧をインピーダンス変換する第2PMOSトランジスタと、
    前記第2PMOSトランジスタのドレイン電極と負電源との間に、ソース電極を高電位側、ドレイン電極を低電位側の向きで直列に接続され、ゲート電極に高電位側から順に前記分圧電圧が接続され、当該分圧電圧をインピーダンス変換するn個のPMOSトランジスタとを具備し、
    前記第1PMOSトランジスタの閾値電圧は前記第2PMOSトランジスタの閾値電圧より低く、前記n個のPMOSトランジスタのそれぞれの閾値電圧は前記第2PMOSトランジスタの閾値電圧と等しいことを特徴とする分圧バッファ回路。
  2. 請求項に記載した分圧バッファ回路において、
    前記マルチプレクサの前記分圧電圧を選択するトランスファーゲートは、全てPMOSトランジスタで構成されることを特徴とする分圧バッファ回路。
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