JP2906518B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2906518B2 JP2906518B2 JP2016845A JP1684590A JP2906518B2 JP 2906518 B2 JP2906518 B2 JP 2906518B2 JP 2016845 A JP2016845 A JP 2016845A JP 1684590 A JP1684590 A JP 1684590A JP 2906518 B2 JP2906518 B2 JP 2906518B2
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- power supply
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- transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にセンス増幅器等
に供給する電源電圧を外部から供給される電源電圧より
低くして供給する構成の半導体記憶装置に関する。
に供給する電源電圧を外部から供給される電源電圧より
低くして供給する構成の半導体記憶装置に関する。
近年、大容量DRAMにおいては、サブミクロン化されつ
つあるMISトランジスタの信頼性劣化を防ぐために、メ
モリチップ上に外部から供給される電源の電圧より低い
内部電源電圧を発生する電源電圧変換回路を搭載する傾
向がある。
つあるMISトランジスタの信頼性劣化を防ぐために、メ
モリチップ上に外部から供給される電源の電圧より低い
内部電源電圧を発生する電源電圧変換回路を搭載する傾
向がある。
この回路には、例えば1986年のエイティーンス コン
ファレンス オブ ソリッド ステート デバイシズ
アンド マテリアルス（18th Conference of Solid Sta
te Devices and Materials）における「オンチップ サ
プライ ボルテージ コンバージョン システム アン
ド イッツ アプリケーション ツー ア フォーメガ
ビット ディラム（On−chip Supply Voltage Conversi
on Systems and Its Application to a 4Mb DRAM）」の
アブストラクト（Abstract）307〜310頁に記載された回
路がある。
ファレンス オブ ソリッド ステート デバイシズ
アンド マテリアルス（18th Conference of Solid Sta
te Devices and Materials）における「オンチップ サ
プライ ボルテージ コンバージョン システム アン
ド イッツ アプリケーション ツー ア フォーメガ
ビット ディラム（On−chip Supply Voltage Conversi
on Systems and Its Application to a 4Mb DRAM）」の
アブストラクト（Abstract）307〜310頁に記載された回
路がある。
この回路を第４図に示し、従来の技術について説明す
る。
る。
この回路は、ビット線対（BL1,▲▼）〜（BLn,
▲▼）の信号をそれぞれ対応して増幅するセンス
増幅器21〜2nと、これらセンス増幅器21〜2nの高電位側
及び低電位側の電源供給端とそれぞれ対応して接続する
高電位側及び低電位側のセンス増幅器駆動線SAP,SAN
と、これらセンス増幅器駆動線SAP,SANと接続するプリ
チャージ回路４と、ドレインをセンス増幅器駆動線SAP
と接続しセンス増幅器活性化信号▲▼によりオン・
オフするＰチャネルMIS型のトランジスタQ3と、ソース
を接地しドレインをセンス増幅器駆動線SANと接続して
センス増幅器活性化信号ΦSによりオン・オフするＮチ
ャネルMIS型のトランジスタQ2と、第１の入力端に外部
から供給される電源（以下一次電源という）の電圧Vcc
より低い基準電圧VREFを入力し第２の入力端をトランジ
スタQ3のソースと接続する差動増幅器11及びゲートにこ
の差動増幅器11の出力電圧を入力しソースを一次電源の
電源供給端子（電圧Vcc）と接続しドレインをトランジ
スタQ3のソースと接続するＰチャネルMIS型のトランジ
スタQ1を備え内部電源電圧VINTを発生する電源電圧変換
回路５とを有する構成となっている。
▲▼）の信号をそれぞれ対応して増幅するセンス
増幅器21〜2nと、これらセンス増幅器21〜2nの高電位側
及び低電位側の電源供給端とそれぞれ対応して接続する
高電位側及び低電位側のセンス増幅器駆動線SAP,SAN
と、これらセンス増幅器駆動線SAP,SANと接続するプリ
チャージ回路４と、ドレインをセンス増幅器駆動線SAP
と接続しセンス増幅器活性化信号▲▼によりオン・
オフするＰチャネルMIS型のトランジスタQ3と、ソース
を接地しドレインをセンス増幅器駆動線SANと接続して
センス増幅器活性化信号ΦSによりオン・オフするＮチ
ャネルMIS型のトランジスタQ2と、第１の入力端に外部
から供給される電源（以下一次電源という）の電圧Vcc
より低い基準電圧VREFを入力し第２の入力端をトランジ
スタQ3のソースと接続する差動増幅器11及びゲートにこ
の差動増幅器11の出力電圧を入力しソースを一次電源の
電源供給端子（電圧Vcc）と接続しドレインをトランジ
スタQ3のソースと接続するＰチャネルMIS型のトランジ
スタQ1を備え内部電源電圧VINTを発生する電源電圧変換
回路５とを有する構成となっている。
次に、この回路の動作について説明する。
この回路は、センス増幅器21〜2nによるビット線対
（BL1,▲▼）〜（BLn,▲▼）の信号増幅開
始以前においては、センス増幅器駆動線SAP,SAN及びビ
ット線対（BL1,▲▼）〜（BLn,▲▼）は同
電位、例えばVREF/2にプリチャージされている。又、セ
ンス増幅器活性化信号ΦS，▲▼はそれぞれ低電
位，高電位にあり、トランジスタQ2,Q3はいずれもオフ
している。
（BL1,▲▼）〜（BLn,▲▼）の信号増幅開
始以前においては、センス増幅器駆動線SAP,SAN及びビ
ット線対（BL1,▲▼）〜（BLn,▲▼）は同
電位、例えばVREF/2にプリチャージされている。又、セ
ンス増幅器活性化信号ΦS，▲▼はそれぞれ低電
位，高電位にあり、トランジスタQ2,Q3はいずれもオフ
している。
ビット線対（BL1,▲▼）〜（BLn,▲▼）
の増幅はセンス増幅器活性化信号のΦS，▲▼がそ
れぞれ高電位，低電位となり、トランジスタQ2,Q3がオ
ンし、センス増幅器駆動線SAPが電位上昇、センス増幅
器駆動線SANが電位下降することで開始される。
の増幅はセンス増幅器活性化信号のΦS，▲▼がそ
れぞれ高電位，低電位となり、トランジスタQ2,Q3がオ
ンし、センス増幅器駆動線SAPが電位上昇、センス増幅
器駆動線SANが電位下降することで開始される。
そして増幅器終了時には、各ビット線対（BL1,▲
▼）〜（BLn,▲▼）の高電位側は基準電位VREF
に到達する。
▼）〜（BLn,▲▼）の高電位側は基準電位VREF
に到達する。
センス増幅駆動線SAP及び高電位側のビット線が一時
電源の電圧Vccの値にかかわらず基準電圧VREF迄しか上
昇しないのは電源電圧変換回路５によるもので、これよ
りセンス増幅器21〜2nを構成するトランジスタやビット
線対（（BL1,▲▼）〜（BLn,▲▼）上に存
在するスイッチングトランジスタのソース，ドレインに
高電圧が印加されることなく、特性の劣化を抑えること
ができる。
電源の電圧Vccの値にかかわらず基準電圧VREF迄しか上
昇しないのは電源電圧変換回路５によるもので、これよ
りセンス増幅器21〜2nを構成するトランジスタやビット
線対（（BL1,▲▼）〜（BLn,▲▼）上に存
在するスイッチングトランジスタのソース，ドレインに
高電圧が印加されることなく、特性の劣化を抑えること
ができる。
上述した従来の半導体記憶装置は、電源電圧変換回路
５で発生した内部電源電圧VINTを、トランジスタQ3を介
してセン増幅器駆動線SAPへ供給する構成となっている
ので、センス増幅器駆動線SAPの電位上昇に時間がかか
り、ビット線の高電位側が基準電圧VREFに達するまでの
時間が長くなるという欠点がある。
５で発生した内部電源電圧VINTを、トランジスタQ3を介
してセン増幅器駆動線SAPへ供給する構成となっている
ので、センス増幅器駆動線SAPの電位上昇に時間がかか
り、ビット線の高電位側が基準電圧VREFに達するまでの
時間が長くなるという欠点がある。
これは、１つは、トランジスタQ1をオンさせるには内
部電源電圧VINTの下降によって差動増幅器11の出力が低
電位になる必要があり、内部電源電圧VINTの下降中はセ
ンス増幅器駆動線SAPの電位上昇は行われないためであ
り、また、センス増幅器駆動線SAPの電位上昇が内部電
源電圧VINTの上昇につれて緩慢になるためである。尚、
後者は内部電源電圧VINTの上昇につれて差動増幅器11の
出力が上昇し、トランジスタQ1の電流供給能力が下るた
めである。
部電源電圧VINTの下降によって差動増幅器11の出力が低
電位になる必要があり、内部電源電圧VINTの下降中はセ
ンス増幅器駆動線SAPの電位上昇は行われないためであ
り、また、センス増幅器駆動線SAPの電位上昇が内部電
源電圧VINTの上昇につれて緩慢になるためである。尚、
後者は内部電源電圧VINTの上昇につれて差動増幅器11の
出力が上昇し、トランジスタQ1の電流供給能力が下るた
めである。
本発明の目的は、ビット線の高電位側が基準電圧に達
するまでの時間を短縮することができる半導体記憶装置
を提供することにある。
するまでの時間を短縮することができる半導体記憶装置
を提供することにある。
本発明の半導体装置は、センス増幅器の第１及び第２
の電源供給端にそれぞれ対応して接続する第１及び第２
のセンス増幅器駆動線のうち、第１のセンス増幅器駆動
線電位を１次電源電圧レベルにプルアップする第１のト
ランジスタを有し、前記第１のセンス増幅器駆動線電位
を前記１次電源電圧より低いレベルの第１の基準電圧と
比較し、その比較結果が前記第１の基準電圧よりも低け
れば、センス増幅器活性化信号の活性化に応答して前記
トランジスタをオンにし前記第１のセンス増幅器駆動線
電位を前記基準電圧とほぼ等しくするように制御する第
１の電圧変換手段と、第２のセンス増幅器駆動線電位を
２次電源電圧レベルにプルダウンする第２のトランジス
タを有し、前記第２のセンス増幅器駆動線電位を２次電
源電圧より低いレベルの第２の基準電圧と比較し、その
比較結果が前記第２の基準電圧よりも高ければ、第２の
センス増幅器活性化信号の活性化に応答して前記第２の
トランジスタをオンにし前記第２のセンス増幅器駆動線
電位を前記第２の基準電圧とほぼ等しくするように制御
する第２の電圧変換手段とを備える半導体記憶装置にお
いて、前記第２のセンス増幅器駆動線電位を任意に設定
するように、前記第２の基準電位を所定のタイミングで
変化するようにしたことを特徴とする。
の電源供給端にそれぞれ対応して接続する第１及び第２
のセンス増幅器駆動線のうち、第１のセンス増幅器駆動
線電位を１次電源電圧レベルにプルアップする第１のト
ランジスタを有し、前記第１のセンス増幅器駆動線電位
を前記１次電源電圧より低いレベルの第１の基準電圧と
比較し、その比較結果が前記第１の基準電圧よりも低け
れば、センス増幅器活性化信号の活性化に応答して前記
トランジスタをオンにし前記第１のセンス増幅器駆動線
電位を前記基準電圧とほぼ等しくするように制御する第
１の電圧変換手段と、第２のセンス増幅器駆動線電位を
２次電源電圧レベルにプルダウンする第２のトランジス
タを有し、前記第２のセンス増幅器駆動線電位を２次電
源電圧より低いレベルの第２の基準電圧と比較し、その
比較結果が前記第２の基準電圧よりも高ければ、第２の
センス増幅器活性化信号の活性化に応答して前記第２の
トランジスタをオンにし前記第２のセンス増幅器駆動線
電位を前記第２の基準電圧とほぼ等しくするように制御
する第２の電圧変換手段とを備える半導体記憶装置にお
いて、前記第２のセンス増幅器駆動線電位を任意に設定
するように、前記第２の基準電位を所定のタイミングで
変化するようにしたことを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、ビット線対（BL1,▲▼）〜（BL
n,▲▼）の信号をそれぞれ対応して増幅するため
のセンス増幅器21〜2nと、このセンス増幅器21〜2nの高
電位側及び低電位側の電源供給端とそれぞれ対応して接
続する高電位側及び低電位側のセンス増幅器駆動線SAP,
SANと、これらセンス増幅器駆動線SAP,SANと接続するプ
リチャージ回路４と、第１の入力端をセンス増幅器駆動
線SAPと接続し第２の入力端に一次電源の高電位側の電
源出力端の電圧Vccより低いレベルの基準電圧VREFを入
力してこれら第１及び第２の入力端の電圧を差動増幅す
る差動増幅回路11、ソースを一時電源の高電位側の電源
出力端と接続しドレインをセンス増幅器駆動線SAPと接
続するＰチャネルMIS型のトランジスタQ1、及びセンス
増幅器活性化信号ΦSが能動レベルになるトランジスタQ
1をオンにしセンス増幅器駆動線SAPの電圧が基準電圧V
REF越えると差動増幅回路11の出力電圧によりトランジ
スタQ1をオフにし、このトランジスタQ1のドレインの電
圧、すなわち内部電源電圧をほぼ基準電圧VREFとする反
転回路12,NAND回路13より成るゲート回路を備えた電源
電圧変換駆動回路１と、ソースを一次電源の低電位側の
電源供給端子、すなわち接地端子と接続しドレインをセ
ンス増幅器駆動線SANと接続してセンス増幅器活性化信
号ΦSによりオン・オフするＮチャネルMIS型のトランジ
スタQ2とを有する構成となっている。
n,▲▼）の信号をそれぞれ対応して増幅するため
のセンス増幅器21〜2nと、このセンス増幅器21〜2nの高
電位側及び低電位側の電源供給端とそれぞれ対応して接
続する高電位側及び低電位側のセンス増幅器駆動線SAP,
SANと、これらセンス増幅器駆動線SAP,SANと接続するプ
リチャージ回路４と、第１の入力端をセンス増幅器駆動
線SAPと接続し第２の入力端に一次電源の高電位側の電
源出力端の電圧Vccより低いレベルの基準電圧VREFを入
力してこれら第１及び第２の入力端の電圧を差動増幅す
る差動増幅回路11、ソースを一時電源の高電位側の電源
出力端と接続しドレインをセンス増幅器駆動線SAPと接
続するＰチャネルMIS型のトランジスタQ1、及びセンス
増幅器活性化信号ΦSが能動レベルになるトランジスタQ
1をオンにしセンス増幅器駆動線SAPの電圧が基準電圧V
REF越えると差動増幅回路11の出力電圧によりトランジ
スタQ1をオフにし、このトランジスタQ1のドレインの電
圧、すなわち内部電源電圧をほぼ基準電圧VREFとする反
転回路12,NAND回路13より成るゲート回路を備えた電源
電圧変換駆動回路１と、ソースを一次電源の低電位側の
電源供給端子、すなわち接地端子と接続しドレインをセ
ンス増幅器駆動線SANと接続してセンス増幅器活性化信
号ΦSによりオン・オフするＮチャネルMIS型のトランジ
スタQ2とを有する構成となっている。
この実施例においては、センス増幅器ΦSが能動レベ
ルの高レベルになると、NAND回路13の出力が低レベルに
なるのでトランジスタQ1はオンとなり、センス増幅器駆
動線SAPに直ちに一次電源（電圧Vcc）から電源が供給さ
れ電位が上昇する。
ルの高レベルになると、NAND回路13の出力が低レベルに
なるのでトランジスタQ1はオンとなり、センス増幅器駆
動線SAPに直ちに一次電源（電圧Vcc）から電源が供給さ
れ電位が上昇する。
センス増幅器駆動線SAPの電位が上昇し基準電圧VREF
を越えると差動増幅器11の出力は高レベルとなり、従っ
てNAND回路13の出力は高レベルとなってトランジスタQ1
はオフとなる。従って、トランジスタQ1のドレイン及び
センス増幅器駆動線SAPの電圧、すなわち内部電源電圧V
INTはほぼ基準電圧VREFと等しくなる。
を越えると差動増幅器11の出力は高レベルとなり、従っ
てNAND回路13の出力は高レベルとなってトランジスタQ1
はオフとなる。従って、トランジスタQ1のドレイン及び
センス増幅器駆動線SAPの電圧、すなわち内部電源電圧V
INTはほぼ基準電圧VREFと等しくなる。
従って、センス増幅器駆動線SAP及びビット線高電位
側の電位が基準電圧VREFに達するまでの時間を従来例よ
り短かくすることができる。
側の電位が基準電圧VREFに達するまでの時間を従来例よ
り短かくすることができる。
この効果を確認するため、第１図及び第４図の回路に
ついて計算機シミュレーションを行った。その条件及び
結果を次に示す。
ついて計算機シミュレーションを行った。その条件及び
結果を次に示す。
センス増幅器21〜2nの数を4090とし、その１個当りの
トランジスタのチャネル長Ｌ及びチャネル幅Ｗは、Ｐチ
ャネルMIS型に関してはＬ＝1.8μｍ、Ｗ＝18μｍ、Ｎチ
ャネルMIS型に関してはＬ＝1.8μm,W＝７μｍ、ビット
線BL1〜BLn,▲▼〜▲▼の容量は200fF、電
源電圧変換駆動回路１のトランジスタQ1はＬ＝14μm,W
＝2000μｍ、電源電圧変換回路５のトランジスタQ1はＬ
＝1.4μm,W＝4000μｍ、トランジスタQ3はＬ＝1.4μm,W
＝4000μｍとした。又、コンダクタンス定数β、及びし
きい値電圧VTについてはＰチャネルMTS型のトランジス
タはβ＝200μs/V,VT＝−0.8V、ＮチャネルMIS型トラン
ジスタはβ＝400μs/V,VT＝0.8Vとした。
トランジスタのチャネル長Ｌ及びチャネル幅Ｗは、Ｐチ
ャネルMIS型に関してはＬ＝1.8μｍ、Ｗ＝18μｍ、Ｎチ
ャネルMIS型に関してはＬ＝1.8μm,W＝７μｍ、ビット
線BL1〜BLn,▲▼〜▲▼の容量は200fF、電
源電圧変換駆動回路１のトランジスタQ1はＬ＝14μm,W
＝2000μｍ、電源電圧変換回路５のトランジスタQ1はＬ
＝1.4μm,W＝4000μｍ、トランジスタQ3はＬ＝1.4μm,W
＝4000μｍとした。又、コンダクタンス定数β、及びし
きい値電圧VTについてはＰチャネルMTS型のトランジス
タはβ＝200μs/V,VT＝−0.8V、ＮチャネルMIS型トラン
ジスタはβ＝400μs/V,VT＝0.8Vとした。
以上の様な回路定数を用いてVcc＝5V,VREF＝4.4V、ビ
ット線対の差電位20mVの条件で高電位側のビット線2Vか
ら4Vに達する迄の時間を両者について算出した。その結
果は第１図の回路では18ns、第４図の回路では34nsであ
った。
ット線対の差電位20mVの条件で高電位側のビット線2Vか
ら4Vに達する迄の時間を両者について算出した。その結
果は第１図の回路では18ns、第４図の回路では34nsであ
った。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、第１図のトランジスタQ2に換えて第２
の電源電圧変換駆動回路1Aを設けたものである。
の電源電圧変換駆動回路1Aを設けたものである。
第２の電源電圧変換駆動回路1Aは、第１の入力端を低
電位側のセンス増幅器駆動線SANと接続し第２の入力端
に第２の基準電圧VREFLを入力してこれら第１及び第２
の入力端の電圧を差動増幅する第２の差動増幅回路11A
と、ソースを一次電源の低電位の電源出力端、すなわち
接地端子と接続しドレインをセンス増幅器駆動線SANと
接続するＮチャネルMIS型のトランジスタQ2と、センス
増幅器活性化信号ΦSが能動レベルになるあと差動増幅
回路11Aの出力電圧によりトランジスタQ2をオン・オフ
してこのトランジスタQ2のドレインの電圧を第２の基準
電圧VREFLとほぼ等しくし、センス増幅器活性化信号ΦS
が非能動レベルのときトランジスタQ2をオフにする第２
のゲート回路のNOR回路14とを備えた構成となってい
る。
電位側のセンス増幅器駆動線SANと接続し第２の入力端
に第２の基準電圧VREFLを入力してこれら第１及び第２
の入力端の電圧を差動増幅する第２の差動増幅回路11A
と、ソースを一次電源の低電位の電源出力端、すなわち
接地端子と接続しドレインをセンス増幅器駆動線SANと
接続するＮチャネルMIS型のトランジスタQ2と、センス
増幅器活性化信号ΦSが能動レベルになるあと差動増幅
回路11Aの出力電圧によりトランジスタQ2をオン・オフ
してこのトランジスタQ2のドレインの電圧を第２の基準
電圧VREFLとほぼ等しくし、センス増幅器活性化信号ΦS
が非能動レベルのときトランジスタQ2をオフにする第２
のゲート回路のNOR回路14とを備えた構成となってい
る。
この実施例においては、ビット線の高電位側だけでは
なく、低電位側も基準電圧VREFLに抑えることができる
ので、ビット線の充放電電荷量をより少なく抑えること
ができるという利点がある。
なく、低電位側も基準電圧VREFLに抑えることができる
ので、ビット線の充放電電荷量をより少なく抑えること
ができるという利点がある。
第３図は本発明の第３の実施例を説明するための基
準電圧VREFLと内部電源電圧VINTLの波形図である。
準電圧VREFLと内部電源電圧VINTLの波形図である。
この実施例は、第２図に示された第２の実施例におい
て、基準電圧VREFLを時間と共に変化するようにしたも
のである。
て、基準電圧VREFLを時間と共に変化するようにしたも
のである。
ビット線増幅開始時t0においては、センス増幅器駆動
線SANは初期電位V0にあり、センス増幅器活性化信号▲
▼が低電位になることでセンス増幅器駆動線SANの
電位はVREFLの最初の電位V1に向って降下し始める。
線SANは初期電位V0にあり、センス増幅器活性化信号▲
▼が低電位になることでセンス増幅器駆動線SANの
電位はVREFLの最初の電位V1に向って降下し始める。
次に時刻t1において基準電圧VREFLが電圧V1より低い
電圧V2に変化することで、センス増幅器駆動線SANの電
位は電圧V2に向って更に降下し始める。
電圧V2に変化することで、センス増幅器駆動線SANの電
位は電圧V2に向って更に降下し始める。
これは従来からダイナミックメモリにおいて用いられ
てきた２段階センスに対応する動作である。２段階セン
スとは、第４図のトランジスタQ2をチャネル幅の異なる
２つのトランジスタにより構成しこの２つのトランジス
タを順次オンさせてセンス増幅器駆動線SANを降下させ
る方法である。
てきた２段階センスに対応する動作である。２段階セン
スとは、第４図のトランジスタQ2をチャネル幅の異なる
２つのトランジスタにより構成しこの２つのトランジス
タを順次オンさせてセンス増幅器駆動線SANを降下させ
る方法である。
これはセンス増幅器の感度がセンス増幅器の共通ソー
ス、すなわちセンス増幅器駆動線SANの電位の降下速度
がゆるやかな程向上する為に、まずチャネル幅の小さい
トランジスタで降下させ、ある程度ビット線に差電位が
ついた頃にチャネル幅の大きいトランジスタで所望の電
位迄すばやく降下させる方法である。
ス、すなわちセンス増幅器駆動線SANの電位の降下速度
がゆるやかな程向上する為に、まずチャネル幅の小さい
トランジスタで降下させ、ある程度ビット線に差電位が
ついた頃にチャネル幅の大きいトランジスタで所望の電
位迄すばやく降下させる方法である。
この第３の実施例では、基準電圧VREFLの設定のしか
たにより任意にセンス増幅器駆動線SANの電位を設定す
ることができるという利点がある。
たにより任意にセンス増幅器駆動線SANの電位を設定す
ることができるという利点がある。
以上説明したように本発明は、第１のセンス増幅器駆
動線と一次電源との間に１つのトランジスタを設け、こ
のトランジスタのオン・オフをゲート回路を介してセン
ス増幅器活性化信号及び差動増幅回路の出力信号で制御
する構成とすることにより、センス増幅器駆動線及びビ
ット線の高電位側の電位が基準電圧（VREF）に達するま
での時間を短縮することができる効果がある。
動線と一次電源との間に１つのトランジスタを設け、こ
のトランジスタのオン・オフをゲート回路を介してセン
ス増幅器活性化信号及び差動増幅回路の出力信号で制御
する構成とすることにより、センス増幅器駆動線及びビ
ット線の高電位側の電位が基準電圧（VREF）に達するま
での時間を短縮することができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は本発明の第３の実施例を説
明するための第２の基準電圧及び内部電源電圧の波形
図、第４図は従来の半導体記憶回路の一例を示す回路図
である。 1,1A……電源電圧変換駆動回路、４……プリチャージ回
路、５……電源電圧変換回路、11,11A……差動増幅器、
12……反転回路、13……NAND回路、14……NOR回路、21
〜2n……センス増幅器、BL1〜BLn,▲▼〜▲
▼……ビット線、SAN,SAP……センス増幅器駆動線、Q
1〜Q3……トランジスタ。
施例を示す回路図、第３図は本発明の第３の実施例を説
明するための第２の基準電圧及び内部電源電圧の波形
図、第４図は従来の半導体記憶回路の一例を示す回路図
である。 1,1A……電源電圧変換駆動回路、４……プリチャージ回
路、５……電源電圧変換回路、11,11A……差動増幅器、
12……反転回路、13……NAND回路、14……NOR回路、21
〜2n……センス増幅器、BL1〜BLn,▲▼〜▲
▼……ビット線、SAN,SAP……センス増幅器駆動線、Q
1〜Q3……トランジスタ。
Claims (1)
- 【請求項１】センス増幅器の第１及び第２の電源供給端
にそれぞれ対応して接続する第１及び第２のセンス増幅
器駆動線のうち、第１のセンス増幅器駆動線電位を１次
電源電圧レベルにプルアップする第１のトランジスタを
有し、前記第１のセンス増幅器駆動線電位を前記１次電
源電圧より低いレベルの第１の基準電圧と比較し、その
比較結果が前記第１の基準電圧よりも低ければ、センス
増幅器活性化信号の活性化に応答して前記トランジスタ
をオンにし前記第１のセンス増幅器駆動線電位を前記基
準電圧とほぼ等しくするように制御する第１の電圧変換
手段と、第２のセンス増幅器駆動線電位を２次電源電圧
レベルにプルダウンする第２のトランジスタを有し、前
記第２のセンス増幅器駆動線電位を２次電源電圧より低
いレベルの第２の基準電圧と比較し、その比較結果が前
記第２の基準電圧よりも高ければ、第２のセンス増幅器
活性化信号の活性化に応答して前記第２のトランジスタ
をオンにし前記第２のセンス増幅器駆動線電位を前記第
２の基準電圧とほぼ等しくするように制御する第２の電
圧変換手段とを備える半導体記憶装置において、前記第
２のセンス増幅器駆動線電位を任意に設定するように、
前記第２の基準電位を所定のタイミングで変化するよう
にしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016845A JP2906518B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016845A JP2906518B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222185A JPH03222185A (ja) | 1991-10-01 |
| JP2906518B2 true JP2906518B2 (ja) | 1999-06-21 |
Family
ID=11927548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016845A Expired - Lifetime JP2906518B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906518B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06236686A (ja) * | 1993-01-22 | 1994-08-23 | Nec Corp | 半導体装置 |
| KR100234386B1 (ko) * | 1996-08-30 | 1999-12-15 | 윤종용 | 반도체 메모리 장치의 내부 전압 변환기 제어회로 |
-
1990
- 1990-01-25 JP JP2016845A patent/JP2906518B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03222185A (ja) | 1991-10-01 |
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