CN101866696A

CN101866696A - 一种脉冲寄存器的实现结构

Info

Publication number: CN101866696A
Application number: CN 201010137957
Authority: CN
Inventors: 车德亮
Original assignee: China Aviation Airspace Spaceflight Technology Group Co No9 Academy No772 Research Institute; Mxtronics Corp
Current assignee: China Aviation Airspace Spaceflight Technology Group Co No9 Academy No772 Research Institute; Mxtronics Corp
Priority date: 2010-03-30
Filing date: 2010-03-30
Publication date: 2010-10-20
Anticipated expiration: 2030-03-30
Also published as: CN101866696B

Abstract

本发明公开了一种脉冲寄存器的实现结构，主要由14个PMOS管和16个NMOS管组成，当时钟信号CLK出现上升沿时触发寄存输入信号D，使能信号EN高有效，当使能信号EN为高时，寄存器输出根据寄存输入信号D正常动作，当使能信号EN为低时，寄存器输出恒定为Q＝0，QN＝1。由本发明实现的寄存器可消除时钟重叠时寄存器的误动作，动作状态可控、稳定，应用系统的可靠性高；本发明在实现时，晶体管的尺寸比例要求不高，便于跨工艺平台实现，增加了应用的广泛性；本发明实现的寄存器减少了应用系统中时钟的负载，同时各路径均有使能控制，数据的输入、锁存输入、反馈输入均采用CMOS对称方式，可有效降低应用系统的动态与静态功耗。

Description

一种脉冲寄存器的实现结构

技术领域

本发明涉及一种脉冲寄存器的实现结构，属于嵌入式处理器中寄存器的设计和制造领域。

背景技术

由单源输入形成的双相或多相时钟系统中，由于各个相位时钟布线的物理差别，导致各个相位的时钟负载电容不同出现时钟偏差，导致出现时钟重叠的现象。以双相时钟为例，CLK与～CLK都为0时称为时钟(0-0)重叠，都为1时称为时钟(1-1)重叠。在时钟重叠的情况下，传统结构的主从寄存器会产生误动作，既而引起应用系统的逻辑错误。例如，传统结构的CMOS传输门主从寄存器，在(0-0)重叠期内使主从两级传输路径同时导通，使得输入数据直接传送到输出端，从而使输出可能切换到由系统噪声决定的一个值，引起逻辑错误。因此，为了避免由于时钟重叠引起的主从寄存器错误以及提高寄存器的工作速度，人们对寄存器的结构进行了很多改进，如C²MOS寄存器、TSPC寄存器等，都有效的避免了时钟重叠引起的寄存器误动作，但引入了新的问题，对寄存器中晶体管的尺寸比例要求高，不便于实现。其中AMD公司在其AMD-K6处理器中宣称采用了一种新的寄存器结构即脉冲寄存器，有效的克服了上述缺点，但其工程化的结构未有详细资料可寻。国内对于脉冲寄存器的设计少有报道，有的只是对其在概念和基础结构上的简单介绍，未有可实用的结构报道。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种可工程化应用的脉冲寄存器的实现结构，可靠性高，应用范围广泛，可有效降低应用系统的动态与静态功耗。

本发明的技术解决方案是：一种脉冲寄存器的实现结构，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管；第一PMOS管的栅端接时钟信号CLK，第一PMOS管的源端接电源，第一PMOS管的漏端接第二PMOS管的源端，第二PMOS管的栅端接寄存输入信号D，第二PMOS管的漏端接第一NMOS管的漏端，第一NMOS管的栅端接第七PMOS管、第八PMOS管和第八NMOS管的共漏端，第一NMOS管的源端接第二NMOS管的漏端，第二NMOS管的栅端接第二PMOS管的栅端，第二NMOS管的源端接第三NMOS管的漏端，第三NMOS管的栅端接使能信号EN，第三NMOS管的源端接地；第三PMOS管的栅端接使能信号EN，第三PMOS管的源端接电源，第三PMOS管的漏端接第四PMOS管的栅端，第四PMOS管的源端接电源，第四PMOS管的漏端接第四NMOS管的漏端，第四NMOS管的栅端接第四PMOS管的栅端和第三PMOS管的漏端，第四NMOS管的源端接地；第五PMOS管源端接电源，第五PMOS管的栅端接第七PMOS管、第八PMOS管和第八NMOS管的共漏端，第五PMOS管的漏端接第六PMOS管的源端，第六PMOS管的栅端接第四PMOS管与第四NMOS管的共漏端，第六PMOS管的漏端接第五NMOS管、第三PMOS管的共漏端，第五NMOS管的栅端接时钟信号CLK，第五NMOS管的源端接第六NMOS管的漏端，第六NMOS管的栅端接第四PMOS管、第四NMOS管的共漏端，第六NMOS管的源端接第七NMOS管的漏端，第七NMOS管的栅端接使能信号EN，第七NMOS管的源端接地；第七PMOS管的源端接电源，第七PMOS管的栅端接第三PMOS管的漏端，第八PMOS管源端接电源，第八PMOS管的栅端接时钟CLK，第七PMOS管与第八PMOS管共漏端接第八NMOS管的漏端，第八NMOS管的栅端接第三PMOS管的漏端，第八NMOS管的源端接第九NMOS管的漏端，第九NMOS管的栅端接时钟信号CLK，第九NMOS管的源端接地；第九PMOS管的源端接电源，第九PMOS管的栅端接第七PMOS管、第八PMOS管与第八NMOS管的共漏端，第九PMOS管的漏端接第十PMOS管的源端，第十PMOS管的栅端接第四PMOS管与第四NMOS管的共漏端，第十PMOS管的漏端接第十NMOS管的漏端，第十NMOS管的栅端接第四PMOS管与第四NMOS管的共漏端，第十NMOS管的源端接第十一NMOS管的漏端，第十一NMOS管的栅端接时钟信号CLK，第十一NMOS管的源端接第十二NMOS管的漏端，第十二NMOS管的栅端接使能信号EN，第十二NMOS管的源端接地；第十一PMOS管的栅端接使能信号EN，第十一PMOS管的源端接电源，第十一PMOS管的漏端接第十二PMOS管的栅端，第十二PMOS管的源端接电源，第十二PMOS管的漏端接第十三NMOS管的漏端，第十三NMOS管的栅端接第十二PMOS管的栅端和第十一PMOS管的漏端，第十三NMOS管的源端接地；第十三PMOS管的源端接电源，第十三PMOS管的栅端接时钟信号CLK，第十三PMOS管的漏端接第十四PMOS管的源端，第十四PMOS管与第十四NMOS管共栅端接第十二PMOS管与第十三NMOS管的共漏端，第十四PMOS管与第十四NMOS管共漏端接第十一PMOS管的漏端，第十四NMOS管的源端接第十五NMOS管的漏端，第十五NMOS管的栅端接第七PMOS管、第八PMOS管与第八NMOS管的共漏端，第十五NMOS管的源端接第十六NMOS管的漏端，第十六NMOS管的栅端接使能信号EN，第十六NMOS管的源端接地；第十二PMOS管与第十三NMOS管的共漏端定义为输出端Q，第十一PMOS管、第十四PMOS管与第十四NMOS管的共漏端定义为反向输出端QN，当时钟信号CLK出现上升沿时触发寄存输入信号D，使能信号EN高有效，当使能信号EN为高时，寄存器输出根据寄存输入信号D正常动作，当使能信号EN为低时，寄存器输出恒定为Q＝0，QN＝1。

本发明与现有技术相比的有益效果是：

(1)本发明实现的脉冲寄存器采用与输入数据相关的采样时钟产生机制，产生寄存器的采样脉冲，以保证正边沿寄存器在时钟负边沿及低电平期间，输出Q、QN保持稳定，且只在时钟信号上升沿之前进行数据的采样，有效地避免了传统结构的主从寄存器在时钟重叠的情况下的误动作，使得工作状态可控、稳定，提高了应用系统的可靠性。

(2)相比较C²MOS寄存器、TSPC寄存器每个管子的比例都要根据负载情况实时调整的应用过程，本发明提出的脉冲寄存器采用了静态锁存结构，尺寸比例要求不高。

(3)同步系统中，全局时钟负载的动态功耗是系统功耗的主要来源，本发明提出的脉冲寄存器采用本地采样时钟产生机制，减小了全局时钟的负载，从而减小了全局时钟负载的动态功耗；同时脉冲寄存器中第一级的数据输入路径(P2、N2)、第一级的反馈数据输入路径(P6、N6)、第二级的数据输入路径(P10、N10)、第二级的反馈数据输入路径(P14、N14)均采用了PMOS与NMOS对称数据输入方式，可有效降低脉冲寄存器的静态功耗。而且，脉冲寄存器中第一级的数据输入路径、第一级的反馈数据输入路径、第二级的数据输入路径、第二级的反馈数据输入路径均设置了使能控制管(N3、N7、N12、N16、P3、P11)，从而在脉冲寄存器未使能的情况下，进一步降低了脉冲寄存器的静态功耗。

附图说明

图1为本发明的结构示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步详细的说明：

如图1所示，本发明实现的寄存器结构由14个PMOS管(以下PMOS简写为P)，16个NMOS管组成(以下NMOS简写为N)，P1的栅端接时钟信号CLK，P1的源端接电源，P1的漏端接P2的源端，P2的栅端接数据信号D，P2的漏端接N1的漏端，N1的栅端接P7、P8、N8的共漏端，N1的源端接N2的漏端，N2的栅端接P2的栅端共数据信号D，N2的源端接N3的漏端，N3的栅端接使能信号EN，N3的源端接地；P3的栅端接使能信号EN，P3的源端接电源，P3的漏端接P4的栅端，P4的源端接电源，P4的漏端接N4的漏端，N4的栅端接P4的栅端和P3的漏端，N4的源端接地；P5源端接电源，P5的栅端接P7、P8、N8的共漏端，P5的漏端接P6的源端，P6的栅端接P4与N4的共漏端，P6的漏端接N5的漏端同时接P3的漏端，N5的栅端接时钟信号CLK，N5的源端接N6的漏端，N6的栅端接P4、N4的共漏端，N6的源端接N7的漏端，N7的栅端接使能信号EN，N7的源端接地；P7的源端接电源，P7的栅端接P3的漏端，P8源端接电源，P8的栅端接时钟CLK，P7与P8共漏端接N8的漏端，N8的栅端接P3的漏端，N8的源端接N9的漏端，N9的栅端接时钟CLK，N9的源端接地；P9的源端接电源，P9的栅端接P7、P8、N8的共漏端，P9的漏端接P10的源端，P10的栅端接P4与N4的共漏端，P10的漏端接N10的漏端，N10栅端接P4与N4的共漏端，N10的源端接N11的漏端，N11的栅端接时钟CLK，N11的源端接N12的漏端，N12的栅端接使能信号EN，N12的源端接地；P11的栅端接使能信号EN，P11的源端接电源，P11的漏端接P12的栅端，P12的源端接电源，P12的漏端接N13的漏端，N13的栅端接P12的栅端和P11的漏端，N13的源端接地；P13的源端接电源，P13的栅端接时钟CLK，P13的漏端接P14的源端，P14与N14共栅端接P12与N13的共漏端，P14与N14共漏端接P11的漏端，N14的源端接N15的漏端，N15的栅端接P7、P8、N8的共漏端，N15的源端接N16的漏端，N16的栅端接使能信号EN，N16的源端接地；P12与N13的共漏端定义为输出端Q，P11、P14、N14的共漏端定义为输出端QN。

本发明实现的寄存器的工作过程和原理如下：寄存器的输入为寄存输入信号D、时钟信号CLK、使能信号EN，寄存输出信号为Q、反相输出信号为QN；时钟信号CLK上升沿触发寄存器输入信号D，使能信号EN高有效，当使能信号EN为高时，寄存器输出根据输入数据D正常动作；当使能信号EN为低时，寄存器输出恒定为Q＝0，QN＝1。寄存器锁存分为两级，第一级锁存由P1、P2、P3、P4、P5、P6、N1、N2、N3、N4、N5、N6、N7构成，其中，P1、P2、P3与N1、N2、N3形成第一级锁存的输入通道与控制；P4、P5、P6、N5、N6、N7形成第一级的锁存体。第二级锁存由P9、P10、P11、P12、P13、P14、N10、N11、N12、N13、N14、N15、N16构成，其中，P9、P10、P11与N10、N11、N12形成第二级锁存的输入通道与控制；P12、P13、P14、N13、N14、N15、N16形成第二级的锁存体。寄存器的采样脉冲产生电路由P7、P8、N8、N9构成。在CLK＝0期间，输入数据D的变化到达第一级锁存的输出点(即P4、N4的共漏端)要经过P1，P2以及P4或N4，而CLK＝0只通过P8即可使寄存器的采样脉冲为1，也就是说，寄存器的采样脉冲在第一级锁存的输出点变化之前，就稳定为高电平。此时，第一级锁存电路对数据D进行了采样，CLK＝0以及寄存器的采样脉冲使第二级锁存电路被封锁，保证此时输出Q与QN不会发生改变。在CLK＝1期间，正边沿寄存器的第一级锁存要进行保持，不进行采样，本文提出的脉冲寄存器结构保证了第一级锁存工作的正确性。假设第一级锁存保存的值为低电平0，此时，寄存器的采样脉冲为1，这使第一级锁存电路只能采样高电平信号，通过N4，使第一级锁存的输出点仍然为低电平0，等效如同没有进行新信号的采样；若第一级锁存保存的值为低电平1，寄存器的采样脉冲为0，第一级锁存电路被封锁，不进行任何信号的采样，保证了第一级锁存的存储信号不会改变。

本发明实现的脉冲寄存器采用与输入数据相关的采样时钟产生机制，产生寄存器的采样脉冲，以保证正边沿寄存器在时钟负边沿及低电平期间，输出Q、QN保持稳定，且只在时钟信号上升沿之前进行数据的采样，有效地避免了传统结构的主从寄存器在时钟重叠的情况下的误动作，使得工作状态可控、稳定，提高了应用系统的可靠性。相比较C²MOS寄存器、TSPC寄存器每个管子的比例都要根据负载情况实时调整的应用过程，本发明提出的脉冲寄存器采用了静态锁存结构，因此尺寸比例要求不高，例如，本文提出的脉冲寄存器的所有晶体管均可采用同一尺寸，功能正确(XFAB 0.25um工艺，N管与P管均采用W＝0.5um L＝0.25un的尺寸，流片已验证正确)，因此，其便于跨工艺平台实现，增加了应用的广泛性。在同步系统中，全局时钟负载的动态功耗是系统功耗的主要来源，本发明提出的脉冲寄存器采用本地采样时钟产生机制，减小了全局时钟的负载，从而减小了全局时钟负载的动态功耗；同时脉冲寄存器(见图1)中第一级的数据输入路径(P2、N2)、第一级的反馈数据输入路径(P6、N6)、第二级的数据输入路径(P10、N10)、第二级的反馈数据输入路径(P14、N14)均采用了PMOS与NMOS对称数据输入方式，可有效降低脉冲寄存器的静态功耗。而且，脉冲寄存器中第一级的数据输入路径、第一级的反馈数据输入路径、第二级的数据输入路径、第二级的反馈数据输入路径均设置了使能控制管(N3、N7、N12、N16、P3、P11)，从而在脉冲寄存器未使能的情况下，进一步降低了脉冲寄存器的静态功耗。综上，本发明实现的寄存器减少了应用系统中时钟的负载，同时各路径均有使能控制，数据的输入、锁存输入、反馈输入均采用CMOS对称方式，可有效降低应用系统的动态与静态功耗。

本发明未详细描述内容为本领域技术人员公知技术。

Claims

1.一种脉冲寄存器的实现结构，其特征在于：包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管；第一PMOS管的栅端接时钟信号CLK，第一PMOS管的源端接电源，第一PMOS管的漏端接第二PMOS管的源端，第二PMOS管的栅端接寄存输入信号D，第二PMOS管的漏端接第一NMOS管的漏端，第一NMOS管的栅端接第七PMOS管、第八PMOS管和第八NMOS管的共漏端，第一NMOS管的源端接第二NMOS管的漏端，第二NMOS管的栅端接第二PMOS管的栅端，第二NMOS管的源端接第三NMOS管的漏端，第三NMOS管的栅端接使能信号EN，第三NMOS管的源端接地；第三PMOS管的栅端接使能信号EN，第三PMOS管的源端接电源，第三PMOS管的漏端接第四PMOS管的栅端，第四PMOS管的源端接电源，第四PMOS管的漏端接第四NMOS管的漏端，第四NMOS管的栅端接第四PMOS管的栅端和第三PMOS管的漏端，第四NMOS管的源端接地；第五PMOS管源端接电源，第五PMOS管的栅端接第七PMOS管、第八PMOS管和第八NMOS管的共漏端，第五PMOS管的漏端接第六PMOS管的源端，第六PMOS管的栅端接第四PMOS管与第四NMOS管的共漏端，第六PMOS管的漏端接第五NMOS管、第三PMOS管的共漏端，第五NMOS管的栅端接时钟信号CLK，第五NMOS管的源端接第六NMOS管的漏端，第六NMOS管的栅端接第四PMOS管、第四NMOS管的共漏端，第六NMOS管的源端接第七NMOS管的漏端，第七NMOS管的栅端接使能信号EN，第七NMOS管的源端接地；第七PMOS管的源端接电源，第七PMOS管的栅端接第三PMOS管的漏端，第八PMOS管源端接电源，第八PMOS管的栅端接时钟CLK，第七PMOS管与第八PMOS管共漏端接第八NMOS管的漏端，第八NMOS管的栅端接第三PMOS管的漏端，第八NMOS管的源端接第九NMOS管的漏端，第九NMOS管的栅端接时钟信号CLK，第九NMOS管的源端接地；第九PMOS管的源端接电源，第九PMOS管的栅端接第七PMOS管、第八PMOS管与第八NMOS管的共漏端，第九PMOS管的漏端接第十PMOS管的源端，第十PMOS管的栅端接第四PMOS管与第四NMOS管的共漏端，第十PMOS管的漏端接第十NMOS管的漏端，第十NMOS管的栅端接第四PMOS管与第四NMOS管的共漏端，第十NMOS管的源端接第十一NMOS管的漏端，第十一NMOS管的栅端接时钟信号CLK，第十一NMOS管的源端接第十二NMOS管的漏端，第十二NMOS管的栅端接使能信号EN，第十二NMOS管的源端接地；第十一PMOS管的栅端接使能信号EN，第十一PMOS管的源端接电源，第十一PMOS管的漏端接第十二PMOS管的栅端，第十二PMOS管的源端接电源，第十二PMOS管的漏端接第十三NMOS管的漏端，第十三NMOS管的栅端接第十二PMOS管的栅端和第十一PMOS管的漏端，第十三NMOS管的源端接地；第十三PMOS管的源端接电源，第十三PMOS管的栅端接时钟信号CLK，第十三PMOS管的漏端接第十四PMOS管的源端，第十四PMOS管与第十四NMOS管共栅端接第十二PMOS管与第十三NMOS管的共漏端，第十四PMOS管与第十四NMOS管共漏端接第十一PMOS管的漏端，第十四NMOS管的源端接第十五NMOS管的漏端，第十五NMOS管的栅端接第七PMOS管、第八PMOS管与第八NMOS管的共漏端，第十五NMOS管的源端接第十六NMOS管的漏端，第十六NMOS管的栅端接使能信号EN，第十六NMOS管的源端接地；第十二PMOS管与第十三NMOS管的共漏端定义为输出端Q，第十一PMOS管、第十四PMOS管与第十四NMOS管的共漏端定义为反向输出端QN，当时钟信号CLK出现上升沿时触发寄存输入信号D，使能信号EN高有效，当使能信号EN为高时，寄存器输出根据寄存输入信号D正常动作，当使能信号EN为低时，寄存器输出恒定为Q＝0，QN＝1。