CN111211771B - 一种高速数据缓冲器 - Google Patents
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Abstract
本发明提供了一种高速数据缓冲器，通过多个采样电路对灵敏放大器接入高速数据信号和参考信号进行采样，使得灵敏放大器的输出由多个采样电路的采样结果来决定，进而能够消除单个采样结果错误对灵敏放大器的输出造成的影响，进而避免了高速数据信号和参考信号被噪声串扰造成的毛刺信号等被错误采样而导致误码的情况出现。同时，本发明提供的复位电路能够根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，而在复位状态时将第一节点和第二节点之间连通，且在信号锁存放大状态将第一节点和第二节点之间断开，进而节省了半周期静态功耗。
Description
技术领域
本发明涉及高速数据处理技术领域，更为具体地说，涉及一种高速数据缓冲器。
背景技术
高速数据输入缓冲器(High-speed data input buffer)是高速串口数据接口或存储器高速接口中用来采样高速输入数据的电路。其中，在高速串口数据接口或存储器高速接口中，由于通过信道高速传输过程中具有噪声串扰或码间干扰等非理性因素，导致接受端所收到的高速数据信号存在信号幅值变化及抖动问题，因而需要一个高速数据缓冲放大电路对输入数据进行采样及放大，恢复成正常的芯片内部数字信号。
发明内容
有鉴于此，本发明提供了一种高速数据缓冲器，有效解决现有技术中存在的技术问题。
为实现上述目的，本发明提供的技术方案如下：
一种高速数据缓冲器，包括：灵敏放大器和输出锁存器，所述灵敏放大器接入高速数据信号和参考信号，其中，所述灵敏放大器包括：
PMOS交叉耦合放大电路，所述PMOS交叉耦合放大电路的第一端与所述输出锁存器的第一输入端在第一节点电连接，所述PMOS交叉耦合放大电路的第二端与所述输出锁存器的第二输入端在第二节点电连接；
复位电路，所述复位电路用于根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，其中，在所述复位状态时将所述第一节点和所述第二节点之间连通，且在所述信号锁存放大状态将所述第一节点和所述第二节点之间断开；
以及，第一采样电路至第N采样电路，N为大于1的奇数，其中，任意一采样电路包括第一采样支路和第二采样支路，在所述复位状态时，所述第一采样支路的输出端与所述第一节点之间断开，且所述第一采样支路对所述高速数据信号进行采样得到第一电压并存储，同时所述第二采样支路的输出端与所述第二节点之间断开，且所述第二采样支路对所述参考信号进行采样得到第二电压并存储；以及在所述信号锁存放大状态时，所述第一采样支路的输出端与所述第一节点之间连通，且所述第一采样支路将所述第一电压传输至所述第一节点，同时所述第二采样支路的输出端与所述第二节点之间连通，且所述第二采样支路将所述第二电压传输至所述第二节点。
可选的，所述第一采样支路包括第一开关管、第一存储电容、第二开关管和第三开关管；
所述第一开关管的第一端与所述第一节点电连接，所述第一开关管的第二端与所述第一存储电容的第一极板和所述第二开关管的第一端均电连接，所述第一开关管的栅极接入第一通断控制时钟信号，所述第一通断控制时钟信号用于在所述复位状态时控制所述第一开关管截止，且在所述信号锁存放大状态时控制所述第一开关管导通；
所述第一存储电容的第二极板与接地端电连接；
所述第二开关管的第二端与所述第三开关管的第一端电连接，所述第二开关管的栅极接入第一采样时钟信号，所述第一采样时钟信号用于在复位状态时控制所述第二开关管导通，且在所述信号锁存放大状态时控制所述第二开关管截止；
所述第三开关管的第二端与负极电压电连接，所述第三开关管的栅极接入所述高速数据信号。
可选的，所述第二采样支路包括第四开关管、第二存储电容、第五开关管和第六开关管；
所述第四开关管的第一端与所述第一节点电连接，所述第四开关管的第二端与所述第二存储电容的第一极板和所述第五开关管的第一端均电连接，所述第四开关管的栅极接入第二通断控制时钟信号，所述第二通断控制时钟信号用于在所述复位状态时控制所述第四开关管截止，且在所述信号锁存放大状态时控制所述第四开关管导通；
所述第二存储电容的第二极板与接地端电连接；
所述第五开关管的第二端与所述第六开关管的第一端电连接，所述第五开关管的栅极接入所述第二采样时钟信号，所述第二采样时钟信号用于在复位状态时控制所述第五开关管导通，且在所述信号锁存放大状态时控制所述第五开关管截止；
所述第六开关管的第二端与负极电压电连接，所述第六开关管的栅极接入所述参考信号，所述第六开关管与所述第三开关管的导通类型相同。
可选的，任意一采样电路中，所述第一开关管和所述第四开关管的导通类型相同，且所述第一开关管的栅极和所述第四开关管的栅极连接同一端口。
可选的，任意一采样电路中，所述第二开关管和所述第五开关管的导通类型相同，且所述第二开关管的栅极和所述第五开关管的栅极连接同一端口。
可选的，所述第一采样电路至第N采样电路的采样时钟信号的频率与所述复位时钟信号的频率相同，且所述复位时钟信号滞后于所述采样时钟信号。
可选的，在所述第一采样电路至第N采样电路中，第i+1采样电路的采样时钟信号滞后于第i采样电路的采样时钟信号，i为大于0且小于N的整数。
可选的，所述输出锁存器的第一输入端和第二输入端的负载相同。
可选的，所述PMOS交叉耦合放大电路包括第一P型开关管和第二P型开关管；
所述第一P型开关管的第一端和所述第二P型开关管的第一端均接入电源电压，所述第一P型开关管的第二端与所述第一节点电连接，所述第二P型开关管的第二端与所述第二节点电连接，所述第一P型开关管的栅极与所述第二节点电连接，所述第二P型开关管的栅极与所述第一节点电连接。
可选的，所述复位电路包括复位开关管，所述复位开关管的第一端与所述第一节点电连接，所述复位开关管的第二端与所述第二节点电连接，所述复位开关管的栅极接入所述复位时钟信号。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种高速数据缓冲器，包括第一采样电路至第N采样电路，任意一采样电路包括第一采样支路和第二采样支路，在所述复位状态时，所述第一采样支路的输出端与所述第一节点之间断开，且所述第一采样支路对所述高速数据信号进行采样得到第一电压并存储，同时所述第二采样支路的输出端与所述第二节点之间断开，且所述第二采样支路对所述参考信号进行采样得到第二电压并存储；以及在所述信号锁存放大状态时，所述第一采样支路的输出端与所述第一节点之间连通，且所述第一采样支路将所述第一电压传输至所述第一节点，同时所述第二采样支路的输出端与所述第二节点之间连通，且所述第二采样支路将所述第二电压传输至所述第二节点。
由上述内容可知，本发明提供的技术方案，通过多个采样电路对灵敏放大器接入高速数据信号和参考信号进行采样，使得灵敏放大器的输出由多个采样电路的采样结果来决定，进而能够消除单个采样结果错误对灵敏放大器的输出造成的影响，进而避免了高速数据信号和参考信号被噪声串扰造成的毛刺信号等被错误采样而导致误码的情况出现。
同时，本发明提供的复位电路能够根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，而在复位状态时将第一节点和第二节点之间连通，且在信号锁存放大状态将第一节点和第二节点之间断开，进而节省了半周期静态功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种高速数据缓冲器的结构示意图；
图2为本发明实施例提供的另一种高速数据缓冲器的结构示意图；
图3为图2所示高速缓冲器的仿真结果示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，在高速串口数据接口或存储器高速接口中，由于通过信道高速传输过程中具有噪声串扰或码间干扰等非理性因素，导致接受端所收到的高速数据信号存在信号幅值变化及抖动问题，因而需要一个高速数据缓冲放大电路对输入数据进行采样及放大，恢复成正常的芯片内部数字信号。
基于此，本发明提供了一种高速数据缓冲器，有效解决现有技术中存在的技术问题。为实现上述目的，本发明提供的技术方案如下，具体结合图1至图3对本发明实施例提供的技术方案进行详细的描述。
参考图1所示，为本发明实施例提供的一种高速数据缓冲器的结构示意图，其中，高速数据缓冲器包括：
灵敏放大器100和输出锁存器200，所述灵敏放大器100接入高速数据信号DIN+和参考信号DIN-，其中，所述灵敏放大器100包括：
PMOS交叉耦合放大电路110，所述PMOS交叉耦合放大电路110的第一端与所述输出锁存器200的第一输入端在第一节点SA1电连接，所述PMOS交叉耦合放大电路110的第二端与所述输出锁存器200的第二输入端在第二节点SA2电连接；
复位电路120，所述复位电路120用于根据复位时钟信号CLKRE控制交替运行复位状态和信号锁存放大状态，其中，在所述复位状态时将所述第一节点SA1和所述第二节点SA2之间连通，且在所述信号锁存放大状态将所述第一节点SA1和所述第二节点SA2之间断开；
以及，第一采样电路131至第N采样电路13n，N为大于1的奇数，其中，任意一采样电路包括第一采样支路1301和第二采样支路1302，在所述复位状态时，所述第一采样支路1301的输出端与所述第一节点SA1之间断开，且所述第一采样支路1301对所述高速数据信号DIN+进行采样得到第一电压并存储，同时所述第二采样支路1302的输出端与所述第二节点SA2之间断开，且所述第二采样支路1302对所述参考信号DIN-进行采样得到第二电压并存储；以及在所述信号锁存放大状态时，所述第一采样支路1301的输出端与所述第一节点SA1之间连通，且所述第一采样支路1301将所述第一电压传输至所述第一节点SA1，同时所述第二采样支路1302的输出端与所述第二节点SA2之间连通，且所述第二采样支路1302将所述第二电压传输至所述第二节点SA2。
在本发明一实施例中，本发明提供的灵敏放大器的输入信号可以为单端信号或差分信号；即输入信号为单端信号时，参考信号可以为基准电平；以及，输入信号为差分信号时，高速数据信号和参考信号振幅相同且相位相反。可选的，本发明实施例提供输入信号优选为差分信号，进而提高信号抗噪声能力，且提高数据速率。
可以理解的，本发明实施例提供的第一采样电路至第N采样电路中，每一个采样电路在功能上等效于一个输入缓冲器的输入级。如若在某一采样电路的时钟采样点存在数据输入(高速数据信号和参考信号)毛刺或抖动时，会导致采样电路在该时钟采样点产生错误的采样结果。故而，本发明可以优化第一采样电路至第N采样电路的采样时钟信号的相位，可以将所有采样电路的采样时钟信号的相位设置为不同，进而能够通过不同相位时钟进行采样而获得多个采样结果，根据多数决定原理，消除单个错误采样结果造成的影响。
本发明提供的技术方案，通过多个采样电路对灵敏放大器接入高速数据信号和参考信号进行采样，使得灵敏放大器的输出由多个采样电路的采样结果来决定，进而能够消除单个采样结果错误对灵敏放大器的输出造成的影响，进而避免了高速数据信号和参考信号被噪声串扰造成的毛刺信号等被错误采样而导致误码的情况出现。以及，灵敏放大器能够将输入信号放大至能被输出锁存器准确读取的大摆幅数字信号。
同时，本发明提供的复位电路能够根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，而在复位状态时将第一节点和第二节点之间连通，且在信号锁存放大状态将第一节点和第二节点之间断开，进而节省了半周期静态功耗。
在本发明一实施例中，本发明提供的所述第一采样支路包括第一开关管、第一存储电容、第二开关管和第三开关管；
所述第一开关管的第一端与所述第一节点电连接，所述第一开关管的第二端与所述第一存储电容的第一极板和所述第二开关管的第一端均电连接，所述第一开关管的栅极接入第一通断控制时钟信号，所述第一通断控制时钟信号用于在所述复位状态时控制所述第一开关管截止，且在所述信号锁存放大状态时控制所述第一开关管导通；
所述第一存储电容的第二极板与接地端电连接；
所述第二开关管的第二端与所述第三开关管的第一端电连接，所述第二开关管的栅极接入第一采样时钟信号，所述第一采样时钟信号用于在复位状态时控制所述第二开关管导通，且在所述信号锁存放大状态时控制所述第二开关管截止；
所述第三开关管的第二端与负极电压电连接，所述第三开关管的栅极接入所述高速数据信号。
以及，本发明实施例提供的所述第二采样支路包括第四开关管、第二存储电容、第五开关管和第六开关管；
所述第四开关管的第一端与所述第一节点电连接，所述第四开关管的第二端与所述第二存储电容的第一极板和所述第五开关管的第一端均电连接，所述第四开关管的栅极接入第二通断控制时钟信号，所述第二通断控制时钟信号用于在所述复位状态时控制所述第四开关管截止，且在所述信号锁存放大状态时控制所述第四开关管导通；
所述第二存储电容的第二极板与接地端电连接；
所述第五开关管的第二端与所述第六开关管的第一端电连接，所述第五开关管的栅极接入所述第二采样时钟信号，所述第二采样时钟信号用于在复位状态时控制所述第五开关管导通，且在所述信号锁存放大状态时控制所述第五开关管截止；
所述第六开关管的第二端与负极电压电连接，所述第六开关管的栅极接入所述参考信号，所述第六开关管与所述第三开关管的导通类型相同。
本发明提供的上述任意一实施例中，任意一采样电路中，所述第一开关管和所述第四开关管的导通类型相同，且所述第一开关管的栅极和所述第四开关管的栅极连接同一端口。优选的，本发明提供的所有采样电路的所述第一开关管和所述第四开关管的导通类型均相同，且所有采样电路的所述第一开关管的栅极和所述第四开关管的栅极连接同一端口，进而能够简化布线。
以及，任意一采样电路中，所述第二开关管和所述第五开关管的导通类型相同，且所述第二开关管的栅极和所述第五开关管的栅极连接同一端口，即同一采用电路中的第一采样时钟信号和第二采样时钟信号为同一采样时钟信号，进而能够简化布线。
在本发明一实施例中，本发明提供的所述第一采样电路至第N采样电路的采样时钟信号的频率与所述复位时钟信号的频率相同，且所述复位时钟信号滞后于所述采样时钟信号。
进一步的，本发明提供的所述第一采样电路至第N采样电路中，第i+1采样电路的采样时钟信号滞后于第i采样电路的采样时钟信号，i为大于0且小于N的整数。
可选的，本发明实施例提供的采样时钟信号和复位时钟信号由时钟产生电路生成，具体可以直接采用时钟产生电路VCO的多相时钟、可采用相位插值方法、可采用时钟延迟链等方式得到，对此本发明不做具体限制。
在本发明一实施例中，本发明提供的所述输出锁存器的第一输入端和第二输入端的负载相同。
可以理解的，本发明实施例提供的第一节点和第二节点接入相同负载，以保证第一节点和第二节点的负载均衡，进而避免造成不良影响。可选的，本发明实施例提供的输出锁存器可以为D触发器或RS触发器，为了避免灵敏放大器连接的第一节点和第二节点的负载不均衡而出现不良影响，可以采用对称输入的触发器结构。
如使用单端输入的触发器或锁存器，在灵敏放大器的一输出端与该单端输入的触发器或锁存器连接的同时，在灵敏放大器的另一输出端增加相同的输出负载。举例说明，如输出锁存器采用一个D触发器锁定数据，如锁定第一节点数据，同时，第二节点需要接入相同负载以保证第一节点和第二节点的负载均衡，因此第二节点可以接另一相同D触发器作为负载；进一步，为了避免电路资源的浪费，可以直接在第二节点连接与D触发器的输入端相同电路即可(假定D触发器输入端为反相器，则在第二节点连接一相同尺寸反相器即可)。
进一步的，本发明实施例提供的输出锁存器可以为时钟控制输出锁存器，且输出锁存器接入的时钟信号可以与复位时钟信号相同，进而实现时钟同步的满幅值数字信号，便于后续数字电路处理。
下面结合图2和图3对本发明提供的一具体高速数据缓冲器结构进行描述，图2为本发明实施例提供的另一种高速数据缓冲器的结构示意图；图3为图2所示高速缓冲器的仿真结果示意图。其中，灵敏放大器包括有三个采样电路，其中第一采样电路的第一采样支路包括第一开关管NM31P、第一存储电容C1P、第二开关管NM21P和第三开关管NM11P；及第一采样电路的第二采样支路包括第四开关管NM31N、第二存储电容C1N、第五开关管NM21N和第六开关管NM11N。
第二采样电路的第一采样支路包括第一开关管NM32P、第一存储电容C2P、第二开关管NM22P和第三开关管NM12P；及第二采样电路的第二采样支路包括第四开关管NM32N、第二存储电容C2N、第五开关管NM22N和第六开关管NM12N。
第三采样电路的第一采样支路包括第一开关管NM33P、第一存储电容C3P、第二开关管NM23P和第三开关管NM13P；及第三采样电路的第二采样支路包括第四开关管NM33N、第二存储电容C3N、第五开关管NM23N和第六开关管NM13N。
其中，开关管NM31P、开关管NM32P、开关管NM33P、开关管NM31N、开关管NM32N和开关管NM33N可以均为N型开关管，进而开关管NM31P、开关管NM32P、开关管NM33P、开关管NM31N、开关管NM32N和开关管NM33N的栅极均接入同一通断控制时钟信号CLKR。
开关管NM21P、开关管NM22P、开关管NM23P、开关管NM21N、开关管NM22N和开关管NM23N可以均为N型开关管，进而开关管NM21P和开关管NM21N的栅极可以接入同一采样时钟信号CLK1P，开关管NM22P和开关管NM22N的栅极可以接入同一采样时钟信号CLK2P，及开关管NM23P和开关管NM23N的栅极可以接入同一采样时钟信号CLK3P。
以及，开关管NM11P、开关管NM12P、开关管NM13P、开关管NM11N、开关管NM12N和开关管NM13N可以均为N型开关管，进而开关管NM11P、开关管NM12P和开关管NM13P的栅极均接入高速数据信号DIN+，且开关管NM11N、开关管NM12N和开关管NM13N的栅极均接入参考信号DIN-，，且开关管NM11P、开关管NM12P、开关管NM13P、开关管NM11N、开关管NM12N和开关管NM13N均接入负极电压VSS，其中，图2所示高速数据信号DIN+和参考信号DIN-可以为单端信号或差分信号。
如图2所示，本发明提供的所述PMOS交叉耦合放大电路包括第一P型开关管PM1和第二P型开关管PM2；
所述第一P型开关管PM1的第一端和所述第二P型开关管PM2的第一端均接入电源电压VDD，所述第一P型开关管PM1的第二端与所述第一节点SA1电连接，所述第二P型开关管PM2的第二端与所述第二节点SA2电连接，所述第一P型开关管PM1的栅极与所述第二节点SA2电连接，所述第二P型开关管PM2的栅极与所述第一节点SA1电连接。
及，本发明提供的所述复位电路包括复位开关管NMR，所述复位开关管NMR的第一端与所述第一节点SA1电连接，所述复位开关管NMR的第二端与所述第二节点SA2电连接，所述复位开关管NMR的栅极接入所述复位时钟信号CLKRE。
结合图2和图3所示，本发明实施例提供的复位开关管、第一开关管和第四开关管的导通类型可以相同，其中，通断控制时钟信号与复位时钟信号的相位相反。其中，本发明提供的第一采样电路至第N采样电路的采样时钟信号(CLK1P-CLK3P)的频率与复位时钟信号CLKRE的频率相同，且所述复位时钟信号CLKRE滞后于采样时钟信号(CLK1P-CLK3P)。以及，采样时钟信号CLK3P滞后于采样时钟信号CLK2P，且采样时钟信号CLK2P滞后于采样时钟信号CLK1P。本发明实施例提供的复位时钟信号CLKRE的频率为高速数据信号DIN+的频率的一倍，且高速数据信号DIN+的上升沿或下降沿应滞后于复位时钟CLKRE的下降沿。
结合图2和图3所示，本发明实施例提供的高速数据缓冲器的工作原理如下：
在复位时钟信号CLKRE为高电平时进入复位状态，复位晶体管NMR导通使得第一节点SA1和第二节点SA2被复位；
在复位状态相应期间，通断控制时钟信号CLKR为低电平而控制开关管NM31P、开关管NM32P、开关管NM33P、开关管NM31N、开关管NM32N和开关管NM33N截止，将存储电容与PMOS交叉耦合放大电路之间断开；以及，采样时钟信号CLK1P、采样时钟信号CLK2P、采样时钟信号CLK3P控制相连的开关管NM21P、开关管NM22P、开关管NM23P、开关管NM21N、开关管NM22N和开关管NM23N导通，而对高速数据信号DIN+和参考信号DIN-进行采用，获取当前时刻的电压值且存储至相应存储电容中。
当复位时钟信号CLKRE下降沿到来后进入信号锁存放大状态，此时通断控制时钟信号CLKR为高电平，而控制开关管NM31P、开关管NM32P、开关管NM33P、开关管NM31N、开关管NM32N和开关管NM33N导通，进而将存储电容上存储的采样电压传输至第一节点SA1和第二节点SA2，形成初始电压差；此时PMOS交叉耦合放大电路构成信号放大级，将第一节点SA1和第二节点SA2之间的初始电压差放大。
本发明实施例提供的输出锁存器可以由复位时钟信号CLKRE进行时钟控制，在复位时钟信号CLKRE上升沿输出锁定第一节点SA1和第二节点SA2的信号，输出与时钟同步的满幅值数字信号DOUT。
如图3所示仿真结果可见，无论高速数据信号DIN+的毛刺信号位于何处位置，都不会影响输出DOUT的正确性。
本发明提供了一种高速数据缓冲器，包括第一采样电路至第N采样电路，任意一采样电路包括第一采样支路和第二采样支路，在所述复位状态时，所述第一采样支路的输出端与所述第一节点之间断开，且所述第一采样支路对所述高速数据信号进行采样得到第一电压并存储，同时所述第二采样支路的输出端与所述第二节点之间断开，且所述第二采样支路对所述参考信号进行采样得到第二电压并存储；以及在所述信号锁存放大状态时，所述第一采样支路的输出端与所述第一节点之间连通，且所述第一采样支路将所述第一电压传输至所述第一节点，同时所述第二采样支路的输出端与所述第二节点之间连通，且所述第二采样支路将所述第二电压传输至所述第二节点。
由上述内容可知，本发明提供的技术方案，通过多个采样电路对灵敏放大器接入高速数据信号和参考信号进行采样，使得灵敏放大器的输出由多个采样电路的采样结果来决定，进而能够消除单个采样结果错误对灵敏放大器的输出造成的影响，进而避免了高速数据信号和参考信号被噪声串扰造成的毛刺信号等被错误采样而导致误码的情况出现。
同时，本发明提供的复位电路能够根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，而在复位状态时将第一节点和第二节点之间连通，且在信号锁存放大状态将第一节点和第二节点之间断开，进而节省了半周期静态功耗。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种高速数据缓冲器，其特征在于，包括：灵敏放大器和输出锁存器，所述灵敏放大器接入高速数据信号和参考信号，其中，所述灵敏放大器包括：
PMOS交叉耦合放大电路，所述PMOS交叉耦合放大电路的第一端与所述输出锁存器的第一输入端在第一节点电连接，所述PMOS交叉耦合放大电路的第二端与所述输出锁存器的第二输入端在第二节点电连接；
复位电路，所述复位电路用于根据复位时钟信号控制交替运行复位状态和信号锁存放大状态，其中，在所述复位状态时将所述第一节点和所述第二节点之间连通，且在所述信号锁存放大状态将所述第一节点和所述第二节点之间断开；
以及，第一采样电路至第N采样电路，N为大于1的奇数，其中，任意一采样电路包括第一采样支路和第二采样支路，在所述复位状态时，所述第一采样支路的输出端与所述第一节点之间断开，且所述第一采样支路对所述高速数据信号进行采样得到第一电压并存储，同时所述第二采样支路的输出端与所述第二节点之间断开，且所述第二采样支路对所述参考信号进行采样得到第二电压并存储；以及在所述信号锁存放大状态时，所述第一采样支路的输出端与所述第一节点之间连通，且所述第一采样支路将所述第一电压传输至所述第一节点，同时所述第二采样支路的输出端与所述第二节点之间连通，且所述第二采样支路将所述第二电压传输至所述第二节点；
其中，根据所述第一采样电路至所述第N采样电路获得的N个采样结果，并根据多数决定原理，消除错误采样结果。
2.根据权利要求1所述的高速数据缓冲器，其特征在于，所述第一采样支路包括第一开关管、第一存储电容、第二开关管和第三开关管；
所述第一开关管的第一端与所述第一节点电连接，所述第一开关管的第二端与所述第一存储电容的第一极板和所述第二开关管的第一端均电连接，所述第一开关管的栅极接入第一通断控制时钟信号，所述第一通断控制时钟信号用于在所述复位状态时控制所述第一开关管截止，且在所述信号锁存放大状态时控制所述第一开关管导通；
所述第一存储电容的第二极板与接地端电连接；
所述第二开关管的第二端与所述第三开关管的第一端电连接，所述第二开关管的栅极接入第一采样时钟信号，所述第一采样时钟信号用于在复位状态时控制所述第二开关管导通，且在所述信号锁存放大状态时控制所述第二开关管截止；
所述第三开关管的第二端与负极电压电连接，所述第三开关管的栅极接入所述高速数据信号。
3.根据权利要求2所述的高速数据缓冲器，其特征在于，所述第二采样支路包括第四开关管、第二存储电容、第五开关管和第六开关管；
所述第四开关管的第一端与所述第一节点电连接，所述第四开关管的第二端与所述第二存储电容的第一极板和所述第五开关管的第一端均电连接，所述第四开关管的栅极接入第二通断控制时钟信号，所述第二通断控制时钟信号用于在所述复位状态时控制所述第四开关管截止，且在所述信号锁存放大状态时控制所述第四开关管导通；
所述第二存储电容的第二极板与接地端电连接；
所述第五开关管的第二端与所述第六开关管的第一端电连接，所述第五开关管的栅极接入第二采样时钟信号，所述第二采样时钟信号用于在复位状态时控制所述第五开关管导通，且在所述信号锁存放大状态时控制所述第五开关管截止；
所述第六开关管的第二端与负极电压电连接，所述第六开关管的栅极接入所述参考信号，所述第六开关管与所述第三开关管的导通类型相同。
4.根据权利要求3所述的高速数据缓冲器，其特征在于，任意一采样电路中，所述第一开关管和所述第四开关管的导通类型相同，且所述第一开关管的栅极和所述第四开关管的栅极连接同一端口。
5.根据权利要求3所述的高速数据缓冲器，其特征在于，任意一采样电路中，所述第二开关管和所述第五开关管的导通类型相同，且所述第二开关管的栅极和所述第五开关管的栅极连接同一端口。
6.根据权利要求1所述的高速数据缓冲器，其特征在于，所述第一采样电路至第N采样电路的采样时钟信号的频率与所述复位时钟信号的频率相同，且所述复位时钟信号滞后于所述采样时钟信号。
7.根据权利要求6所述的高速数据缓冲器，其特征在于，在所述第一采样电路至第N采样电路中，第i+1采样电路的采样时钟信号滞后于第i采样电路的采样时钟信号，i为大于0且小于N的整数。
8.根据权利要求6所述的高速数据缓冲器，其特征在于，所述输出锁存器的第一输入端和第二输入端的负载相同。
9.根据权利要求1所述的高速数据缓冲器，其特征在于，所述PMOS交叉耦合放大电路包括第一P型开关管和第二P型开关管；
所述第一P型开关管的第一端和所述第二P型开关管的第一端均接入电源电压，所述第一P型开关管的第二端与所述第一节点电连接，所述第二P型开关管的第二端与所述第二节点电连接，所述第一P型开关管的栅极与所述第二节点电连接，所述第二P型开关管的栅极与所述第一节点电连接。
10.根据权利要求1所述的高速数据缓冲器，其特征在于，所述复位电路包括复位开关管，所述复位开关管的第一端与所述第一节点电连接，所述复位开关管的第二端与所述第二节点电连接，所述复位开关管的栅极接入所述复位时钟信号。
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