CN101047378A - 输出缓冲电路以及包括该输出缓冲电路的系统 - Google Patents

Abstract

提供了一种输出缓冲电路，其中可以防止输出信号的延迟以及转换速率的减低，同时抑制了过冲和下冲。根据一个典型实施例，在N－沟道输出晶体管的栅极从‘L’电平变为‘H’电平的第一周期中，该栅极通过电容器元件与输出端相连，使得过冲被抑制。另外，通过在先于第一周期的第二周期期间使得电容器元件处于没有电荷被存储的状态，就可以防止输出信号的延迟以及转换速率的降低。

Description

输出缓冲电路以及包括该输出缓冲电路的系统

【技术领域】

本发明涉及输出缓冲电路以及包括输出缓冲电路的电系统。

【背景技术】

一般地，半导体集成电路包括输出缓冲电路，用于通过输出端来输出在半导体集成电路内生成的信号。已经提出了各种方法，用于抑制在从输出缓冲电路输出的信号中生成的过冲和下冲。

图6示出了现有的输出缓冲电路，其中的过冲和下冲得到了抑制。

图6中所示输出缓冲电路100包括具有源极S和漏极D的P-沟道输出晶体管11，其中VDD电位被提供给该源极S，并且漏极D与输出端22相连。该输出缓冲电路100还包括具有源极S和漏极D的N-沟道输出晶体管12，其中GND电位被提供给该源极S，并且漏极D与输出端22相连。

该输出缓冲电路100还包括电容器元件19和20，其中该电容器元件19和20都具有与输出端22相连的第一端。

进一步，该输出缓冲电路100包括反相器17和18。该反相器17通过改变P-沟道输出晶体管11的栅极G的电位来控制该P-沟道输出晶体管11。该反相器18通过改变N-沟道输出晶体管12的栅极G的电位来控制该N-沟道输出晶体管12。在这样构成的输出缓冲电路中，过冲和下冲得到了抑制，这将在下面进行说明。

一开始，输入信号A被假定为‘L’电平。因此，反相器17和18都输出‘H’电平信号，并且节点N1(P-沟道输出晶体管的栅极)和节点N2(N-沟道输出晶体管的栅极)都为‘H’电平。由于‘H’电平信号被提供给该P-沟道输出晶体管11和N-沟道输出晶体管12的栅极G，因此该P-沟道输出晶体管11和N-沟道输出晶体管12分别处于OFF和ON状态。因此，位于22的输出信号为‘L’电平。

接着，输入信号A从‘L’电平变为‘H’电平。结果，节点N1和N2的电平都变为‘L’。因此，P-沟道输出晶体管11和N-沟道输出晶体管12分别变为ON和OFF状态，并且输出信号B1从‘L’电平变为‘H’电平。这里，由于在输出端22和节点N1之间提供了电容器元件19，因此当输出信号B1变为‘H’电平时产生的过冲就会通过电容器元件19被反馈给节点N1。结果，该过冲就得到了抑制。

接下来，输入信号A从‘H’电平变为‘L’电平。结果，节点N1和N2的电平都变为‘H’。因此，P-沟道输出晶体管11和N-沟道输出晶体管12分别变为OFF和ON状态，并且输出信号B1从‘H’电平变为‘L’电平。这里，由于在输出端22和节点N2之间提供了电容器元件20，因此当输出信号B1变为‘L’电平时产生的下冲就会通过电容器元件20被反馈给节点N2。结果，该下冲就得到了抑制。

例如，美国专利No.5121000(专利文献1)中就提出了一种CMOS输出缓冲电路，其就利用了这种方法来抑制过冲以及下冲。

【发明内容】

【要解决的问题】

但是，专利文献1中披露的方法具有以下问题。

在输入信号A为‘L’电平期间，节点N1为‘H’电平，并且输出信号B1为‘L’电平。这样，在电容器元件19的端子之间就加上了对应于‘H’和‘L’电平之差的电压。因此，对应于该电压的电荷就被存储在电容器元件19中。之后，虽然当输入信号A从‘L’电平变为‘H’电平时节点N1开始从‘H’电平变为‘L’电平，但是在节点N1变为‘L’电平之前需要有对存储在电容器元件19中的电荷进行放电的时间。结果，在对存储在电容器元件19中的电荷进行放电所需的时间期间，节点N1的电平从‘H’到‘L’电平的变化就被延迟。类似地，虽然当输入信号A从‘H’电平变为‘L’电平时节点N2开始从‘L’电平变为‘H’电平，但是在节点N2变为‘H’电平之前需要有对存储在电容器元件20中的电荷进行放电的时间。结果，在对存储在电容器元件20中的电荷进行放电所需的时间期间，节点N2的电平从‘L’到‘H’电平的变化就被延迟。

因此，输出信号B1的时序就被延迟，并且降低了输出信号B1的转换速率。

本发明的目的就是要解决上述问题。也就是说，本发明的一个典型目的就是要提供输出缓冲电路，其能够防止输出信号的延迟或转换速率的降低，同时抑制了过冲和下冲。

【解决该问题的方式】

为了解决上述问题，根据本发明的各种典型实施例提供了输出缓冲电路，包括：输出晶体管，具有源极、漏极和栅极，其中该源极被提供有VDD和GND电位之一，漏极与输出端相连；电容器元件，具有与该输出端相连的第一端，以及第二端；驱动电路，用于通过改变输出晶体管的栅极的电位来控制该输出晶体管；第一开关，用于当其处于ON状态时将电容器元件的第二端与输出晶体管的栅极相连；以及第二开关，用于当其处于ON状态时将该VDD和GND电位中的另一个提供给电容器元件的第二端。该驱动电路工作使得在第一周期期间该输出晶体管从OFF状态变为ON状态，并且使得在先于第一周期的第二周期期间该输出晶体管处于OFF状态。在第一周期期间该第一开关处于ON状态并且第二开关处于OFF状态，以及在第二周期期间该第一开关处于OFF状态并且第二开关处于ON状态。

根据各种典型实施例，该驱动电路可以包括反相器，用于接收输入信号并将反相后的输入信号提供给输出晶体管的栅极；并且第一和第二开关的每个与输入信号的逻辑电平的变化同步地在ON和OFF状态之间切换。

为了提出并解决上述问题，根据本发明的各种典型实施例提供了一种系统，该系统包括输出缓冲电路和电阻器。该输出缓冲电路包括：输出晶体管，具有源极、漏极和栅极，其中该源极被提供有VDD和GND电位之一，该漏极与输出端相连，所述输出端通过电阻器被提供有VDD和GND电位中的另一个；电容器元件，具有与该输出端相连的第一端，以及第二端；驱动电路，用于通过改变输出晶体管的栅极的电位来控制该输出晶体管；第一开关，用于当其处于ON状态时将电容器元件的第二端与输出晶体管的栅极相连；以及第二开关，用于当其处于ON状态时将该VDD和GND电位中的另一个提供给电容器元件的第二端。该驱动电路工作使得在第一周期期间该输出晶体管从OFF状态变为ON状态，并且使得在先于第一周期的第二周期期间该输出晶体管处于OFF状态。在第一周期期间该第一开关处于ON状态并且第二开关处于OFF状态，以及在第二周期期间该第一开关处于OFF状态并且第二开关处于ON状态。

为提出并解决上述问题，根据本发明的各种典型实施例提供了一种输出缓冲电路，包括：P-沟道输出晶体管，具有源极、漏极和栅极，其中该源极被提供有VDD电位，漏极与输出端相连；N-沟道输出晶体管，具有源极、漏极和栅极，其中该源极被提供有GND电位，漏极与输出端相连；第一和第二电容器元件，每个具有与该输出端相连的第一端，以及第二端；第一驱动电路，用于通过改变P-沟道输出晶体管的栅极的电位来控制该P-沟道输出晶体管；第二驱动电路，用于通过改变N-沟道输出晶体管的栅极的电位来控制该N-沟道输出晶体管；第一开关，用于当其处于ON状态时将第一电容器元件的第二端与P-沟道输出晶体管的栅极相连；第二开关，用于当其处于ON状态时将该GND电位提供给该第一电容器元件的第二端；第三开关，用于当其处于ON状态时将第二电容器元件的第二端与N-沟道输出晶体管的栅极相连；以及第四开关，用于当其处于ON状态时将该VDD电位提供给该第二电容器元件的第二端。该第一驱动电路工作使得在第一周期期间该P-沟道输出晶体管从OFF状态变为ON状态，并且使得在先于第一周期的第二周期期间该P-沟道输出晶体管处于OFF状态。该第二驱动电路工作使得在第三周期期间该N-沟道输出晶体管从OFF状态变为ON状态，并且使得在先于第三周期的第四周期期间该N-沟道输出晶体管处于OFF状态。在第一周期期间该第一开关处于ON状态并且第二开关处于OFF状态，并且在第二周期期间该第一开关处于OFF状态并且第二开关处于ON状态。在第三周期期间该第三开关处于ON状态并且第四开关处于OFF状态，并且在第四周期期间该第三开关处于OFF状态并且第四开关处于ON状态。

根据各种典型实施例，该第一驱动电路可以包括第一反相器，用于接收第一输入信号并将反相后的第一输入信号提供给P-沟道输出晶体管的栅极，该第一和第二开关中的每个与第一输入信号的逻辑电平的变化同步地在ON和OFF状态之间进行切换。该第二驱动电路可以包括第二反相器，用于接收第二输入信号并将反相后的第二输入信号提供给N-沟道输出晶体管的栅极，该第三和第四开关中的每个与第二输入信号的逻辑电平的变化同步地在ON和OFF状态之间进行切换。

【发明效果】

根据本发明的输出缓冲电路能够抑制输出信号的延迟或转换速率的降低，同时抑制过冲和下冲。

【附图说明】

图1为示出根据本发明第一典型实施例的第一典型输出缓冲电路的电路图；

图2为示出根据本发明第二典型实施例的第二典型输出缓冲电路的电路图；

图3为用于说明在先于第一周期的第二周期期间图2中所示的典型输出缓冲电路的工作的电路图；

图4为用于说明第一周期期间图2中所示的典型输出缓冲电路的工作的电路图；

图5为示出根据第二典型实施例的典型输出缓冲电路的输出波形以及现有输出缓冲电路的输出波形的图；以及

图6为示出现有输出缓冲电路的电路图，其中过冲和下冲得到了抑制。

【附图标记】

1，2   输出缓冲电路

11     P-沟道输出晶体管

12     N-沟道输出晶体管

17，18 反相器

19，20 电容器元件

21     输入端

22     输出端

【具体实施方式】

下面将参照附图来说明根据本发明的实施例。

图1为示出根据本发明第一典型实施例的第一典型输出缓冲电路的电路图。

图1中所示的输出缓冲电路1包括N-沟道输出晶体管12，其为根据本申请的一些权利要求的输出晶体管的例子，具有被提供GND电位的源极S以及与输出端22相连的漏极D。在输出缓冲电路的外部提供的上拉电阻器R的一端也与输出端22相连。该上拉电阻器R的另一端被提供VDD电位。这样，在包括该输出缓冲电路和上拉电阻器R的系统中，通过电阻器R将VDD电位提供给该输出端22。

该输出缓冲电路还包括电容器元件20，其一端与输出端22相连。

该输出缓冲电路1中还提供反相器18，其为根据本申请的一些权利要求的驱动电路的例子。通过输入端21将输入信号A输入给反相器18。该反相器18改变N-沟道输出晶体管12的栅极G的电位，并控制该N-沟道输出晶体管12。

该输出缓冲电路1进一步包括P-沟道晶体管14，其为根据本申请的一些权利要求的第一开关的例子，以及P-沟道晶体管16，根据本申请的一些权利要求的第二开关的例子。该P-沟道晶体管14将电容器元件20的另一端与N-沟道输出晶体管12的栅极G相连。该P-沟道晶体管16将VDD电位提供给电容器元件20的另一端。

该输入信号也被输入给P-沟道晶体管14，并且被反相的输入信号AN，其具有在逻辑上与输入信号A的电平反相的电平，被输入给P-沟道晶体管16。

与图6中所示的现有输出缓冲电路100的情况类似，在输入信号A从‘H’电平变为‘L’电平之后一个周期(第一周期)期间，该反相器18将节点N2(N-沟道输出晶体管12的栅极)的电平从‘L’电平变为‘H’电平。换句话说，在第一周期期间，该反相器18工作使得N-沟道输出晶体管12从OFF状态变为ON状态。并且，由于输入信号A以及反相后的输入信号AN分别被输入给P-沟道晶体管14和16，因此在第一周期期间该P-沟道晶体管14处于ON状态并且P-沟道晶体管16处于OFF状态。

另一方面，在先于第一周期的一个周期(第二周期)期间，输入信号为‘H’电平。因此，该N-沟道输出晶体管12处于OFF状态。换句话说，第二周期期间，该反相器18工作使得该N-沟道输出晶体管12处于OFF状态。并且，由于输入信号A以及反相后的输入信号AN分别被输入给P-沟道晶体管14和16，因此在第二周期期间该P-沟道晶体管14处于OFF状态并且P-沟道晶体管16处于ON状态。

该典型输出缓冲电路1的工作过程如下。

在先于第一周期的第二周期期间，输入信号A为‘H’电平。因此，节点N2为‘L’电平并且N-沟道输出晶体管12处于OFF状态。这里，由于通过上拉电阻器R将VDD电位提供给输出端22，因此在输出端22的信号B为‘H’电平。

另外，被输入给P-沟道晶体管14和16的输入信号A以及反相后的输入信号AN分别为‘H’和‘L’电平。因为P-沟道晶体管16处于ON状态，因此节点N4(电容器元件20的另一端)为‘H’电平。因此，电容器元件20的两端都为‘H’电平。结果，没有电荷被存储在电容器元件20中。

这样，该电容器元件20变为如下状态：在第二周期期间没有电荷被存储，并且接着该输出缓冲电路2进入第一周期。在第一周期期间，输入信号A从‘H’电平变为‘L’电平。结果，节点N2开始从‘L’电平变为‘H’电平。进一步，反相后的输入信号AN从‘L’电平变为‘H’电平。

由于该输入信号A以及反相的输入信号AN分别变为‘L’和‘H’电平，因此P-沟道晶体管14和16分别变为ON和OFF状态。由于，P-沟道晶体管14变为ON状态，因此该输出端22通过电容器元件20与节点N2相连。该电容器元件20在输出端22和节点N2之间提供模拟连接。也就是说，该输出端22和节点N2的电位并不是一直相同，而是可以根据存储在电容器元件20中的电荷而不同。

这里，如上所述，当进行连接时，该电容器元件20处于没有电荷被存储的状态。进一步，在节点N2的电平从‘L’变为‘H’电平期间该N-沟道输出晶体管12仍旧处于OFF状态。因此，该输出端22保持在‘H’电平。结果，与电容器元件20的连接并不会延迟节点N2的电平到‘H’电平的变化。这样，节点N2的电平就能够迅速地变为‘H’电平。

节点N2的电平到‘H’电平的变化将N-沟道输出晶体管12从OFF状态变为ON状态，并且在输出端22的信号B从‘H’电平变为‘L’电平。通过电容器元件20将在信号B到‘L’电平的变化期间产生的下冲反馈给节点N2。因此，下冲得到了抑制。

在图1所示的输出缓冲电路1中，如这样说明的，节点N2从‘L’电平到‘H’电平的响应时间很短。也就是说，防止了输出信号B的延迟或者转换速率的降低，同时抑制了下冲。

这里，在根据本发明第一典型实施例的图1中所示的典型输出缓冲电路1中，P-沟道晶体管被用作第一和第二开关。并且，被输入给驱动电路的输入信号A，以及反相后的输入信号AN被输入给这些晶体管的栅极。因此，当输入信号A的逻辑电平的变化时，该第一和第二开关同步地在ON和OFF状态之间切换。因此，在图1所示的输出缓冲电路1中，在输入信号A为‘L’电平期间该第一开关保持ON状态，并且在输入信号A为‘H’电平期间该第二开关保持ON状态。这样构成的典型输出缓冲电路具有简单结构。

但是，在根据本发明的各种典型输出缓冲电路中，当输入信号的逻辑电平的变化时，该第一和第二开关与并非必须地同步地在ON和OFF状态之间切换。

从上面的说明中可以很容易地理解，在第一周期期间，该第一开关需要处于ON状态。在该第一周期期间，该输出晶体管从OFF状态变为ON状态，并且由于输出端电平的变化而产生了下冲。因此，如果在第一周期期间，该第一开关处于ON状态，则在输出端产生的下冲可以通过电容器元件而被反馈给输出晶体管的栅极，并且该下冲就能够被抑制。

类似地，在先于该第一周期的第二周期期间，该第二开关需要处于ON状态，使得可以在没有电荷被存储在电容器元件中的状态下从第二周期进入第一周期。结果，就能防止第一周期期间内的响应延迟以及转化速率的降低。

这里，在第二周期期间，通过降低第二开关(P-沟道晶体管16)的电阻值，使得电容器元件两端的电位彼此相等，就可以有效地将存储在电容器元件中的电荷量降低为零。但是，在根据本发明的各种典型输出缓冲电路中，在第二周期期间不需要将存储在电容器元件中的电荷量完全降低为零。

在图6中的100所示的现有输出电路中，对应于‘H’和‘L’电平之差的电荷量被存储在电容器元件19中。当该输出缓冲电路进入第一周期时，会导致长延迟和转化速率显著降低。相反，根据本发明的各种典型输出缓冲电路，通过降低在先于第一周期的第二周期内在电容器元件中存储的电荷量，就能够抑制响应时间的延迟以及转换速率的降低。换句话说，第二周期中在电容器元件内保留的可接受的电荷量取决于该典型输出缓冲电路的所需响应时间以及转换速率。

在根据本发明第一典型实施例的图1中所示的典型输出缓冲电路1中，一级反相器18被用作驱动电路。但是，在根据本发明的各种典型输出缓冲电路中，该驱动器电路并不仅限于一级反相器。例如，其中由多个反相器串联在一块的缓冲器或反相器，可以被用作驱动电路。还有，例如，在其中输入端之一被用作使能信号输入端的NAND门可以被用作驱动电路，其中，当使能信号被输入给该使能输入端时，该NAND门起到反相器的作用。

进一步，根据本发明第一典型实施例的图1中所示的典型输出缓冲电路1使用N-沟道输出晶体管12作为输出晶体管。也可以通过使用P-沟道晶体管作为输出晶体管来构造根据本发明第一典型实施例的各种典型输出缓冲电路。

图2示出了根据本发明第二典型实施例的典型输出缓冲电路。

图2中所示的典型输出缓冲电路2包括P-沟道输出晶体管11和N-沟道输出晶体管12。该P-沟道输出晶体管11的源极S被提供了VDD电位，并且它的漏极D与输出端22相连。该N-沟道输出晶体管12的源极S被提供了GND电位，并且它的漏极D与输出端22相连。

该典型输出缓冲电路2还包括电容器元件19和20，电容器元件19和20分别为根据本申请的一些权利要求的第一和第二电容器元件的例子。每个电容器元件19和20的一端与输出端22相连。

该典型输出缓冲电路2还包括反相器17和18，反相器17和18分别为根据本申请的一些权利要求的第一和第二驱动器电路的例子。该反相器17和18对输入信号A进行反相，其中该输入信号为根据本申请的一些权利要求的第一和第二输入信号的例子，并将反相后的输入信号分别提供给P-沟道输出晶体管11和N-沟道输出晶体管12的栅极G。该反相器17改变P-沟道输出晶体管11的栅极G的电位并控制该P-沟道输出晶体管11。该反相器18改变N-沟道输出晶体管12的栅极G的电位并控制该N-沟道输出晶体管12。

该典型输出缓冲电路2还包括N-沟道晶体管13和15，N-沟道晶体管13和15分别为根据本申请的一些权利要求的第一和第二开关的例子。该N-沟道晶体管13将的电容器元件19的另一端与P-沟道输出晶体管11的栅极G相连。该N-沟道晶体管15将GND电位提供给电容器元件19的另一端。

该典型输出缓冲电路2还包括P-沟道晶体管14和16，P-沟道晶体管14和16分别为根据本申请的一些权利要求的第三和第四开关的例子。该P-沟道晶体管14将的电容器元件20的另一端与N-沟道输出晶体管的栅极G相连。该P-沟道晶体管16将VDD电位提供给电容器元件20的另一端。

通过输出缓冲电路2的输入端21将输入信号A输入给第一和第二反相器17和18。该输入信号A也被输入给N-沟道晶体管13和P-沟道晶体管14。另一方面，反相后的输入信号AN被输入给N-沟道晶体管15和P-沟道晶体管16。

与图6中所示的现有输出缓冲电路100的情况类似，在输入信号A从‘L’电平变为‘H’电平之后一个周期(第一周期)期间，该反相器17将节点N1(P-沟道输出晶体管11的栅极)的电平从‘H’电平变为‘L’电平。换句话说，在第一周期期间，该反相器17工作使得P-沟道输出晶体管11从OFF状态变为ON状态。并且，由于输入信号A以及反相后的输入信号AN分别被输入给N-沟道晶体管13和15，因此在第一周期期间该N-沟道晶体管13处于ON状态并且N-沟道晶体管15处于OFF状态。需要注意的是，在该第一周期期间，输出端22的信号B从‘L’电平变为‘H’电平。

进一步，在输入信号A从‘H’电平变为‘L’电平之后的一个周期(第三周期)期间，反相器18将节点N2(N-沟道输出晶体管12的栅极)的电平从‘L’电平变为‘H’电平。换句话说，在第三周期期间，该反相器18工作使得该N-沟道输出晶体管12从OFF状态进入ON状态。并且，由于输入信号A以及反相后的输入信号AN分别被输入给P-沟道晶体管14和16，因此在第三周期期间该P-沟道晶体管14处于ON状态并且P-沟道晶体管16处于OFF状态。需要注意的是，在该第三周期期间，输出端22的信号B从‘H’电平变为‘L’电平。

当输入信号A的逻辑电平的变化时，该N-沟道晶体管13和15同步地在ON和OFF状态之间切换。当反相输入信号AN的逻辑电平的变化时，该N-沟道晶体管13和15也同步地在ON和OFF状态之间切换。进一步地，当输入信号A的逻辑电平的变化时，该P-沟道晶体管14和16同步地在ON和OFF状态之间切换。当反相输入信号AN的逻辑电平的变化时，该P-沟道晶体管14和16也同步地在ON和OFF状态之间切换。

下面将参照图3和4来进一步说明这样构成的典型输出缓冲电路2的工作。

图3说明了在先于第一周期的第二周期期间图2中所示的典型输出缓冲电路的工作。图4说明了在第一周期期间图2中所示的典型输出缓冲电路的工作。

在图3和4中，用虚线示出了处于OFF状态的P-沟道晶体管14或16以及N-沟道晶体管13或15。

在图3所示的典型输出缓冲电路2中，在先于第一周期的第二周期期间，输入信号A为‘L’电平。因此，节点N1和N2都为‘H’电平。结果，该P-沟道输出晶体管11以及N-沟道输出晶体管12分别处于OFF和ON状态，并且输出端22的信号B为‘L’电平。换句话说，在第二周期，反相器17工作使得P-沟道输出晶体管17处于OFF状态。

进一步，输入给N-沟道晶体管13的输入信号A以及输入给N-沟道晶体管15的反相后的输入信号AN分别为‘L’和‘H’电平。因此，N-沟道晶体管13和15分别处于OFF和ON状态。结果，节点N3(电容器元件19的另一端)为‘L’电平并且电容器元件19中没有存储电荷。

这样，该典型输出缓冲电路2就变成了如下状态：在第二周期期间没有电荷被存储在电容器元件19中，并接着进入第一周期。下面将参照图4来说明在第一周期期间的工作。

在第一周期期间，输入信号A变为‘H’电平，并且节点N1开始从‘H’电平变为‘L’电平。

进一步，输入给N-沟道晶体管13的输入信号A以及输入给N-沟道晶体管15的反相后的输入信号AN分别为‘H’和‘L’电平。因此，N-沟道晶体管13和15分别切换至ON和OFF状态。该处于ON状态的N-沟道晶体管13通过电容器元件19在输出端22与节点N1之间提供模拟连接。

如上所述，该电容器元件19在第二周期期间变成了没有电荷被存储的状态。另外，在节点N1从‘H’电平变为‘L’电平期间，P-沟道输出晶体管11仍旧处于OFF状态，并且输出端22保持‘L’电平。因此，即使连接了电容器元件19，节点N1到‘L’电平的变化也不会被延迟。结果，节点N1迅速地变为‘L’电平。节点N1到‘L’电平的变化导致了P-沟道输出晶体管11从OFF状态变为ON状态，并且输出端22的信号B从‘L’电平变为‘H’电平。由于通过电容器元件19将在信号B从‘L’电平变为‘H’电平期间生成的过冲反馈给节点N1，因此该过冲得到了抑制。

如上所述，在图2所示的典型输出缓冲电路2中，节点N1迅速地从‘H’电平变为‘L’电平。因此，可以防止输出信号B的延迟以及转化速率的降低，同时抑制了过冲。

接下来，将说明在第三周期以及先于该第三周期的第四周期期间该典型输出缓冲电路2的工作。首先，将参照图4来说明第四周期中的工作。

在先于第三周期的第四周期期间，输入信号A为‘H’电平。因此，节点N1和N2为‘L’电平，P-沟道输出晶体管11和N-沟道输出晶体管12分别处于ON和OFF状态，并且输出端22的信号B为‘H’电平。换句话说，在第四周期期间，反相器18工作使得该N-沟道输出晶体管18处于OFF状态。

进一步，输入给P-沟道晶体管14的输入信号A以及输入给P-沟道晶体管16的反相后的输入信号AN分别为‘H’和‘L’电平。因此，P-沟道晶体管14和P-沟道晶体管16分别处于OFF和ON状态。由于P-沟道晶体管16处于ON状态，因此节点N4(电容器元件20的另一端)为‘H’电平，并且没有电荷被存储在电容器元件20中。

这样，该典型输出缓冲电路2就变成了如下状态：在第四周期期间没有电荷被存储在电容器元件20中，并接着进入第三周期。下面将参照图3来说明在第三周期期间的工作。

在第三周期期间，输入信号A变为‘L’电平，并且节点N2开始从‘L’电平变为‘H’电平。

进一步，输入给P-沟道晶体管14的输入信号A以及输入给P-沟道晶体管16的反相后的输入信号AN分别为‘L’和‘H’电平。因此，P-沟道晶体管14和16分别切换至ON和OFF状态。该处于ON状态的P-沟道晶体管14通过电容器元件20在输出端22与节点N2之间提供模拟连接。

如上所述，该电容器元件20在第四周期期间变成了没有电荷被存储的状态。另外，在节点N2从‘L’电平变为‘H’电平期间，N-沟道输出晶体管12仍旧处于OFF状态，并且输出端22保持‘H’电平。因此，即使连接了电容器元件20，节点N2到‘H’电平的变化也不会被延迟。结果，节点N2迅速地变为‘H’电平。节点N2到‘H’电平的变化导致了N-沟道输出晶体管12从OFF状态变为ON状态，并且输出端22的信号B从‘H’电平变为‘L’电平。由于通过电容器元件20将在信号B从‘H’电平变为‘L’电平期间生成的下冲反馈给节点N2，因此该下冲得到了抑制。

如上所述，在图2所示的典型输出缓冲电路2中，节点N2迅速地从‘L’电平变为‘H’电平。因此，可以防止输出信号B的延迟以及转化速率的降低，同时抑制了下冲。

图5示出了根据该典型实施例的典型输出缓冲电路的输出信号波形以及现有输出缓冲电路的输出波形的图。

图5中所示的输出波形B为在图2中所示的典型输出缓冲电路2的输出端22的波形的仿真结果。这里，在假设输出缓冲电路2的驱动能力为4mA的情况下进行仿真。其他仿真条件如下。

反馈电容器元件(19，20)的电容：1.15pF

负载电容：20pF

电源的电感：10nH

另一方面，图5中所示输出波形B1为图6中所示的现有输出缓冲电路100的输出波形，其中过冲和下冲都得到了抑制。

进一步，图5中所示的输出波形B0为现有输出缓冲电路的输出波形，其中过冲和下冲没有得到抑制。

在根据第二实施例的典型输出缓冲电路2中，如图5中的输出波形B清楚表示的，防止了输出信号的延迟以及转化速率的降低，同时抑制了过冲和下冲。

另一方面，在图6中所示的现有输出缓冲电路100中，如图5中的输出波形B1清楚表示的，虽然抑制了过冲和下冲，但该输出信号被大大延迟，并且转化速率也被显著降低。

进一步，现有的输出缓冲电路中，其中过冲和下冲没有得到抑制，如输出波形B0清楚表示的，产生了显著的过冲和下冲。

迄今，已经参照图2，3，和4详细地说明了根据本发明第二典型实施例的典型输出缓冲电路。但是，与第一典型实施例相同，该第二典型并不仅限于图2，3和4中所示的典型输出缓冲电路2。例如，对第一典型实施例进行的说明可以类似地应用于第二典型实施例中第二和第四周期期间的切换工作以及电容器元件中的电荷量。该说明也可以类似地应用于第二典型实施例的驱动电路。

并且，在根据本发明第二典型实施例的典型输出缓冲电路中，该第一和第二驱动电路可以为公共驱动电路，其中该公共驱动电路将共用输出信号提供给P-沟道输出晶体管和N-沟道输出晶体管。

Claims (10)

1.一种输出缓冲电路，包括：

输出晶体管，具有源极、漏极和栅极，其中该源极被提供有VDD和GND电位之一，漏极与输出端相连；

电容器元件，具有与该输出端相连的第一端，以及第二端；

驱动电路，用于通过改变输出晶体管的栅极的电位来控制该输出晶体管，该驱动电路工作使得在第一周期期间该输出晶体管从OFF状态变为ON状态，并且使得在先于该第一周期的第二周期期间该输出晶体管处于OFF状态；

第一开关，用于当其处于ON状态时将电容器元件的第二端与输出晶体管的栅极相连；以及

第二开关，用于当其处于ON状态时将该VDD和GND电位中的另一个提供给电容器元件的第二端，

其中，第一周期期间该第一开关处于ON状态并且第二开关处于OFF状态，以及在第二周期期间该第一开关处于OFF状态并且第二开关处于ON状态。

2.根据权利要求1的输出缓冲电路，其中：

该驱动电路包括反相器，用于接收输入信号并将反相后的输入信号提供给输出晶体管的栅极；以及

该第一和第二开关的每个与输入信号的逻辑电平的变化同步地在ON和OFF状态之间切换。

3.根据权利要求2的输出缓冲电路，其中该第一开关为第一P-沟道晶体管，输入信号被输入给该第一P-沟道晶体管的栅极，以及该第二开关为第二P-沟道晶体管，反相后的输入信号被输入给该第二P-沟道晶体管的栅极。

4.一种包括输出缓冲电路和电阻器的系统，该输出缓冲电路包括：

输出晶体管，具有源极、漏极和栅极，其中该源极被提供有VDD和GND电位之一，该漏极与输出端相连，所述输出端通过电阻器被提供有VDD和GND电位中的另一个；

电容器元件，具有与该输出端相连的第一端，以及第二端；

驱动电路，用于通过改变输出晶体管的栅极的电位来控制该输出晶体管，该驱动电路工作使得在第一周期期间该输出晶体管从OFF状态变为ON状态，并且使得在先于第一周期的第二周期期间该输出晶体管处于OFF状态；

第一开关，用于当其处于ON状态时将电容器元件的第二端与输出晶体管的栅极相连；以及

第二开关，用于当其处于ON状态时将该VDD和GND电位中的另一个提供给电容器元件的第二端，

其中，在第一周期期间该第一开关处于ON状态并且第二开关处于OFF状态，以及在第二周期期间该第一开关处于OFF状态并且第二开关处于ON状态。

5.根据权利要求4的系统，其中：

该驱动电路包括反相器，用于接收输入信号并将反相后的输入信号提供给输出晶体管的栅极；以及

该第一和第二开关的每个与输入信号的逻辑电平的变化同步地在ON和OFF状态之间切换。

6.根据权利要求5的系统，其中该第一开关为第一P-沟道晶体管，输入信号被输入给该第一P-沟道晶体管的栅极，以及该第二开关为第二P-沟道晶体管，反相后的输入信号被输入给该第二P-沟道晶体管的栅极。

7.一种输出缓冲电路，包括：

P-沟道输出晶体管，具有源极、漏极和栅极，其中该源极被提供有VDD电位，漏极与输出端相连；

N-沟道输出晶体管，具有源极、漏极和栅极，其中该源极被提供有GND电位，漏极与输出端相连；

第一和第二电容器元件，每个具有与该输出端相连的第一端，以及第二端；

第一驱动电路，用于通过改变P-沟道输出晶体管的栅极的电位来控制该P-沟道输出晶体管，该第一驱动电路工作使得在第一周期期间该P-沟道输出晶体管从OFF状态变为ON状态，并且使得在先于第一周期的第二周期期间该P-沟道输出晶体管处于OFF状态；

第二驱动电路，用于通过改变N-沟道输出晶体管的栅极的电位来控制该N-沟道输出晶体管，该第二驱动电路工作使得在第三周期期间该N-沟道输出晶体管从OFF状态变为ON状态，并且使得在先于该第三周期的第四周期期间该N-沟道输出晶体管处于OFF状态；

第一开关，用于当其处于ON状态时将第一电容器元件的第二端与P-沟道输出晶体管的栅极相连；

第二开关，用于当其处于ON状态时将该GND电位提供给该第一电容器元件的第二端；

第三开关，用于当其处于ON状态时将第二电容器元件的第二端与N-沟道输出晶体管的栅极相连；以及

第四开关，用于当其处于ON状态时将该VDD电位提供给该第二电容器元件的第二端；

其中：

在第一周期期间该第一开关处于ON状态并且第二开关处于OFF状态，以及在第二周期期间该第一开关处于OFF状态并且第二开关处于ON状态；以及

在第三周期期间该第三开关处于ON状态并且第四开关处于OFF状态，以及在第四周期期间该第三开关处于OFF状态并且第四开关处于ON状态。

8.根据权利要求7的输出缓冲电路，其中该第一驱动电路和第二驱动电路组成了一个公共驱动电路。

9.根据权利要求7的输出缓冲电路，其中：

该第一驱动电路包括第一反相器，用于接收第一输入信号并将反相后的第一输入信号提供给P-沟道输出晶体管的栅极，其中，该第一和第二开关中的每个与第一输入信号的逻辑电平的变化同步地在ON和OFF状态之间进行切换；以及

该第二驱动电路包括第二反相器，用于接收第二输入信号并将反相后的第二输入信号提供给N-沟道输出晶体管的栅极，其中，该第三和第四开关中的每个与第二输入信号的逻辑电平的变化同步地在ON和OFF状态之间进行切换。

10.根据权利要求9的输出缓冲电路，其中：

该第一开关为第一P-沟道晶体管，第一输入信号被输入给该第一P-沟道晶体管的栅极，并且该第二开关为第二P-沟道晶体管，反相后的第一输入信号被输入给该第二P-沟道晶体管的栅极；以及

该第三开关为第一N-沟道晶体管，第二输入信号被输入给该第一N-沟道晶体管的栅极，并且该第四开关为第二N-沟道晶体管，反相后的第二输入信号被输入给该第二N-沟道晶体管的栅极。

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