CN102420587A - 脉冲型d触发器 - Google Patents

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贾嵩
梁雪
徐越
李涛
王源
张钢刚
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Abstract

本发明公开了一种脉冲型D触发器，包括：预充电路、求值电路、脉冲信号控制管、锁存电路，所述预充电路包括：分别连接所述求值电路的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的栅极用于接脉冲信号，非栅极的一端均用于接电源信号，其特征在于，还包括第三PMOS管和第四PMOS管的栅极用于分别连接输入信号或输入信息号的非，所述第三PMOS管非栅极的一端与所述第一PMOS管中连接到求值电路的一端连接，所述第四PMOS管非栅极的一端与所述第二PMOS管中连接到求值电路的一端连接，所述第三PMOS管和第四PMOS管非栅极的另一端均用于接电源信号。本发明的脉冲型D触发器相对于传统的D触发器提高了工作速度，降低了功耗，同时增强了电路工作的稳定性。

Description

脉冲型D触发器
技术领域
本发明涉及数字电路技术领域，特别涉及一种脉冲型D触发器。
背景技术
Differential Conditional Capturing Energy Recovery(DCCER)Flip-Flop是一种常用的脉冲型D触发器，其电路结构如图1所示。这种触发器的工作原理是当脉冲信号为低时，Mn5管截止，电路处于预充状态。通过导通的Mp1和Mp2两个PMOS管将Set和Reset点预充为高。在此期间内，电路通过两个与非门构成的锁存结构将输出端Q和QB的上一周期所得的输出值锁存并输出。
当脉冲信号有效，即Pulse信号为高时，Mp1和Mp2两个PMOS管将关断，同时Mn5管开启，电路进行求值。若上个周期的输出Q与输入D的值相同，则左、右两路都处于断开状态，Q与QB的值不变，通过锁存电路进行保持并输出；若上个周期的输出Q与当前输入值D相异，则左、右两路一个导通一个断开，导通的一侧通过放电对输出端进行重新赋值。例如：若上一周期中Qn-1＝0、Dn＝1，则左侧电路导通，右侧电路截止，通过放电Set点电平变为低，则经过与非门的逻辑运算后得到Qn＝1、Qn-1＝0，输出实现翻转。同理，当Qn1＝1、Dn＝0时，右侧电路导通，左侧电路断开，输出实现翻转。
为了保证在预充阶段对Set和Reset的预充，并且在求值阶段电路输出能够正常翻转，预充管Mp1和Mp2需要设计为较小尺寸。
在DCCER结构的双边沿脉冲型触发器中，用PMOS管作为上拉的预充管(图1中的Mp1和Mp2)，由于预充管的栅极接地，在整个电路工作状态下处于导通状态。在求值过程中，如果输出数据发生需要发生翻转，就会形成从电源到地的通路。虽然时间很短，但是会带来一定的不必要的功耗，不利于降低电路的功耗。同时，由于预充管一直处于导通状态，会影响电路的放电速度，对触发器的工作速度产生不利影响。
另一种电路是将图1中的预充管(Mp1和Mp2)的栅极接脉冲控制信号Pi，当Pi为低电平时，电路处于预充状态，对相应节点进行预充。当Pi为高电平时，预充管断开，电路进行求值。这种脉冲型D触发器在整个求值过程中，无论输出值是否需要翻转，电路都不会形成电源到地的通路，从而降低了电路的功耗。同时，由于预充管在求职过程中处于关断状态，Set和Reset点的电平放电速度可以加快，降低了D触发器的延时。
但是，由于上拉的预充管(Mp1和Mp2)在整个求值过程中都处于关断，所以Set和Reset点的电平完全依靠节点电容存储的电荷来保持，当其中一边电路进行放电时，另一边电路的电位会受到影响。而节点Set和Reset的电位又是后级锁存电路的驱动信号，电位下降会带来驱动能力的降低，同时使电路的动态功耗增加。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何降低DCCER触发器的功耗，同时提高电路的工作速度。
(二)技术方案
为解决上述技术问题，本发明提供了一种脉冲型D触发器，包括：预充电路、求值电路、脉冲信号控制管、锁存电路，所述预充电路连接所述求值电路，所述求值电路连接所述脉冲信号控制管，所述锁存电路连接所述预充电路和求值电路，所述脉冲信号控制管用于根据脉冲电平的高低控制所述脉冲型D触发器的预充和求值，所述预充电路包括：分别连接所述求值电路的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的栅极用于接脉冲信号，非栅极的一端均用于接电源信号，还包括第三PMOS管和第四PMOS管的栅极用于分别连接输入信号或输入信息号的非，所述第三PMOS管非栅极的一端与所述第一PMOS管中连接到求值电路的一端连接，所述第四PMOS管非栅极的一端与所述第二PMOS管中连接到求值电路的一端连接，所述第三PMOS管和第四PMOS管非栅极的另一端均用于接电源信号。
其中，所述求值电路包括四个NMOS管，分成两组，每组两个NMOS管串联各形成一路求值子电路，第一路求值子电路的一端连接第一PMOS管和第三PMOS管，第二路求值子电路的一端连接第二PMOS管和第四PMOS管，两路求值子电路均连接所述脉冲信号控制管，所述第一路求值子电路的两个NMOS管的栅极分别用于连接输入端和输出端非，所述第二路求值子电路的两个NMOS管的栅极分别用于连接输入端非和输出端。
其中，脉冲信号控制管为NMOS管。
(三)有益效果
本发明的脉冲型D触发器通过将预充电路的第一PMOS管和第二PMOS管的栅极连接脉冲信号，并通过增加栅极与输入信号连接的第三PMOS管和第四PMOS管，实现了降低D触发器功耗、提高电路的工作速度，增强电路工作的稳定性的效果。
附图说明
图1是现有技术的一种脉冲型D触发器结构示意图；
图2是本发明实施例的一种脉冲型D触发器结构示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
如图2所示，本实施例的脉冲型D触发器包括：预充电路、求值电路、脉冲信号控制管、锁存电路。预充电路连接求值电路，求值电路连接脉冲信号控制管，所述锁存电路连接所述预充电路和求值电路。
如图2(a)所示，预充电路包括四个PMOS管，Mp1、Mp2、Mp3、Mp4，Mp1和Mp2的栅极连接脉冲信号，Mp3和Mp4的栅极分别连接输入端D和DB(即D非)。Mp1和Mp3的非栅极的一端连接电源信号，另一端连接求值电路，Mp2和Mp4的非栅极的一端连接电源信号，另一端连接求值电路。
求值电路包括四个NMOS管Mn1、Mn2、Mn3、Mn4，Mn1和Mn2的非栅极的一端连接，形成串联电路：第一求值子电路，Mn1的栅极连接输入端D，Mn1的非栅极的另一端连接上述Mp1和Mp3。Mn2的栅极连接输出端QB(即Q非)，Mn2的非栅极的另一端连接脉冲信号控制管。Mn3和Mn4的非栅极的一端连接，形成串联电路：第二求值子电路，Mn3的栅极连接输入端DB，Mn3的非栅极的另一端连接上述Mp2和Mp4。Mn4的栅极连接输出端Q，Mn4的非栅极的另一端连接脉冲信号控制管。
脉冲信号控制管为NMOS控制管Mn5，栅极连接脉冲信号，非栅极的一端接地，一端连接上述求值电路。脉冲信号控制管用于根据脉冲电平的高低控制所述脉冲型D触发器的预充和求值。
如图2(b)所示，锁存电路为两个与非门组成的锁存器。锁存器的Q和QB端分别与求值电路的Q和QB端连接，锁存器的Set和Reset端分别与上述预充电路的Set和Reset端连接。
上述脉冲型D触发器的工作原理如下：
当脉冲信号为低时，电路处于预充保持阶段，Mp1和Mp2管开启，节点Set和Reset被遇充为高电平，通过后级两个与非门组成的锁存器对上一周期的输出信号进行锁存输出。当脉冲信号到来，即pi变为高电平时，Mn5管导通，电路进入计算求值阶段。此时Mp1和Mp2关断，若上个周期的输出Qn-1与本周期的输入Dn逻辑值相同，电路依然保持上个周期的输出状态，不进行放电翻转。如果Qn-1与Dn逻辑值相反，例如Dn＝1、Qn-1＝0(即DBn＝0、QBn-1＝1)，此时Mn1和Mn2管导通，Mp3管截止，左半边的电路进行放电，Set节点被拉为低电平；而Mn3和Mn4管截止，Reset管通过Mp4管拉为高电平，在Set和Reset电平驱动下，锁存电路的输出值实现翻转；Dn＝0、Qn-1＝1的工作过程与此类似。
在整个工作过程中，始终没有出现短路功耗问题，相对于传统的脉冲型D触发器结构而言大大降低了功耗。同时，由于在求值过程中放电通路的预充节点与电源断开，有效的缩短了放电时间，使电路的工作速度提高，延时降低。在放电求值期间，不需要放电的求值子电路通过输入信号控制栅端的PMOS管与电源的保持连接，这样一方面降低了后级锁存电路的动态功耗，另一方面也改善了节点Set和Reset的驱动能力问题，提高了电路工作的可靠性。新型的脉冲型D触发器在保证电路正常工作的前提下，降低了功耗和延时，提高了电路工作的稳定性。
用65nm工艺的model进行Hspice仿真，对改进图1和图2的两种结构触发器的功耗和延迟等性能指标进行了如下的比较：
  D触发器类型   平均延迟(ps)   平均功耗(uW)   功耗延迟积(ps·uW)
  Vss Control   65.13   0.420   27.35
  Logic Control   49.94   0.314   15.68
通过上述仿真数据可以看出，与传统的双边沿脉冲型D触发器结构(Vss Control)相比，本发明的Logic Control的D触发器的平均功耗降低了25％，速度提高了23％，功耗延迟积降低了43％。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (3)

1.一种脉冲型D触发器，包括：预充电路、求值电路、脉冲信号控制管、锁存电路，所述预充电路连接所述求值电路，所述求值电路连接所述脉冲信号控制管，所述锁存电路连接所述预充电路和求值电路，所述脉冲信号控制管用于根据脉冲电平的高低控制所述脉冲型D触发器的预充和求值，所述预充电路包括：分别连接所述求值电路的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的栅极用于接脉冲信号，非栅极的一端均用于接电源信号，其特征在于，还包括第三PMOS管和第四PMOS管的栅极用于分别连接输入信号或输入信息号的非，所述第三PMOS管非栅极的一端与所述第一PMOS管中连接到求值电路的一端连接，所述第四PMOS管非栅极的一端与所述第二PMOS管中连接到求值电路的一端连接，所述第三PMOS管和第四PMOS管非栅极的另一端均用于接电源信号。
2.如权利要求1所述的脉冲型D触发器，其特征在于，所述求值电路包括四个NMOS管，分成两组，每组两个NMOS管串联各形成一路求值子电路，第一路求值子电路的一端连接第一PMOS管和第三PMOS管，第二路求值子电路的一端连接第二PMOS管和第四PMOS管，两路求值子电路均连接所述脉冲信号控制管，所述第一路求值子电路的两个NMOS管的栅极分别用于连接输入端和输出端非，所述第二路求值子电路的两个NMOS管的栅极分别用于连接输入端非和输出端。
3.如权利要求1所述的脉冲型D触发器，其特征在于，脉冲信号控制管为NMOS管。
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