CN1983813A - 非反向多米诺寄存器及其暂存方法 - Google Patents

Abstract

一种非反相寄存器，其包含多米诺级、写入级、反相器、低维持路径、高维持路径及输出级。多米诺级依据至少一数据信号和脉冲时钟信号以估算一逻辑函数。脉冲时钟信号相对于一对称时钟信号具有一延迟(lag)。当对称时钟信号为高电平时，多米诺级对一预放电节点进行预放电；且当脉冲时钟信号变为低电平时，则打开一估算窗口，若估算成立则推升预放电节点至高电平，而若估算不成立则维持预放电节点于低电平。输出级依据预放电节点、第二初级输出节点的状态提供一输出信号。

Description

非反向多米诺寄存器及其暂存方法

技术领域

本发明涉及关于动态逻辑和寄存器(register)功能，特别是涉及具有加速非充电路径(accelerated non-charge path)的P型多米诺寄存器，用以暂存复杂逻辑电路的输出，以确保该逻辑电路的速度和尺寸等重要需求。

背景技术

集成电路，特别是具有同步管线式(synchronous pipeline)架构的集成电路，需要使用大量的寄存器。寄存器逻辑被用来将装置和电路的输出保持一段时间，使得该输出可被其它的装置和电路所接收。在诸如管线式微处理器的时钟系统(clocked system)中，寄存器被用来将特定管线级(stage)的输出保持一个时钟周期的时间，使得其后级的输入电路在此期间可接收该输出，同时此特定管线级也同步产生新的输出。

以往，实务上经常在诸如多重输入多任务器(muxes)、多位编码器(multi-bit encoders)等复杂逻辑估算电路(evaluation circuit)之前和之后加入寄存器以保持此估算电路的输入和输出值。一般而言，所述寄存器有其相关的设置时间和维持时间(setup and hold time)的需求，此二数值皆对前级的估算电路有所限制。另外，寄存器有其对应的数据至输出时间(data-to-output time)特性，其限制了后级的估算电路。寄存器的“速度”通常以其数据至输出时间来评量，亦即其设置时间和时钟至输出时间(clock-to-output time)的总和。

于逻辑估算电路的前后加入传统寄存器会将延迟引入管线式系统中，其累积的效应导致其运作速度明显变慢。更明确地说，所述延迟的一明显来源是指逻辑估算电路必须满足数据至输出时间的需求以确保稳定的寄存器输出。为了增加整体管线系统的速度，必须降低这些延迟以提供额外的时间至每一级。

与本说明书相关的另一美国申请(美国专利公开第2005/0127952A1，标题为”Non-inverting Domino Register”(非反相多米诺寄存器))揭示了前述的问题。该申请描述一非反相多米诺寄存器结合逻辑估算函数和对应的寄存器以实现比传统方法快速的时钟至输出时间，而不必牺牲其输出的稳定性。揭示于其中的非反相多米诺寄存器，相对于传统反相多米诺寄存器的较慢的转移响应(trahsition response)，其响应时钟信号的输出信号转移被证明极为快速。传统非反相多米诺寄存器对应于逻辑电路的设定亦具有弹性，其中逻辑电路可以为N信道逻辑电路，P信道逻辑电路或是上述两者的组合。

申请人的另一美国专利公开第2006/0038589A1号(标题为“P-DominoRegister(P型多米诺寄存器)”)揭示使用P型通道的非反相多米诺寄存器。

当输入数据促使非反相寄存器对预充电节点(pre-charged node)放电或对预放电节点(pre-discharged node)充电，使得N型信道与P型信道的非反相多米诺寄存器提供了速度上的优点。本发明人发现，当预充电节点(pre-charged node)没有放电或预放电节点(pre-discharged node)没有充电时，极需减低N型信道与P型信道的非反相多米诺寄存器的时钟至输出时间(clock-to-output time)。

因此，有必要提出一种改良的N型与P型多米诺寄存器，其具有加速非放电路径或非充电路径，不但可以提供先前揭示的非反相多米诺寄存器的所有优点，并且就多米诺级(domino stage)而言更具弹性而适用于高漏电或高噪声的环境。

发明内容

本发明实施例之一提供一种非反相寄存器，其包含多米诺级、写入级、反相器、低维持路径、高维持路径及输出级。多米诺级依据至少一数据信号的状态和脉冲时钟信号以估算一逻辑函数。脉冲时钟信号相对于一对称时钟信号具有一延迟(lag)。当对称时钟信号为高电平时，多米诺级对一预放电节点进行预放电；且当脉冲时钟信号变为低电平时，则打开一估算窗口，若估算成立则推升预放电节点至高电平，而若估算不成立则维持预放电节点于低电平。写入级连接至多米诺级。写入级响应脉冲时钟信号、对称时钟信号，若预放电节点变为高电平则下拉一第一初级输出节点至低电平；而若预放电节点、对称时钟信号为低电平则推升第一初级输出节点至高电平。反相器具有一输入端连接至第一初级输出节点，且具有一输出端连接至一第二初级输出节点。当被致能时，低维持路径维持第一初级输出节点于低电平，其中当对称时钟信号、第二初级输出节点皆为高电平时，则低维持路径被致能，否则即被禁能。当被致能时，高维持路径维持第一初级输出节点于高电平，其中当第二初级输出节点、预放电节点皆为低电平时，则高维持路径被致能，否则即被禁能。输出级依据预放电节点、第二初级输出节点的状态提供一输出信号。

本发明另一实施例提供一种多米诺寄存器，其包含估算电路、写入电路、反相器、维持电路、输出电路。当一对称时钟信号为高电平时，则估算电路对第一节点预放电；当一脉冲时钟信号变为低电平时，则估算一逻辑函数用以控制第一节点的状态。脉冲时钟信号是由对称时钟信号所导出。写入电路连接至第一节点并接收对称时钟信号。若第一节点为高电平时，则写入电路驱动一第二节点，当对称时钟信号变为低电平时，若第一节点维持低电平，则写入电路驱动第二节点为高电平。反相器具有一输入端连接至第二节点，且具有一输出端连接至一第三节点。维持电路连接至第二节点、第三节点、写入电路。当第三节点、对称时钟信号皆为高电平时，则维持电路维持第二节点于低电平；当第三节点、第一节点皆为低电平时，则维持电路维持第二节点于高电平。输出电路依据第一节点、第三节点的状态以提供一输出信号。

本发明又一实施例提供一种暂存一逻辑函数及产生一非反相输出的方法。此方法包含提供一对称时钟信号及一脉冲时钟信号，其中脉冲时钟信号相对于对称时钟信号具有一延迟(lag)；当对称时钟信号为高电平时，预放电一第一节点至低电平；当脉冲时钟信号变为低电平时，估算一逻辑函数以控制第一节点的状态；当对称时钟信号变为低电平时，依据第一节点的状态以控制一第二节点的状态；定义第三节点的状态为第二节点的反相状态；当第一节点、第三节点皆为低电平时，致能一高状态维持路径以维持第二节点于高电平，否则即禁能高状态维持路径；当对称时钟信号、第三节点皆为高电平时，致能一低状态维持路径以维持第二节点于低电平，否则即禁能低状态维持路径；及根据第一节点、第三节点的状态以决定一输出节点的状态。

附图说明

图1显示本申请人先前披露的非反相N型多米诺寄存器的电路图；

图2显示图1、3、4、5的非反相N型多米诺寄存器的时序图；

图3显示图1的非反相N型多米诺寄存器的另一实施例。

图4显示另一非反相N型多米诺寄存器的电路图，其具有改良的储存级。

图5显示另一非反相N型多米诺寄存器的电路图，为图4的另一实施例。

图6显示图1、3、4、5的非反相N型多米诺寄存器的运作时序图，其是依据具有极小维持时间的实施例来作说明。

图7显示N型多米诺锁存实施例的时序图。

图8显示P型多米诺电路的电路图，其具有改良的储存级。

图9显示P型多米诺电路作为P型多米诺寄存器的运作时序图，其根据脉冲式时钟实施例以缩减维持时间。

图10显示本发明实施例的非反相P型多米诺寄存器，其具有加速非充电路径。

图11显示图10的非反相P型多米诺寄存器的操作时序图。

附图符号说明

100、300、400、500非相N型多米诺寄存器

101、103、105、107、111、113、801、803、805、807、1001、1003、

1004、1005、1007、1011节点

104、301、501、802、1002估算逻辑电路

109维持电路

109A、109B、401、812、1012、1023反相器

200、600、700、1100时序图

403NAND门

800、1000非反相P型多米诺寄存器

813、1013NOR门

CLK、CLKB时钟信号

DATA、DATAB数据信号

N1、N2、N3、N4、N5、N6 N型信道组件

P1、P2、P3、P4、P5P型信道组件

PH1CLKB本地时钟信号

PLSCLKB脉冲时钟信号

QII、QIIB第一初级输出信号

QI、QIB第二初级输出信号

Q、QB输出信号

TOP预充电(pre-charge)信号

TOPB  预放电(pre-discharge)信号

具体实施方式

以下的实施例说明用以使本领域的技术人员得以制造和使用本发明所揭示的内容。本说明书所描述的普遍原理可应用于其它实施例，且对于较佳实施例所作的各种变化为本领域的技术人员易于推导。因此，本发明不局限于此处所提出的特定实施例，其应以所揭示原理和新颖特征作最大的解释。

发明人体认到对于逻辑电路，速度、尺寸、和稳定性均为其关键因素，且需要提供能弹性配合其估算逻辑电路(evaluation logic)且适用于高漏电或高噪声环境的寄存器输出，并且针对特定数据输入状态而具有快速的时钟至输出时间(clock-to-output time)。因此发展出一种非反相N型多米诺寄存器(non-inverting N-domino register)，结合以下图1至图11的说明，在不牺牲输出稳定性的前提下即具有快速的数据至输出时间(data-to-output time)，且既能弹性配合其估算逻辑的实施，亦能适用于高漏电或高噪声环境。当应用于高度依赖寄存器和多米诺逻辑以逐级转移数据的管线式架构(pipelinearchitecture)时，本发明实施例所披露的非反相P型多米诺寄存器可以使得整体装置的运作速度显著提升。藉此，整体装置可使用较快且较小的组件来组成，而适用于高漏电或高噪声环境，无须牺牲其速度。

图1显示非反相N型多米诺寄存器100的电路图，其披露于美国专利公开第2005/0127952A1号。此非反相N型多米诺寄存器100包含一逻辑估算输入级(logic evaluation input stage)，或称为多米诺级，其由堆栈的P型信道(P-channel)组件P1、N型信道组件N2以及估算逻辑电路(evaluation logic)104所组成。P型信道组件P1和N型信道组件N2是一估算组件互补对，串联至估算逻辑电路104的两端。估算逻辑电路104可单纯为仅含有单一N型信道组件或者为较复杂的逻辑函数电路。P型信道组件P1的源极连接至电压源VDD，而其漏极则连接至节点105，以提供一预充电(pre-charge)信号TOP。估算逻辑电路104连接于节点105和N型信道组件N2的漏极之间，N型信道组件N2的源极则接地。一时钟信号CLK藉由节点101输入至P型信道组件P1和N型信道组件N2的栅极。一组N重节点103提供N个数据信号DATA予估算逻辑电路104，其中N为任意的正整数。

位于非反相N型多米诺寄存器100的多米诺级之后为一储存级(storagestage)，其包含组件P2、N3、N4和弱维持电路(weak keeper circuit)109。在此储存级内，组件P2、N3、和N4可视为一“写入级(write stage)”，而维持电路109则可视为一维持级(keeper stage)。节点101连接至N3的栅极，而节点105连接至P2和N4的栅极。P2的源极连接至VDD，而其漏极连接至第一初级输出节点107，用以提供第一初级输出信号QII。节点107连接至N3的漏极，且连接至反相器109A的输入端和另一反相器109B的输出端。反相器109A的输出端连接至第二初级输出节点111，用以提供第二初级输出信号QI，第二初级输出节点111连接至反相器109B的输入端。反相器109A和109B于节点107和111之间交叉耦接而共同构成弱维持电路109。N3的源极连接至N4的漏极，N4的源极则接地。

位于非反相N型多米诺寄存器100的储存级之后为一输出级，其包含P型信道组件P3和P4以及N型信道组件N5和N6。节点105连接至P4和N6的栅极，而节点111连接至P3和N5的栅极。P3和P4的源极连接至VDD而其漏极共同连接至输出节点113，用以提供输出信号Q。输出节点113连接至N5的漏级，N5的源极连接至N6的漏级，N6的源极则接地。P型信道组件通常做为推升(pull-up)组件而N型信道组件通常做为下拉(pull-down)组件。

图2显示非反相N型多米诺寄存器100中CLK，DATAN，TOP，QII，QI，和Q信号的时序图200。为简化起见，信号之间的转移时间(transitionstime)采用预估值，且延迟时间已予以忽略。DATAN以单一信号来代表N个DATA信号。当数据信号的整体状态使得估算逻辑电路104的逻辑成立以进行估算时，DATAN信号显示为高电平，因而使得预充电信号TOP下拉至低电平；当估算逻辑电路104的逻辑不成立时，DATAN信号显示为低电平，因而使得预充电信号TOP维持于高电平。因此，当估算逻辑电路104的估算逻辑“成立”时，将使得信号TOP从预充的高电平状态转变至低电平状态；当估算逻辑“不成立”时，信号TOP将停留于预充的高电平状态。换句话说，当估算逻辑电路104使信号TOP放电(discharge)时，信号TOP从预充电的高电平状态转变至低电平状态；当信号TOP因估算逻辑“不成立”而停留于预充电的高电平状态，则称为非放电(non-discharge)。

于时间T0，信号CLK初始为低电平，组件N2被关闭而组件P1导通，其使得多米诺级将信号TOP预充电至高电平。信号TOP预充电至高电平为了在CLK信号的上升缘时藉由估算逻辑电路104以估算信号DATAN作准备，其中的信号DATAN初始为高电平。预充电信号TOP导通组件N4和组件N6。信号QII停留于其先前状态(如图所显示的初始逻辑低电平状态)且藉由维持电路109维持其状态。信号QI初始为高电平而导通组件N5，使得输出信号Q经由组件N5和N6于初始时下拉为低电平。

于时间T1时，信号CLK变成高电平，由于信号DATAN是高电平因而使得信号TOP放电至低电平。尤其此时组件N2被导通而估算逻辑电路104经由N2的接地而将信号TOP拉至低电平。信号QII经由组件P2推升至高电平，且输出信号Q经由组件P4推升至高电平。信号QII和Q大约在时间T1同时推升至高电平，而信号QI经由反相器109A下拉至低电平。位于维持电路109输出端的反相状态QI信号驱动组件P3和N5。当QI为高电平，P3关闭而N5导通；而当QI在低电平，P3导通而N5关闭。随后在时间T2时，CLK信号变成低电平，TOP信号又再一次预充电至高电平。P2和N3关闭使得节点107不被驱动至任何状态。但是，藉由维持电路109的运作，QII和QI信号各自停留于原来的状态，因此，在剩余的半个CLK周期中，Q、QII信号停留于高电平而QI信号停留于低电平。

在时间T3时，DATAN如图所示变成低电平而CLK信号仍是低电平；在时间T4时，CLK信号被设为高电平而DATAN为低电平。估算逻辑电路104不成立，因此当DATAN在低电平而CLK为高电平时，TOP维持于高电平(亦即，非放电状态)。CLK和TOP信号分别导通组件N3和N4，因此QII信号大约在时间T4时被设为低电平，且QI信号又经由反相器109A被推升至高电平。高电平的TOP信号使N6维持导通。QI信号导通N5而关闭P3，其使得信号Q经由N5和N6下拉至低电平。CLK信号随后于时间T5变成低电平再次将TOP推升至高电平。QII和QI信号各自的状态藉由维持电路109的运作而维持不变。由于QI使N5维持导通而TOP使N6维持导通，信号Q在CLK残余的周期均停留于低电平。

当估算逻辑电路104成立而将TOP信号放电至低电平，信号Q响应CLK信号的上升缘而相当快速地由低电平转移至高电平。造成输出转移的组件N2和P4有一可忽略的延迟。当估算逻辑电路104不成立而将TOP信号维持于高电平，响应CLK信号的上升缘，信号Q经由组件N3，N5和反相器109A的一可忽略的延迟后，由高电平转移至低电平。藉由使用相当小的组件(有极小的电容)而缩减反相器109A的延迟，因为其既不需要太大的尺寸也不必有缓冲器的功能。在另一实施例中，可利用比例逻辑(ratioed logic，意即大尺寸P型组件和小尺寸N型组件)来制作反相器109A而将该延迟减到最小。本领域的技术人员应能领会非反相N型多米诺寄存器100的输出信号Q响应CLK信号变化的信号转移是相当快速的。对于需要非反相输出的应用，非反相N型多米诺寄存器100在众多优势中提供比传统技术更佳的数据至输出速度。只要在非反相N型多米诺寄存器100加入一输出反相器/缓冲器(未显示于图中)即可将其转变为一反相多米诺寄存器。

由图1电路100运作的说明，本领域的技术人员应能领会由于估算逻辑电路104的功能是将信号TOP由其预充电的高电平快速地转移至一低电平，本发明的一实施例利用成比例的P型和N型组件来配置估算逻辑。此实施例中，强N型组件配合弱P型组件而能实现快速的运作。

申请人于美国专利公开第2004/0034681A1号披露有包含AND逻辑和OR逻辑(未显示于本说明书的图式)的估算逻辑电路104。该披露指出可将AND和OR逻辑线路作适当结合，或者以其它复杂电路来组成估算逻辑电路104，例如，多重输入多任务器与多位编码器等等。无论其为单纯或复杂，任何估算逻辑均可替代估算逻辑电路104而不至于严重影响非反相N型多米诺寄存器100的速度或相关的耗电限制。上述AND和OR逻辑电路仅是示范性质，其被举出以说明估算逻辑104可以是本领域的技术人员所了解的任何复杂程度的逻辑估算电路。然而，非反相N型多米诺寄存器100的一个潜在缺点在于其通常必须使用N型信道逻辑，因而使其不特别具有弹性。N型信道逻辑的输入电平噪声临界(noise margin)并不是很好。

图3显示图1的非反相N型多米诺寄存器的另一实施例，其披露于申请人的美国专利公开第2005/0127952A1号。非反相N型多米诺寄存器300基本上类似图1的非反相N型多米诺寄存器100，但是堆栈的P型信道组件P1、N型信道组件N2以及估算逻辑电路104的连接关则有所变更，且估算逻辑电路104置换为估算逻辑电路301。组件P1和N2是一估算组件互补对，其互相连接于节点105以输出TOP信号。在此例中，N2的漏极连接至节点105而其源极则连接至估算逻辑电路301的顶端或上方。估算逻辑301的底端或下方接地。藉由此连接方式，估算逻辑电路301位于堆栈的P1/N2的底部而非在P1和N2之间。图3的非反相N型多米诺寄存器300的运作基本上与图1的非反相N型多米诺寄存器100类似，因此图2的时序图对于非反相N型多米诺寄存器300亦适用。

估算逻辑电路301基本上可与估算逻辑电路104具有相同的组成。但是，如同本领域的技术人员所知，估算逻辑电路301更可采用互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)逻辑以取代N型信道逻辑，然而，图2的时序图仍然适用。CMOS逻辑比N型信道逻辑有明显较佳的输入电平噪声临界，因此，在多米诺级使用CMOS逻辑将使得非反相N型多米诺寄存器300的输入电平噪声临界较明显优于非反相N型多米诺寄存器100。

非反相N型多米诺寄存器100和300若使用诸如90奈米绝缘体上硅(silicon-on-insulator，SOI)或类似的高漏电或高噪声工艺，则二者皆会有漏电效应。当电路尺寸缩小至90奈米时会引入漏电相关问题。缩小化的工艺(scaled process)因通道长度缩短而会有较高的漏电效应。因此，为了在寄存器100和300的储存级的节点107写入一新的状态，必须压制回授反相器内的一个弱组件(例如，在反相器109B内，用以改变至低电平状态的一弱P型信道组件和用以改变至高电平状态的一弱N型信道组件)。压制组件的代价是减慢其速度和消耗电流。此外，在高漏电或高噪声的工艺中，回授反相器109B内的弱N型和弱P型组件必须做得较大以在漏电或噪声情况下维持输出节点的状态。

值得注意的是，在CLK信号为低电平时，储存节点107(信号QII)与输入级被隔离。除了维持电路回授反相器109B(其包含内部的弱N型和弱P型组件(未显示于图中))以外，并无任何驱动QII信号的装置。但是，由于缩小工艺所造成的较大漏电效应，大量的漏电流会流经P2和N3组件。因此，反相器109B内的N型和P型组件必须够大以克服该漏电。例如，假如QII信号为高电平，漏电发生于N3和N4到接地的路径，则反相器109B内的P型组件必须大到足以供应足够的电流以克服该漏电而维持QII信号于高电平。在高漏电或高电流的工艺中有组件关闭时，需要使用更大的组件以维持状态。基本上使用较大的组件即降低其性能，因为当写入一新状态时，需要压制维持状态的较大组件以转换状态。为了补偿速度的降低，亦须增大储存级组件P2、N3、N4以驱动新状态而压制由维持电路回授反相器109B内的大组件所保持的原状态。较大的组件在集成电路中将耗费可观的空间。

图4显示另一非反相N型多米诺寄存器400的电路图，其具有改良的储存级及维持电路。非反相N型多米诺寄存器400包含输入多米诺级及后续的储存级和输出级。非反相N型多米诺寄存器400的多米诺级和一部份储存级的组成类似于寄存器100。寄存器400的维持电路则被修改以增进性能，其剔除了压制组件的需要并降低速度和电流的牺牲。该多米诺级包含堆栈的P型信道组件P1、N型信道组件N2以及估算逻辑电路104。如同前例，组件P1和N2是一估算装置互补对，其位于电压源VDD和地之间而连接于估算逻辑电路104的两侧。P1的源极连接至VDD而其漏极连接至节点105以提供TOP信号。估算逻辑电路104连接于节点105和N2的漏极之间，且N2的源极接地。输入时钟信号CLK经由节点101而提供至P1、N2、N3的栅极。一组N重节点103提供N个输入数据信号DATA至估算逻辑电路104。如同前例，提供TOP信号的节点105连接至组件P2和N4的栅极。储存级的写入级同样包含了堆栈的组件P2、N3、N4的写入级。P2的源极连接至VDD而漏极连接至节点以提供第一初级输出信号QII。N3的漏极连接至节点107而其源极则连接至N4的漏极，N4的源极接地。

非反相N型多米诺寄存器400的储存级包含写入级(由组件P3、P4、N5组成)和维持级(由组件P3、P4、N3和反相器401组成)。储存级之后为输出级，其包含如图所示的双输入与非门(NAND gate)403。在此例中，P3的源极连接至VDD而其漏极则连接至P4的源极，P4的漏极于节点107连接N5的漏极。N5的源极连接至N4的漏极和N3的源极。提供CLK信号的节点101连接至P4的栅极。提供信号QII的节点107连接至反相器401的输入端，反相器401的输出端连接至节点111，用以提供第二初级输出信号QI。节点111连接至P3和N5的栅极且接至与非门403的一输入端。提供TOP信号的节点105连接至与非门403的另一输入端，与非门403的输出端则提供输出信号Q。

图2的时序图基本上适用于非反相N型多米诺寄存器400，仅在时序上有极小的差异，于此处忽略此时序上的差异和一些小延迟(例如忽略跨越反相器401和与非门403的延迟)。同样地，假设信号QII初始为低电平而将被设为高电平。参见图2，于时间T0时，CLK、Q、和QII信号初始为低电平而信号QI为高电平。由于CLK信号为低电平，P1导通而TOP信号预充电至高电平而导通N4。因为QI和TOP信号二者均为高电平，在与非门403输出端的信号Q初始为低电平。CLK信号为低电平而QI信号为高电平，所以N5导通，P3关闭，而P4导通。因此，在此例中，N5和N4均导通而提供节点107一“低电平”状态的维持通道至地，其将信号QII维持于低电平。当第二初级输出节点111和预充电节点105二者皆为高电平时，该低电平维持路径被致能，否则即被禁能。

当CLK信号于时间T1变成高电平时，N2导通而估算逻辑电路104得以开始估算其DATA运操作数。如同前例，代表输入DATA运操作数的DATAN信号显示初始值为高电平，其使得估算逻辑电路104将节点105连接至N2的漏极。其又使得信号TOP经由N2被拉至低电平。TOP信号变成低电平致使与非门403大约于时间T1时将Q设为高电平(经过与非门403的短暂延迟)。同时，放电使TOP信号变成低电平而关闭N4，因此禁能自N5经由N4至地的低电平维持路径。且TOP信号变成低电平导通P2，使得信号QII大约于时间T1时被推升至高电平。当信号QII于时间T1变成高电平时，反相器401将信号QI下拉至低电平，而导通P3并关闭N5。信号QI为低电平时，输出信号Q维持在低电平。

在此例中，因为TOP信号为低电平时N4被关闭，因此经由N5的低电平维持路径被禁能。且由于N4被关闭，P2无须压制N5以将信号QII推升至高电平。当信号QII是低电平而为了回应估算(将TOP信号拉至低电平)被推升至高电平时，低电平维持路径一直被禁能(因为N4是关闭的)，其使得储存级的写入级不需压制一维持组件。

CLK信号在时间T2变成低电平，TOP信号再次预充电至高电平。同时，在时间T2，P4被导通，而提供从节点107经由P4和P3到VDD的“高电平”状态维持路径，并藉此将信号QII维持于高电平。当预充电节点105和第二初级输出节点111二者皆为低电平时，高电平维持路径被致能，否则被禁能。因此，信号QII维持于高电平，其又维持QI于低电平以使得TOP信号于时间T2变成高电平时维持输出信号Q的状态。TOP信号的高电平于大约T2时又将N4导通，但是因为信号QI是低电平，N5关闭，因此在此周期的剩余期间，该低电平维持通道皆被关闭或禁能。

DATAN信号于时间T3变成低电平，CLK信号于时间T4变成高电平而DATAN信号仍是低电平，因此估算逻辑不成立。因此TOP信号于时间T4维持于高电平使得N4保持导通。CLK信号变成高电平后关闭P4且导通N3。从节点107至VDD的高电平维持路径被禁能，因为P4关闭，而N3和N4皆导通使得信号QII下拉至低电平。由于P4关闭，N3和N4无须压制包括弱维持组件在内的任何组件，以将QII拉至低电平。因为估算逻辑不成立而QII信号从高电平被拉回低电平时(此时TOP信号停留于高电平)，高电平维持路径一直被禁能(因为P4关闭)，其使得储存级的写入级无需压制一维持组件。QII信号变成低电平使得反相器401大约于时间T4时将QI推升至高电平。由于QI和TOP信号皆为高电平，与非门403大约于时间T4时将Q拉至低电平。同时，QI的高电平导通N5而关闭P3，使得高电平维持路径被禁能，而经由N5和N4的低电平维持路径则重新被致能。当CLK信号于时间T5变成低电平，N3被关闭，但QII信号藉由低电平维持路径被维持于低电平，因为N5和N4维持导通。TOP和QI信号皆维持于高电平，其使得CLK周期残余期间内，Q信号维持于低电平。

非反相N型多米诺寄存器400运用一改良技术以禁能弱维持回授组件，其使得当写入一新的状态时，维持组件内部的强组件无需被压制。因此，P3和N5组件尺寸较大以克服为了维持状态的漏电，但是并不影响速度，因为当写入一新的状态至储存节点107(信号QII)时，P3和N5被禁能。当写入一新的状态于信号QII时，不需压制回授维持电路，故组件P2和N3可以是正常尺寸的组件。非反相N型多米诺寄存器400的“维持”组件仅被致能以储存状态。更确切地说，回授组件仅致能以维持状态，而写入新状态时则被禁能。

图5显示另一非反相N型多米诺寄存器500的电路图，为寄存器400的另一实施例。非反相N型多米诺寄存器500基本上类似非反相N型多米诺寄存器400，但是堆栈的P型信道组件P1、N型信道组件N2以及估算逻辑电路104的连接关系有所变更，且估算逻辑电路104置换为估算逻辑电路501。从寄存器400改变为寄存器500的情形类似于从寄存器100改变为寄存器300的情形。以此方式，非反相N型多米诺寄存器500的估算逻辑电路501可采用互补式金属氧化物半导体逻辑以取代N型信道逻辑，同样地图2的时序图仍然适用。如前所述，互补式金属氧化物半导体逻辑具有明显优于N型信道逻辑的输入电平噪声限临界，因此，当使用互补式金属氧化物半导体逻辑于其多米诺级时，非反相N型多米诺寄存器500具有稍优于非反相N型多米诺寄存器400的输入电平噪声临界。

依据本发明实施例的非反相N型多米诺寄存器具有比传统技术快速的时钟至输出时间(clock-to-output time)，且未牺牲输出信号Q的稳定性。此外，储存级可进一步改良以允许于高漏电环境中应用较小较快的组件，否则即需使用较大较慢的组件来压制强势维持组件。此使得非反相N型多米诺寄存器可实施于诸如90奈米SOI或类似的高漏电或高噪声工艺，而不会因漏电因素导致性能的降低。因此，缩小工艺的好处，包括尺寸、电压、功率消耗的降低等等，均可在不导致性能降低的前提下实现。

发明人从上述图2至图5的各种实施例察觉到，所有实例的数据维持时间均为于节点101的时钟信号CLK的工作周期(duty cycle)的函数。更明确地说，于节点103的数据信号DATAN于时钟信号CLK维持于高电平的时间内必需保持在特定的电平。若信号DATAN于信号CLK高电平期间改变状态，该状态的改变将传递至输出端Q。发明人亦察觉到，在许多寄存器的应用中，需要用到本发明实施例的对于DATAN有极小维持时间的需求。因此，本发明的脉冲式时钟实施例将于以下结合图6说明，其中该实施例设计成有极小的数据维持时间。

图6显示图1、3、4、5的非反相N型多米诺寄存器的运作时序图600，其是依据具有极小维持时间的实施例来作说明。如同图2的惯例，CLK、DATAN、TOP、QII、QI、和Q信号均为相对于时间的变化图。为了简化起见，图中的相对信号转移时间为预估值，且忽略了延迟时间。DATAN以单一信号代表N个DATA信号整体。当数据信号整体状态使得估算逻辑电路104的逻辑成立时，DATAN信号如图所示被设为高电平而使得TOP信号下拉至低电平，当估算逻辑电路104的逻辑不成立时，DATAN信号被设为低电平，其将TOP信号维持于高电平。于时间T0，CLK信号初始为低电平，N2被关闭而P1导通，其使得多米诺级将TOP信号预充电至高电平。TOP信号预充电至高电平为了在CLK信号的上升缘时使得估算逻辑电路104准备估算DATAN信号，其中的DATAN信号初始为高电平。预充电的TOP信号导通N4和N6。QII信号停留于其前一状态(图中显示其初始值为逻辑低电平状态)且藉由维持电路109维持其状态。QI信号初始为高电平而导通N5，其使得输出信号Q经由N5和N6组件于初始时下拉为低电平。

于时间T1时，CLK信号变成高电平，由于DATAN信号是高电平，使得TOP信号放电至低电平，且DATAN的状态经由放电路径而传递至输出Q。尤其此时N2被导通而估算逻辑电路104成立，经由N2接地将TOP拉至低电平。QII信号经由P2推升至高电平而Q输出信号经由P4推升至高电平。QII和Q信号大约在时间T1同时推升至高电平，而QI信号经由反相器109A下拉至低电平。位于维持电路109输出端的反相状态QI信号驱动组件P3和N5。当QI信号在高电平，P3关闭而N5导通；而当QI信号在低电平，P3导通而N5关闭。随后在时间T2，CLK信号变成低电平，TOP信号又再一次预充电至高电平。P2和N3关闭使得节点107不被驱动至任何状态。但是，藉由维持电路109的运作，QII和QI信号各自停留于原来的状态，因此，在剩余的半个CLK周期，QII信号停留于高电平而QI信号停留于低电平。

于时间T3，DATAN信号变成低电平而CLK信号仍是低电平；于时间T4，CLK信号被设为高电平而DATAN信号为低电平。估算逻辑电路104不成立，因此当CLK为高电平时TOP停留于高电平，且DATAN的状态经由非放电(non-discharge)路径而传递至输出Q。CLK和TOP信号分别导通组件N3和N4，因此QII信号大约在T4时被设为低电平，其又经由反相器109A将QI信号推升至高电平。高电平的TOP信号使N6维持导通。QI信号导通N5而关闭P3，其使得信号Q经由N5和N6下拉至低电平。CLK信号随之于时间T5变成低电平而再次将TOP信号推升至高电平。藉由维持电路109的运作，QII和QI信号各自的状态维持不变。由于QI信号使N5维持导通而TOP信号使N6维持导通，信号Q在CLK信号残余的周期均停留于低电平。

当估算逻辑电路104成立而将TOP信号放电至低电平，信号Q响应CLK信号的上升缘而相当快速地由低电平转移至高电平。造成输出转移的组件N2和P4之间具有一可忽略的延迟。当估算逻辑电路104不成立而将TOP信号维持于高电平时，信号Q响应CLK信号的上升缘而经由组件N3，N5和反相器109A之间的一可忽略延迟后，信号Q由高电平转移至低电平。藉由相当小的组件(有极小的电容)制成反相器109A，因而可以缩减反相器109A的延迟，因为其既不需要太大的尺寸也不必有缓冲器的功能。本领域的技术人员应能领会非反相N型多米诺寄存器100、300、400、500的输出信号Q，其响应CLK信号变化的信号转移是相当快速的。如果需要非反相输出时，非反相N型多米诺寄存器100、300、400、500较传统技术优势之一为提高数据至输出(data-to-output)速度。只要在非反相N型多米诺寄存器100、300、400、500后面加入一输出反相器/缓冲器(未显示于图中)，即可将其转变为一反相N型多米诺寄存器。

图2和图6的时序图的唯一差异在于图1、3、4、5的非反相N型多米诺寄存器100、300、400、500的节点101是连接至一脉冲时钟信号CLK而不是连接至近乎对称的时钟信号CLK。因此，相对于图2的实施例，数据信号DATAN的维持时间需求明显较低。在一实施例中，脉冲时钟信号CLK的工作周期小于或等于百分之10。与图2和图6的实施例比较后可发现，图6中T1(此时CLK信号变高电平)到T3(此时DATAN信号的状态可开始改变)之间的时间比图2相对应的时间显著地减少。本发明实施例的非反相N型多米诺寄存器非常适于缩减维持时间。

再者，当CLK为高电平时由于DATAN信号的状态允许被传递至输出端Q，因此若将节点101连接至一近乎对称的锁存时钟CLK且节点103接收锁存数据DATAN，则图1、3、4、5的配置亦可实施作为N型多米诺锁存。锁存数据DATAN可由一前置的多米诺电路提供，该电路需要一锁存功能。由于经节点105至输出信号Q的加速放电路径允许较先前实施例更多的多米诺电路得以串联于节点103之前，使得图1、3、4、5的电路作为N型多米诺锁存具有更多优点。以下将结合图7时序图来说明此N型多米诺锁存实施例。

图7显示N型多米诺锁存实施例的时序图700。为了将图1、3、4、5的电路做为N型多米诺锁存，必须将节点101连接至一近乎对称的锁存时钟信号CLK。在一实施例中，该锁存时钟信号CLK具有一40％至60％的工作周期。概言之，CLK信号为高电平期间开启一估算窗口(evaluation window)，其中可用以改变DATAN信号且输出Q将跟随DATAN信号变化。但是当CLK信号变为低电平时，DATAN信号的状态被锁存，直到CLK回到高电平为止。因此，在时间T0时，CLK信号为低电平而TOP信号被预充电。DATAN信号的先前状态(即其于CLK信号变为低电平之前的状态)经由信号QII、QI、至输出信号Q而被锁存住。时间T1时，CLK信号回到高电平以开启一窗口，其允许DATAN信号的状态传递至输出端Q。由于DATAN信号是低电平，输出Q维持于低电平。于时间T2，DATAN信号变成高电平使得信号TOP进行放电，因此导通P2并使得输出信号Q升至高电平。但是在时间T3，CLK信号回到低电平，关闭估算窗口并锁存DATAN的状态，因而于此期间维持信号Q于高电平。DATAN信号于时间T3回到低电平，以反映前一多米诺级的状态。TOP信号于时间T3预充电，为CLK信号于时间T4回到高电平的下一个估算窗口做准备。由于DATAN信号于时间T4是低电平，TOP信号不放电。因此于时间T4时，N3和N4导通，驱动信号QII至低电平而驱动信号QI至高电平。因为信号QI和TOP于时间T4均为高电平，信号Q被驱动至低电平。时间T5，因为DATAN信号仍是低电平(多米诺级估算不成立)，TOP信号维持于高电平而输出端Q维持于低电平。于时间T6，CLK回到低电平，DATAN信号的状态于CLK信号的低电平期间被锁存于输出端Q。

本领域的技术人员应可理解，因为DATAN信号通常在CLK信号变成低电平时会回到低电平(亦即”return-to-zero signal group”)，因此在N型多米诺锁存实施例100、300、400、500中，组件N2可自电路中移除，其可增进该电路的速度。当组件N2移除后，此种电路即称为无脚(footless)N型多米诺锁存。

图8显示P型多米诺电路800的电路图，其具有改良的储存级。P型多米诺电路800可做为锁存或寄存器，其特性皆优于先前所披露的特性。如同图5的N型多米诺电路500，P型多米诺电路800根据输入的时钟信号及数据信号以决定究竟是作为锁存或寄存器。当应用于寄存器时使用脉冲时钟信号，当应用于锁存时则使用近乎对称的时钟信号。为简洁起见，P型多米诺电路800将局限于寄存器应用。P型多米诺电路800同时应用于锁存及寄存器的说明，可以参考下列两件美国专利申请案：申请号第11/251399号(10/14/2005申请，题为”P-Domino Output Latch”)及申请号第11/251384号(10/14/2005申请，题为”P-Domino Register”)。

P型多米诺电路800的配置和运作类似前述图1至图7所说明的N型多米诺电路的运作，只是一些信号和信号状态为反相运作，详如后述。P型多米诺电路800包含三级，即估算级、锁存级、输出级。估算级由P型信道组件P1、N型信道组件N1、估算逻辑电路802所构成。估算逻辑电路802可使用互补式金属氧化物半导体逻辑以取代P型信道逻辑，因而具有较好的输入电平噪声临界。锁存级由P型信道组件P2、P3、N型信道组件N2堆栈组成。输出级由P型信道组件P4、N型信道组件N3、N4、反相器812及二输入或非(NOR)门813所组成。时钟信号CLKB于节点801输入P1、N1、P3、和N3的栅极。N1的源极接地(相对于一电压源VDD)且其漏极连接至一预充电节点805，以提供预充电信号TOPB。P1的漏极连接至节点805且其源极连接至估算逻辑电路802，其输入端连接至一组N(N为任意正整数)多重节点803，以提供数据信号DATAB至估算逻辑。

组件P1和N1形成估算组件的一互补对，配合估算逻辑电路802以估算数据信号DATAB。如同图1、图4，估算逻辑电路802可以和组件P1位置互换，将组件P1的源级连接至电压源VDD。本领域的技术人员应可理解，估算逻辑电路802用以将信号TOPB快速地从预充电低电平转换为高电平，若采用比例逻辑(ratioed logic，意即强P型组件和弱N型组件)可产生较快的运作。当估算逻辑电路802估算逻辑成立，将使得信号TOPB快速地从预充电低电平转换为高电平。当估算逻辑电路802估算逻辑不成立，信号TOPB将维持于预充电低电平。

提供TOPB信号的节点805连接至组件P2和N2的栅极和或非门813的一输入端。P2的源极连接至VDD而其漏极连接至P3的源极，P3的漏极连接至节点807，以提供第一初级输出信号QIIB。N2的漏极连接至节点807而其源极接地。P4的源极连接至P2的漏极而其漏极连接至N3的漏极，N3的源极连接至N4的漏极。N4的源极接地。节点807连接至由P4和N3的漏极所耦接的节点，以及连接至反相器812的输入，而反相器812的输出连接至节点811，以提供第二初级输出信号QIB。信号QIB为信号QIIB经过反相器812的门延迟后的反相逻辑状态。节点811连接至P4和N4的栅极，和连接至或非门813的另一输入端。或非门813的输出为输出信号QB。

图9显示P型多米诺电路800作为P型多米诺寄存器的运作时序图，显示信号CLKB、DATABN、TOPB、QIIB、QIB、和QB的时序。为简洁起见，时序图中作了一些简化。各个组件(N型组件，P型组件，逻辑门，多任务器，等等)的延迟时间均视为相等，而所有上升和下降时间(rise and fall times)亦视为相等。DATABN以单一信号来代表N个DATA信号。当数据信号整体状态使得估算逻辑电路802的逻辑成立以进行估算时，DATAN信号显示为低电平，因而使得预放电信号TOBP推升(充电)至高电平；当估算逻辑电路802的逻辑不成立时，使得预放电信号TOPB维持于低电平(非充电)。因此，当估算逻辑电路802的估算逻辑“成立”时，将使得信号TOPB从预放电的低电平状态转变至高电平状态；当估算逻辑“不成立”时，信号TOPB将停留于预放电的低电平状态。换句话说，当估算逻辑电路802使信号TOPB充电时，信号TOPB从预放电的低电平状态转变至高电平状态；当信号TOB因估算逻辑“不成立”而停留于预放电的低电平状态，则称为非充电(non-charge)。此时序图900包含两个CLKB信号周期。如前所述，为了将P型多米诺电路800用做一P型多米诺寄存器，其需要将节点801连接至一脉冲时钟信号CLKB，类似于图6所讨论的脉冲时钟信号CLK。在一实施例中，CLKB信号具有小于或等于10％的工作周期。

于初始时间T0，信号QIIB初始为高电平，由于信号DATABN为低电平，其于CLKB信号转变为低电平时，信号QIIB将被设为低电平。于时间T0的同时，CLKB信号为高电平而信号QIB为低电平。因为CLKB为高电平，P1关闭而TOPB预放电至低电平，所以P2和N3皆导通。由于QIB和TOPB皆为低电平，或非门813输出端的QB信号初始为高电平。此时CLKB为高电平而QIB为低电平，故N4关闭，N3导通且P4导通。另外，由于TOPB为低电平因此P2导通。在此例中，P4和NP2的导通提供“高电平”状态维持路径给节点807通到VDD，其维持信号QIIB于高电平。

代表一个或多个输入数据运操作数的DATABN信号初始为低电平，其驱使估算逻辑电路802而将P1的源极推升至高电平。当信号CLKB于时间T1变成低电平时，DATABN信号为低电平，P1被导通。当P1导通，信号TOPB经由P1、估算逻辑电路802被推升至高电平。信号TOPB变成高电平致使或非门813将QB设为低电平。同时，TOPB于时间T1变成高电平将N2导通，使得信号QIIB被拉至低电平。信号QIIB变成低电平使得反相器812将信号QIB推升至高电平。QIB的高电平导通N4且关闭P4。

于时间T2，CLKB变成高电平，且TOPB信号经由N1而再次预放电至低电平。信号QIB的高电平维持N4导通，其维持QIIB的低电平和QIB的高电平，用以在TOPB变成低电平时维持QB输出信号的状态。TOPB变成低电平使P2回到导通状态，但是因为信号CLKB为高电平，P3关闭以至于信号QIIB并未推升至高电平。

信号DATABN于时间T3变成高电平以为CLKB信号的下一个波形边缘作准备，其使得估算逻辑电路802未将P1的源极推升至高电平。信号CLKB随的于时间T4变成低电平而导通P1。由于DATABN仍在高电平，TOPB不会进行充电，因此于时间T4维持于低电平。信号CLKB的低电平关闭N3而导通P3。因为N2仍关闭而P2和P3二者皆导通，信号QIIB被推升至高电平。由于QIB和TOPB信号皆为低电平，或非门813将QB推升至高电平。于时间T5，信号CLKB变为高电平，因而导通N1并维持TOPB的低电平。QIIB和QIB的各自状态保持不变，且QB于剩余的CLKB周期内保持高电平。于时间T6，DATABN变为低电平。

图8的P型多米诺寄存器电路800实施例极适合应用于估算状态的关键时序路径(critical timing path)，因为用于数据至输出时间的估算期间(此时CLKB为低电平)仅经过两级逻辑门的延迟。如本文所述将节点801连接至一脉冲式时钟源CLKB，则连接N个数据信号DATAB至节点803的维持时间需求将可减少。例如，于图9的时序图900中，因为DATABN信号的状态被暂存于QB信号直到下一次CLKB变为低电平而开启下一估算期窗口，所以DATABN信号可于时间T2(或时间T5)后的任何时点改变状态。

本领域的技术人员应可理解，因为DATABN信号通常在CLKB信号变成高电平时会回到高电平(亦即”return-to-one signal group”)，因此在P型多米诺锁存实施例800中，组件P1可自电路中移除，其可增进该电路的速度。当组件P1移除后，此种电路即称为无脚(footless)P型多米诺锁存。

当信号CLKB为低电平时，DATABN状态的传递可以经由充电路径(亦即，信号TOPB由低电平充电至高电平)或者非充电路径(亦即，信号TOPB维持于预放电的低电平)传递至输出QB。详细来说，当时钟信号CLKB变为低电平时，若输出QB为初始高电平(亦即QIB为低电平且QIIB为高电平)且DATABN为低电平，则TOPB经由P1、估算逻辑电路802进行充电，而经由或非门813快速地传递输出QB。然而，当QB初始为低电平(亦即QIB为低高电平且QIIB为低电平)且DATABN于CLKB下缘时为高电平时，非充电路径将会遭遇较长的延迟，如图9时间T4所示。特别的是，此非充电路径的延迟包含了P3、反相器812、或非门813的传递延迟。鉴于此，发明人发现非充电路径的延迟会限制某些应用，因而需要在当估算逻辑电路802无法使TOPB充电时，缩减时钟至输出时间(clock-to-output time)。为了缩减非充电路径的延迟，本发明提出一实施例如图10、图11所示。

图10显示本发明实施例的非反相P型多米诺寄存器1000，其具有加速非充电路径(accelerated non-charge path)。非反相P型多米诺寄存器1000包含堆栈组件P1、N1所组成的估算级，及估算逻辑电路1002；其运作原理与图8的非反相P型多米诺寄存器800极为相同。脉冲时钟信号(pulsed clocksignal)PLSCLKB经由节点1001提供至P1的栅极，本地时钟信号PH1CLKB则经由节点1004提供给N1的栅极；其中，脉冲时钟信号PLSCLKB从本地时钟信号PH1CLKB所导出，此为本领域的技术人员所知悉。本地时钟信号PH1CLKB的工作周期(duty cycle)大致为对称的，而脉冲时钟信号PLSCLKB的工作周期则相对地较小。再者，由于脉冲时钟信号PLSCLKB是从本地时钟信号PH1CLKB所导出，因此脉冲时钟信号PLSCLKB通常较本地时钟信号PH1CLKB延迟(lag)大约两个逻辑门延迟时间。在本实施例中，本地时钟信号PH1CLKB的低电平大约维持200微微秒(picoseconds)，而脉冲时钟信号PLSCLKB的低电平维持时间定为N重输入数据信号DATAB从先前逻辑状态进行传递(propagation)的所需时间。根据本发明实施例之一，脉冲时钟信号PLSCLKB的低电平大概维持40-100微微秒。另外，脉冲时钟信号PLSCLKB较本地时钟信号PH1CLKB延迟的时间则定为产生脉冲时钟信号PLSCLKB的逻辑门延迟时间。根据本发明实施例之一，脉冲时钟信号PLSCLKB的延迟时间大约为20微微秒。虽然这些实施例披露典型的数值，然而可以根据不同实施例而加以变化。

图10所示的非反相P型多米诺寄存器1000得以让估算逻辑电路1002使用CMOS逻辑组件，而非P型信道逻辑组件，因而可以有效提高输入电平噪声临界(input level noise margin)。值得注意的是，组件P1与估算逻辑电路1002的相对位置可以加以改变。

如图10所示的实施例，多米诺级包含堆栈的P型信道组件P1、N信道组件N1，以及估算逻辑电路1002。P型信道组件P1和N型信道组件N2是一估算组件互补对，连接于接地与估算逻辑电路1002之间。N1的源级接地，其漏级则连接至节点1005，以提供一预放电(pre-discharge)信号TOPB。P1的漏级连接至节点1005，其源级连接至估算逻辑电路1002。估算逻辑电路1002则连接于P1与电压源VDD之间。如前所述，本地时钟信号PH1CLKB经由节点1004而提供至N1的栅极，以及P3、N3的栅极。一组N重节点1003提供N个数据信号DATAB予估算逻辑电路1002。提供TOPB信号的节点1005连接至组件P2、N2的栅极。储存级的一部份(包含组件P2、P3、N2)与图8相同。N2的源级接地，其漏级则连接至节点1007以提供第一初级输出信号QIIB。P3的漏级连接至节点1007，其源级则连接至P2的漏级。P2的源级连接至电压源VDD。

非反相P型多米诺寄存器1000的储存级包含一写入级(由组件P2、P3、N2组成)、一维持级(由组件P4、N3、N4、反相器1012组成)。在储存级之后为输出级，在本实施例中为双输入或非(NOR)门1013。N2的源级接地，其漏级则连接至P3的漏级于节点1007。P4的源级连接至电压源VDD，其漏级则连接至N3的漏级于节点1007。N3的源级连接至N4的漏级，N4的源级则接地。节点1007也连接至反相器1012的输入端，而反相器1012的输出端则连接至节点1011，并与P4、N4的栅极相连。用以提供本地时钟信号PH1CLKB的节点1004连接至P3、N3的栅极。连接至节点1011的反相器1012输出端用以提供第二初级输出信号QIB。节点1011连接至NOR门1013的一个输入端。用以提供TOPB信号的节点1005连接至NOR门1013的另一个输入端，而NOR门1013的输出端则提供输出信号QB。

预放电节点1005还连接至低维持电路(low keeper circuit)，其包含组件N5、N6及反相器1023。节点1005连接至反相器1023的输入端及N6的漏级。N6的源级连接至N5的漏级，N5的源级则接地。反相器1023的输出端连接至N5的栅极。脉冲时钟信号PLSCLKB提供至N6的栅极，当脉冲时钟信号PLSCLKB为高电平时，将会启动低维持电路。预放电节点1005还连接至高维持电路(high keeper circuit)，其包含组件P5。反相器1023的输出端连接至P5的栅极。P5的源级连接至电压源VDD，其源级连接至节点1005。高维持电路主要是用在当脉冲时钟信号PLSCLKB变为高电平直到本地时钟信号PH1CLKB变为高电平之间的时间内。

图11显示图10的非反相P型多米诺寄存器1000的操作时序图1100。如同图9的时序图900，图11的时序图1100显示DATABN、TOPB、QIIB、QIB、QB的时序，以及本地时钟信号PH1CLKB、脉冲时钟信号PLSCLKB的时序。为简化起见，信号之间的转移时间(transitions time)为预估值，且延迟时间已予以忽略，然而，本地时钟信号PH1CLKB变为低电平至脉冲时钟信号PLSCLKB变为低电平之间的延迟时间则予以特别显示出来，用以说明本发明实施例非反相P型多米诺寄存器1000是如何加速时钟至输出时间(clock-to-output)，其中，预放电节点TOPB并没有充电(亦即，非充电路径)至逻辑高电平。DATABN以单一信号来代表N个DATAB信号。当数据信号整体状态使得估算逻辑电路1002的逻辑成立以进行估算时，DATABN信号显示为低电平，因而推升信号TOPB至高电平(亦即充电)；当估算逻辑电路1002的逻辑不成立时，DATABN信号显示为高电平，因而使得信号TOPB维持于低电平。

于时间T0，当本地时钟信号PH1CLKB、脉冲时钟信号PLSCLKB初始为高电平时，P1被关闭且N1导通，因此多米诺级预放电使得TOPB信号为低电平。再者，高电平的脉冲时钟信号PLSCLKB会导通N6。反相器1023输出端所产生的高电平会导通N5，因而在缺乏其它驱动状态下，得以保持TOPB为低电平。之所以要将此TOPB信号预放电为低电平，是为了于脉冲时钟信号PLSCLKB下缘时，用以让估算逻辑电路1002对DATABN信号进行估算，其中DATABN信号初始为低电平。此预放电TOPB信号导通P2，且关闭N2。由于本地时钟信号PH1CLKB为高电平，因而使得P3关闭。QIIB信号保持于先前的状态(如图所示的初始高逻辑电平)，并由维持级保持住。QIB信号接着变为低电平，因而导通P4，且QB输出信号藉由或非(NOR)门1013初始推升为高电平。

于时间T1，本地时钟信号PH1CLKB变为低电平，因而导通P3且关闭N3。由于TOPB为低电平且P2已经导通，因此导通的P3提供QIIB一个直接路径，得以经由P2、P3而直接至VDD。由于BIIB在之前已为高电平，因此输出信号QB于此时保持不变。

于时间T2，脉冲时钟信号PLSCLKB变为低电平而为DATABN打开一估算窗口(evaluation window)，又因为DATABN信号为低电平而使得TOPB信号充电至高电平；且DATABN的状态经由充电路径而传递至输出QB。特别是，P1导通且估算逻辑电路1002估算并经由P1至VDD而推升TOPB为高电平。此状态由NOR门1013所感测到，其驱动QB为低电平。同时，QIIB信号经N2而被下拉为低电平，N2则经由反相器1012而驱动QIB为高电平，因而提供另一高电平输入给NOR门1013，使得QB保持低电平。QIB的高电平关闭P4，使得一旦本地时钟信号PH1CLKB变为高电平时可以设定一状态。

于时间T3，当脉冲时钟信号PLSCLKB再变为高电平时，前述的估算窗口因P1的关闭而关闭。藉此，脉冲时钟信号PLSCLKB的长度因而为DATABN建立了一个保持时间。

于时间T4，本地时钟信号PH1CLKB变为高电平，使得TOPB信号再次预放电为低电平。P3、N2被关闭，因而节点1007不会被驱动至任何状态。因此，QIIB、QIB各自的状态保持不变，因此QB、QIIB信号保持低电平，且QIB信号于PH1CLKB剩余的半个周期内保持高电平。

于时间T4，当本地时钟信号PH1CLKB仍为高电平时，DATABN信号变为高电平；且于时间T5，当DATABN信号为高电平时，本地时钟信号PH1CLKB变为低电平。以本地时钟信号PH1CLKB以提供非充电路径的优点，却以脉冲时钟信号PLSCLKB来启动估算窗口，如时间T5所示的情形，其中QB初始为低电平且DATABN信号为高电平。并非藉由导通P1而等待脉冲时钟信号PLSCLKB来打开估算窗口；于时间T5，当本地时钟信号PH1CLKB变为低电平时，非充电路径的加速情形开始产生。此将导通P3，且由于TOPB为低电平使得P2也导通，因此QIIB被驱动为高电平且QIB变为低电平。由于TOPB、QIB皆为低电平，NOR门1013得以在时间T6之前(脉冲时钟信号PLSCLKB变为低电平之前)提供高电平输出QB。因此，在脉冲时钟信号PLSCLKB打开估算窗口前，藉由P3、N3、PH1CLKB，DATABN经由非充电路径进行传递的时钟至输出时间(clock-to-output time)因而得以加速。

于时间T6，脉冲时钟信号PLSCLKB变为低电平，因而导通P1及关闭N6。由于DATABN为高电平，因此TOPB不会充电；且因为QIIB已经为高电平，因此QB输出不会改变。本领域的技术人员当可知道，假如DATABN于时间T6时为低电平(而非高电平)，则时间T5及时间T6之间将会出现高电平信号毛边(glitch)。

于时间T7，脉冲时钟信号PLSCLKB变为高电平，因而导通P1及关闭DATABN的估算窗口。总结图11所示的时序图1100，当QB初始为低电平(时间T5)，DATABN将高电平状态传递至输出所需的时间(亦实时钟至输出时间(clock-to-output time))远较其它实施例来得小。因此，非反相P型多米诺寄存器1000非常适于当TOPB不进行充电以加速时钟至输出时间(clock-to-output time)。

使用本实施例的具有加速非充电路径的非反相P型多米诺寄存器，相较于其它实施例中QB会从低电平改变为高电平状态，本实施例可至少快两个逻辑门的延迟时间。使用较小延迟时间的设计，对于关键的时序路径非常的有用。其中，非充电路径将不会变为关键性延迟。由于非充电路径的时钟至输出时间(clock-to-output time)小于充电路径的时钟至输出时间，若有需要时，可以特别加以减缓前者来配合后者。此可以藉由缩小组件P2、P3、N2、反相器1012的尺寸来实现。因此，可以节省布局(layout)的整体费用。

本发明的另一好处是，由于脉冲时钟信号PLSCLKB的脉冲宽度减小，使得输入的维持时间也得以缩减。藉此，当脉冲时钟信号PLSCLKB为低电平时，其宽度只要足够于充电路径将TOPB推升为高电平即可。至于非充电路径情形，脉冲时钟信号PLSCLKB没有特别影响。

虽然本发明详细说明了较佳实施例，然而其它变化的实施例也是可行的。例如，本实施例虽使用金属氧化物半导体(MOS)型式的组件(包括CMOS、N型通道MOS(NMOS)、P型通道MOS(PMOS))，其也可以使用类似的技术，例如双载子(bipolar)或类似组件。再者，本领域的技术人员以本说明书所揭示的概念和特定实施例为基础，应可轻易地设计或修改成其它结构而同样实现本发明的目的，而未脱离本申请的权利要求所规范的本发明范畴。

本申请要求下列的优先权：于2006年6月19日提交的美国正式申请案11/424762号。

本申请与以下美国专利申请有关，其具有共同受让人以及共同发明人。

序号	提交日期	发明名称
			10/64036911/02314511/25151711/25139911/42475611/25138411/46397611/463980	08/13/200312/27/200410/14/200510/14/200506/16/200610/14/20058/11/20068/11/2006	NON-INVERTING DOMINO REGISTERNON-INVERTING DOMINO REGISTERN-DOMINO OUTPUT LATCHP-DOMINO OUTPUT LATCHN-DOMINO REGISTER WITHACCELERATEDNON-DIScharGE PATHP-DOMINO REGISTERACCELERATED N-CHANNEL DYNAMICREGISTERACCELERATED P-CHANNEL DYNAMICREGISTER

Claims (21)

1.一种非反相寄存器，包含：

一多米诺级，其连接至一脉冲时钟信号，并且依据至少一数据信号和该脉冲时钟信号的状态以估算一逻辑函数，该脉冲时钟信号相对于一对称时钟信号具有一延迟，其中当该对称时钟信号为高电平时，该多米诺级对一预放电节点进行预放电，且当该脉冲时钟信号变为低电平时，则打开一估算窗口，若估算成立则推升该预放电节点至高电平，而若估算不成立则维持该预放电节点于低电平；

一写入级，其连接至该多米诺级并响应该脉冲时钟信号、该对称时钟信号，若该预放电节点变为高电平则下拉一第一初级输出节点至低电平，而若该预放电节点、该对称时钟信号为低电平则推升该第一初级输出节点至高电平；

一反相器，其具有一输入端连接至该第一初级输出节点，且具有一输出端连接至一第二初级输出节点；

一低维持路径，当被致能时，则维持该第一初级输出节点于低电平，其中当该对称时钟信号、该第二初级输出节点皆为高电平时，则该低维持路径被致能，否则即被禁能；

一高维持路径，当被致能时，则维持该第一初级输出节点于高电平，其中当该第二初级输出节点、该预放电节点皆为低电平时，则该高维持路径被致能，否则即被禁能；及

一输出级，其依据该预放电节点、该第二初级输出节点的状态提供一输出信号。

2.如权利要求1所述的非反相寄存器，其中该多米诺级包含：

一N型信道组件，其具有一栅极连接至该对称时钟信号，其具有一漏极、一源极连接于接地端和该预放电节点之间；

一P型信道组件，其具有一栅极接收该脉冲时钟信号，其具有一漏极连接至该预放电节点，且其具有一源极；及

一估算逻辑电路，连接于一电压源和该P型信道组件的源极之间。

3.如权利要求2所述的非反相寄存器，其中该估算逻辑电路包含互补式金属氧化物半导体逻辑电路。

4.如权利要求1所述的非反相寄存器，其中该写入级包含：

一第一N型信道组件，其具有一栅极连接该预放电节点，其具有一漏极、一源极连接于接地端和该第一初级输出节点之间；

一第一P型信道组件，其具有一栅极接收该对称时钟信号，其具有一漏极连接该第一初级输出节点，且其具有一源极；及

一第二P型信道组件，其具有一栅极连接该预放电节点，其具有一漏极连接该第一P型信道组件的源极，且其具有一源极连接一电压源。

5.如权利要求4所述的非反相寄存器，其中该低维持路径包含：

一第二N型信道组件，其具有一栅极连接该第二初级输出节点，其具有一漏极连接地端，且其具有一漏极；及

一第三N型信道组件，其具有一栅极接收该对称时钟信号，其具有一漏极及一源极连接于该第二N型信道组件的漏极和该第一初级输出节点之间。

6.如权利要求5所述的非反相寄存器，其中该高维持路径包含：

一第二P型信道组件，其具有一栅极连接该第二初级输出节点，其具有一漏极连接该第一初级输出节点，其具有一源极；及

一第三P型信道组件，其具有一栅极连接该预放电节点，其具有一源极连接一电压源，其具有一漏极连接该第二P型信道组件的源极。

7.如权利要求1所述的非反相寄存器，其中该输出级包含一或非门。

8.如权利要求1所述的非反相寄存器，其中该多米诺级、写入级、反相器、低维持路径、高维持路径、输出级是以90奈米绝缘体上硅工艺所制作。

9.一种多米诺寄存器，包含：

一估算电路，当一对称时钟信号为高电平时，则对一第一节点预放电，当一脉冲时钟信号变为低电平时，则估算一逻辑函数用以控制该第一节点的状态，其中该脉冲时钟信号是由该对称时钟信号所导出；

一写入电路，其连接至该第一节点并接收该对称时钟信号，若该第一节点为高电平时，则驱动一第二节点，当该对称时钟信号变为低电平时，若该第一节点维持低电平，则驱动该第二节点为高电平；

一反相器，其具有一输入端连接至该第二节点，其具有一输出端连接至一第三节点；

一维持电路，其连接至该第二节点、该第三节点、该写入电路，当该第三节点、该对称时钟信号皆为高电平时，则维持该第二节点于低电平，当该第三节点、该第一节点皆为低电平时，则维持该第二节点于高电平；及

一输出电路，其依据该第一节点、该第三节点的状态以提供一输出信号。

10.如权利要求9所述的多米诺寄存器，其中该估算电路包含：

一N型信道组件，连接该第一节点且接收该对称时钟信号，当该对称时钟信号为高电平时，则预放电该第一节点至低电平；

一P型信道组件，连接该第一节点且接收该脉冲时钟信号；及

一逻辑电路，连接于该P型信道组件和一电压源之间，根据至少一输入数据信号用以估算该逻辑函数；

其中，当该对称时钟信号、该脉冲时钟信号皆为低电平时，该N型信道组件、P型信道组件共同致能该逻辑电路用以控制该第一节点的该状态。

11.如权利要求10所述的多米诺寄存器，其中该估算逻辑电路包含互补式金属氧化物半导体组件。

12.如权利要求9所述的多米诺寄存器，其中该写入电路包含：

一第一N型信道组件，连接该第一节点、该第二节点，若该第一节点变为高电平时，则下拉该第二节点为低电平；

一第一P型信道组件，连接该第二节点且接收该对称时钟信号；及

一第二P型信道组件，连接该第一P型信道组件、该第一节点；

其中，响应该对称时钟信号变为低电平时，若该第一节点维持低电平，则该第一P型信道组件、第二P型信道组件共同推升该第二节点至高电平。

13.如权利要求12所述的多米诺寄存器，其中该维持电路包含：

一第二N型信道组件、一第三N型信道组件，互相连接并接至该第二节点、第三节点，当该第三节点、该对称时钟信号皆为高电平时，则共同形成一低状态维持路径用以致能并维持该第二节点于低电平，否则即禁能；及

一第二P型信道组件，连接该第二节点、该第三节点、该第二N型信道组件，当该第一节点、该第三节点皆为低电平时，则该第二P型信道组件、该第三P型信道组件共同形成一高状态维持路径用以致能并维持该第二节点于高电平，否则即禁能。

14.如权利要求9所述的多米诺寄存器，其中该输出电路包含或非门。

15.如权利要求9所述的多米诺寄存器，其中该估算电路、写入电路、反相器、维持电路、输出电路是以90奈米绝缘体上硅工艺所制作。

16.一种暂存一逻辑函数及产生一非反相输出的方法，包含：

提供一对称时钟信号及一脉冲时钟信号，其中该脉冲时钟信号相对于该对称时钟信号具有一延迟；

当该对称时钟信号为高电平时，预放电一第一节点至低电平；

当该脉冲时钟信号变为低电平时，估算一逻辑函数以控制该第一节点的状态；

当该对称时钟信号变为低电平时，依据该第一节点的状态以控制一第二节点的状态；

定义一第三节点的状态为该第二节点的反相状态；

当该第一节点、该第三节点皆为低电平时，致能一高状态维持路径以维持该第二节点于高电平，否则即禁能该高状态维持路径；

当该对称时钟信号、该第三节点皆为高电平时，致能一低状态维持路径以维持该第二节点于低电平，否则即禁能该低状态维持路径；及

根据该第一节点、该第三节点的状态以决定一输出节点的状态。

17.如权利要求16所述的暂存逻辑函数及产生非反相输出的方法，其中该估算步骤包含：当该逻辑函数估算成立时，则推升该第一节点至高电平；当该逻辑函数估算不成立时，则维持该第一节点于低电平。

18.如权利要求16所述的暂存逻辑函数及产生非反相输出的方法，其中上述第二节点状态的控制步骤包含：当该对称时钟信号变为低电平时，若该第一节点被推升至高电平，则下拉该第二节点至低电平；若该第一节点维持于低电平，则推升该第二节点至高电平。

19.如权利要求16所述的暂存逻辑函数及产生非反相输出的方法，其中上述致能该高状态维持路径的步骤包含：分别以该第一节点、该第三节点来控制串连的第一、第二推升组件。

20.如权利要求16所述的暂存逻辑函数及产生非反相输出的方法，其中上述致能该低状态维持路径的步骤包含：分别以该对称时钟信号、该第三节点来控制串连的第一、第二下拉组件。

21.如权利要求16所述的暂存逻辑函数及产生非反相输出的方法，其中上述输出节点状态的决定步骤包含：以或非逻辑函数来结合该第一节点、该第三节点的状态。

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