KR20060002551A - 저전력 파이프라인 도미노 로직 - Google Patents

저전력 파이프라인 도미노 로직 Download PDF

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Abstract

여기에 개시된 저전력 파이프라인 도미노 로직은 연결 순서에 따라 연속해서 동작하는 복수 개의 로직블록들을 포함하며, 각각의 로직블록은 이전 단에 연결된 로직블록으로부터 발생된 논리평가 활성화 신호에 응답해서 논리평가를 수행하고, 다음 단에 연결된 로직블록의 논리평가를 활성화시키는 새로운 논리평가 활성화 신호를 발생한다. 각 로직블록으로부터 발생된 논리평가 활성화 신호는 클럭신호를 공유하지 않기 때문에, 클럭의 주기에 영향을 받지 않고 다음 단의 논리평가 시점을 충분히 보장해 줄 수 있으며, 이로 인해 디코더와 같은 다단 도미노 로직 회로를 구현할 때 로직블록 사이에 래치회로나 센스 앰프 회로를 연결할 필요가 없으므로, 전원 소모를 줄일 수 있고, 회로가 차지하는 면적을 감소시킬 수 있다.

Description

저전력 파이프라인 도미노 로직{Low power pipelined domino logic}
도 1은 복수 개의 도미노 로직블록들로 구성된 일반적인 도미노 로직의 회로도;
도 2는 도 1에 도시된 도미노 로직들이 복수 개 연결된 다단 도미노 로직(multistage domino logic)의 블록도;
도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 제1 내지 제3 타입 도미노 로직블록의 회로도;
도 6은 도 3 내지 도 5에 도시된 도미노 로직블록들에 대한 동작 타이밍을 보여주는 타이밍도; 그리고
도 7 내지 도 9는 도 3 내지 도 5에 도시된 제1 내지 제 3 타입 도미노 로직블록들이 적용된, 본 발명의 바람직한 실시예에 따른 다단 도미노 로직 디코더의 블록도이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 200, 300 : 도미노 로직 블록 109 : 논리평가 결과 출력부
110, 210, 310 : 활성화신호 발생부 150, 250, 350 : 논리연산부
160, 260, 360 : 프리챠징부 170, 270, 370 : 논리평가부
201 : 활성화 신호 출력부 1000, 2000, 3000 : 다단 도미노 로직
본 발명은 비동기 방식의 디지털 회로에 관한 것으로, 좀 더 구체적으로는 복수 개의 로직블록들이 연결 순서에 따라 연속해서 동작하는 파이프라인 도미노 로직에 관한 것이다. 도미노 로직 회로는 주로 기능 블록에서 회로의 면적 및 전력 소모를 줄이기 위해 많이 사용되고 있다.
도 1은 복수 개의 도미노 로직블록들로 구성된 일반적인 도미노 로직(50)의 회로도로서, 이 같은 회로의 구성은 1995년 3월 28일, Thomas에 의해 취득된 미국특허공보 5,402,012, "SEQUENTIALLY CLOCKED DOMINO-LOGIC CELLS" 등에 개시되어 있다. 도 1을 참조하면, 도미노 로직 회로(50)는 동일한 회로 구성을 가지는 적어도 둘 이상의 도미노 로직 블록들(10, 20, …)로 구성된다. 각 도미노 로직 블록들(10, 20)은, 전원 전압과 출력 노드(N1, N2) 사이에 연결되어 프리챠지 기능을 수행하는 P 타입의 제 1 트랜지스터(11, 21)와, 출력 노드(N1, N2)와 직렬로 연결되어 입력 데이터(A, B, X, Y)에 대한 풀 다운 논리연산을 수행하는 N 타입의 제 2 및 제 3 트랜지스터(16, 17, 26, 27)와, 제 3 트랜지스터(17, 27)와 접지 사이에 연결되어 논리평가(evaluation) 기능을 수행하는 N 타입의 제 4 트랜지스터(18, 28), 그리고 출력 노드(N1, N2)에서 발생된 논리평가 결과를 반전하여 다음 단의 도미노 로직 블록으로 출력하는 인버터(19, 29)를 포함한다. 이들 도미노 로직 블록들(10, 20)은 하나의 클럭신호(CLK)를 공유하여 프리챠지(precharge) 동작과 논 리평가 동작을 수행하며, 상기 클럭신호(CLK)는 제 1 및 제 4 트랜지스터(11, 18, 21, 28)의 제어 게이트에 공통으로 인가된다.
프리챠지 구간동안 로우 레벨의 클럭신호(CLK)가 인가되면, 제 1 트랜지스터(11)는 턴 온 되어 출력 노드(N1)를 고 전압(high voltage, 즉 논리 '1')으로 프리챠지 한다. 그리고, 인버터(19)는 출력 노드(N1)로부터 하이 레벨의 출력 신호를 반전시켜 로우 레벨의 출력 신호를 2 도미노 로직 블록(20)의 일 입력단(X)으로 출력한다. 이 때, 제 2 내지 제 4 트랜지스터들(16-18)은 턴 오프 된 상태를 유지한다.
이어서, 하이 레벨의 클럭신호(CLK)가 인가되어 논리평가 구간이 시작되면, 제 1 트랜지스터(11)는 턴 오프 되고, 제 2 및 제 3 트랜지스터(16, 17)의 제어 게이트에는 데이터(A, B)가 각각 인가된다. 이 때, 인가된 데이터(A, B)가 모두 1의 값을 가지면 제 2 내지 제 4 트랜지스터들(16-18)은 모두 턴 온 되어 출력 노드(N1)의 전압 레벨이 하이 레벨에서 로우 레벨로 천이 한다. 인버터(19)는 출력 노드(N1)로부터 발생된 로우 레벨의 출력 신호를 반전하여 하이 레벨의 출력 신호를 제 2 도미노 로직 블록(20)의 일 입력단(X)으로 출력한다. 제 1 도미노 로직 블록(10)으로부터 출력된 하이 레벨의 출력 신호(X)는 직렬 연결된 다음 단의 도미노 로직 블록들(20, …)을 연결 순서에 따라 연속적으로 구동시키는 도미노 현상을 유발한다.
한편, 논리평가 구간 동안 제 2 및 제 3 트랜지스터(16, 17)의 제어 게이트에 적어도 하나 이상의 로우 레벨의 데이터(A, B)가 인가되면, 출력 노드(N1)의 전 압은 하이 레벨을 그대로 유지하게 되고, 인버터(19)는 로우 레벨의 출력 신호를 제 2 도미노 로직 블록(20)의 일 입력단(X)으로 출력하게 된다. 제 1 도미노 로직 블록(10)으로부터 출력된 로우 레벨의 출력 신호(X)는 직렬 접속된 제 2 도미노 로직 블록(20)에 포함된 풀 다운 트랜지스터들을 오프(OFF) 상태를 유지시킨다. 이처럼 논리평가 구간 동안 출력 노드(N1)의 전압이 하이 레벨을 유지하는 경우, 제 2 내지 제 4 트랜지스터(16-18)가 턴 오프 상태에 있음에도 불구하고 드레인-벌크 정션 누설 전류(drain-bulk junction leakage current) 또는 서브-드레솔드 누설 전류(sub-threshold leakage current) 등으로 인해 출력 노드(N1)의 전압이 강하되는 챠지 공유(charge sharing) 현상이 발생하게 된다. 이 같은 챠지 공유 문제는 도미노 로직(50)의 출력 전압(즉, 출력 노드(N1)의 전압)을 감소시키는 원인이 되어, 전원 소모(power consumption)가 증가할 뿐만 아니라, 도미노 로직의 오동작을 유발하기도 한다.
이와 같은 문제를 방지하기 위해, 작은 사이즈의 P 타입의 풀업 트랜지스터를 전원전압(VDD)과 출력 노드(N1) 사이에 연결시키고 제어단자에 접지 전압을 인가함으로써, 출력 노드(N1)에 일정량의 전압을 지속적으로 제공하도록 하는 회로가 사용되고 있다. 이 같은 회로 구성에 의하면 챠지 공유 현상이 완화되고 잡음 여유도가 개선될 수 있으나, 상기 풀업 트랜지스터가 항상 턴 온 되어 있어야만 하기 때문에 전원이 소모되는 문제가 있다.
뿐만 아니라, 각 도미노 로직 블록들(10, 20, …)은 하나의 클럭신호(CLK)를 공유하여 동작하기 때문에, 해당 도미노 로직 블록이 활성화된 상태가 아니더라도(즉, 논리평가 결과를 다음 단의 도미노 로직 블록으로 전달하지 않더라도) 클럭신호(CLK)의 레벨에 따라 출력 노드(N1, N2, …)가 항상 프리챠지 되기 때문에, 전원이 소모되는 문제가 있다.
도 2는 도 1에 도시된 도미노 로직(50)들이 복수 개 연결된 다단 도미노 로직(multistage domino logic)의 블록도이다.
앞에서 설명한 바와 같이, 도미노 로직(50)을 구성하는 각각의 도미노 로직 블록들(10, 20, …)은 프리챠지 구간동안 챠징된 결과를 논리평가 구간 동안 인접 도미노 로직블록(20, …)으로 전달시켜 준다. 그러나, 각각의 도미노 로직 블록들(10, 20, …)이 모두 동일 위상의 클럭신호(CLK)를 공유해서 사용하고 있기 때문에, 하나의 논리평가 구간 동안 전달할 수 있는 신호에는 한계가 있다. 따라서, 다량의 도미노 로직 블록들(10, 20, …)로 효과적으로 전달하기 위해서는 논리평가 구간의 범위를 벗어나지 않는 범위 내에서 도미노 로직(50a, 50b, …)을 구성하고, 도 2와 같이 복수 개의 도미노 로직들(50a, 50b, …)을 직렬로 연결시켜 준다. 이 경우, 각 도미노 로직(50a, 50b, …)들 사이에는 스태틱 래치(static latch) 또는 감지 증폭기(sense amplifier)(70a, 70b, …)가 연결되어, 이전 단에 연결된 도미노 로직으로부터 출력된 신호를 유지(또는 감지)시켜 주어야만 한다. 그러나, 이 같이 각 도미노 로직(50a, 50b, …)의 입력단 또는 출력단마다 래치회로 또는 감지회로(70a, 70b, …)를 연결하게 되면, 회로의 면적이 증가하게 되고 전원 소모도 증가하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 회로가 차지하는 면적과 전원 소모를 최소화시킨 저전력 파이프라인 도미노 로직을 제공하는데 있다.
본 발명의 목적은 도미노 로직 블록의 입력단 또는 출력단마다 래치회로 또는 감지회로를 구비하지 않아도 되는 대용량의 도미노 로직을 제공하는데 있다.
본 발명의 다른 목적은 디코더와 같은 다단 도미노 로직 회로를 구현할 때 로직블록 사이에 래치회로나 센스 앰프 회로를 연결할 필요가 없는 도미노 로직을 제공하는데 있다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 파이프라인 도미노 로직은 클럭신호와 입력 데이터에 응답해서 논리평가(evaluation)를 수행하고, 제1 논리평가 데이터와 제1논리평가 활성화신호를 발생하는 제1로직블록; 그리고 상기 제1논리평가 활성화신호와 상기 제1 논리평가 데이터에 응답해서 논리평가를 수행하고 제2 논리평가 데이터와 제2 논리평가 활성화신호를 발생하는 제2로직블록을 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제1 및 제 2 논리평가 활성화신호는 펄스신호인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제1 논리평가 활성화신호는 상기 제2로직블록의 논리평가 구간이 상기 클럭신호의 주기에 의해 제한을 받지 않도록 논리평가 시점을 충분히 보장해 주는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제2로직블록은, 상기 제1로직블록이 논리평가를 수행하고 활성화된 값을 갖는 상기 제1논리평가 활성화신호를 발생한 경우에 비로소 활성화되는 것을 특징으로 한다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 연결 순서에 따라 연속해서 동작하는 복수 개의 로직블록들을 포함하는 파이프라인 도미노 로직의 각 로직블록은, 이전 단에 연결된 제1로직블록으로부터 입력된 제1논리평가 활성화신호와 제1 논리평가 데이터에 응답해서 논리평가를 수행하여, 제2 논리평가 데이터를 발생하는 논리연산부; 그리고 상기 제1논리평가 활성화신호와 상기 제2 논리평가 데이터에 응답해서 제2논리평가 활성화신호를 발생하여, 다음 단에 연결된 제2로직블록으로 출력하는 활성화신호 발생부를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 활성화신호 발생부는 상기 제1논리평가 활성화신호의 반전된 값과 상기 제2 논리평가 데이터를 받아들여 논리 NOR 연산을 수행하고, 상기 논리연산부는, 출력 노드와; 상기 제1논리평가 활성화신호와, 상기 활성화신호 발생부의 상기 논리 NOR 연산 결과에 응답해서 상기 출력 노드를 프리챠지 하는 프리챠징부와; 상기 제1논리평가 활성화신호와 상기 제1 논리평가 데이터에 응답해서 상기 출력 노드의 전압을 강하시키는 논리평가부; 그리고 상기 출력 노드의 전압을 반전하여 상기 제2로직블록에게 상기 제2 논리평가 데이터로 출력하는 논리평가 데이터 출력부를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 파이프라인 도미노 로직은, 상기 논리평가에 의해 상기 출력 노드의 전압이 강하되는 경우를 감지하여 상기 제2논리평가 활성화신호를 출력하는 활성화신호 출력부를 더 포함하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 저전력 파이프라인 도미노 로직은, 이전 단에 연결된 로직블록으로부터 발생된 논리평가 활성화 신호에 응답해서 논리평가를 수행하고, 다음 단에 연결된 로직블록의 논리평가를 활성화시키는 논리평가 활성화 신호를 발생한다. 그 결과, 클럭의 주기에 영향을 받지 않고 다음 단의 논리평가 시점을 충분히 보장해 줄 수 있으며, 전원 소모와 회로가 차지하는 면적을 감소시킬 수 있다.
도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 제1 내지 제3 타입 도미노 로직블록(100a, 100b, 200, 300)의 회로도이고, 도 6은 도 3 내지 도 5에 도시된 도미노 로직블록들에 대한 동작 타이밍을 보여주는 타이밍도이다. 도미노 로직은 연결 순서에 따라 연속해서 동작하는 복수 개의 로직블록들로 구성되며, 각각의 도미노 로직블록들은 서로 동일한 회로 구성을 가진다. 따라서, 도 3 내지 도 5에서는 설명의 편의를 위해 동일한 회로 구성을 가지는 복수 개의 도미노 로직블록들 중 하나의 도미노 로직 블록의 구성을 예를 들어 설명한다.
도 3에는 본 발명의 바람직한 실시예에 따른 제1 타입 도미노 로직블록(100a, 100b)의 회로도 및, 이들의 연결 관계가 도시되어 있다. 제1 타입의 도미노 로직블록(100a, 100b)은 논리평가 데이터(A, B, C, 그리고 Out1, X, Y) 가 모두 논리 하이(즉, 논리 '1')의 값을 가질 때 하이 레벨의 값(Out2)을 출력하는 AND 또는 NAND 로직블록의 기능을 수행한다. 도 3에 도시된 두 개의 제1 타입의 도미노 로직블록들(100a, 100b) 중 좌측의 도미노 로직블록(100a)은 도미노 로직을 구성하는 복수 개의 도미노 로직 블록들 중 첫 번째 로직블록에 해당된다. 상기 도미노 로직블록은 이전 단에 연결된 도미노 로직블록(미 도시됨)으로부터 입력된 논리평가 활성화신호 대신 시스템의 클럭신호(CLK)를 받아들여 논리평가를 수행하고, 다음 단에 연결된 로직블록을 위한 제1 논리평가 활성화신호(En1)를 발생한다. 이와 같은 클럭신호(CLK)의 입력은 최초의 로직블록 하나에만 해당된다.
그리고, 도 3의 우측의 도미노 로직블록(100b)은, 도미노 로직을 구성하는 복수 개의 도미노 로직 블록들 중 첫 번째 로직블록을 제외한 나머지 도미노 로직블록에 해당된다. 상기 도미노 로직블록(100b)은 이전 단에 연결된 로직블록(100a)으로부터 발생된 논리평가 활성화 신호(En1)를 사용하여 논리평가를 수행하고, 다음 단에 연결된 로직블록에 사용될 논리평가 활성화 신호(En2)를 발생한다. 이와 같이, 본 발명에 따른 도미노 로직은 시스템의 클럭(CLK)을 공유하여 논리평가를 수행하는 것이 아니라, 이전 단에서 발생된 논리평가 활성화 신호를 사용하여 논리평가를 수행하기 때문에, 시스템 클럭(CLK)의 주기에 영향을 받지 않는다. 그 결과, 하나의 논리평가 구간 동안 전달할 수 있는 신호의 수가 시스템 클럭(CLK)의 주기에 영향을 받지 않게 되어, 래치 회로나 감지 증폭 회로 등을 연결하지 않고도 큰 사이즈의 도미노 로직을 구현할 수 있게 된다. 도 3에 도시된 두 개의 제1 타입 도미노 로직블록들은(100a, 100b) 입력되는 신호가 클럭신호(CLK)인지, 또는 이전 단에 연결된 로직블록으로부터 발생된 논리평가 활성화 신호(En1)인지만 다를 뿐, 각각의 구성은 서로 동일하다. 따라서, 이하에서는 우측의 도미노 로직블록(100b)을 예로 들어 동작을 설명하기로 한다.
도 3을 참조하면, 본 발명에 따른 제1 타입의 도미노 로직블록(100b)은 활성화신호 발생부(110b)와 논리연산부(150b)로 구성된다. 활성화신호 발생부(110b)는 이전 단의 도미노 로직블록(100a)으로부터 발생된 제1 논리평가 활성화신호(En1)를 받아들이고, 상기 제1 논리평가 활성화신호(En1)와, 이전 단의 도미노 로직블록(100a)의 논리평가 결과(Out1), 그리고 외부로부터 입력된 논리평가 데이터(X, Y)에 응답해서 다음 단에 연결된 도미노 로직을 위한 제2 논리평가 활성화신호(En2)를 발생한다. 이를 위해 활성화신호 발생부(110b)는 이전 단의 도미노 로직블록(100a)으로부터 입력된 제1 논리평가 활성화신호(En1)를 반전시키는 인버터(101)와, 상기 인버터(101)의 출력 신호와 논리연산부(150b)에서 수행된 논리평가 결과(즉, 제1 노드(N1)의 전압 레벨))를 받아들여 논리 NOR 연산을 수행하는 NOR 게이트(103)를 포함한다. 활성화신호 발생부(110b)에서 수행된 논리 NOR 연산 결과는 논리평가가 완전히 수행된 이후에야 비로소 활성화되어 논리 하이('1')의 값을 갖게 된다. 활성화신호 발생부(110b)에서 발생된 논리 NOR 연산 결과는 다음 단에 연결된 도미노 로직에게 제2 논리평가 활성화신호(En2)로서 출력된다. 여기서, 상기 제 1 및 제 2 제2 논리평가 활성화신호(En2)는 펄스 신호로 구성된다.
논리연산부(150b)는 이전 단의 도미노 로직블록(100a)으로부터 발생된 제1 논리평가 활성화신호(En1)를 받아들인다. 그리고, 상기 제1 논리평가 활성화신호(En1)와, 이전 단의 도미노 로직블록(100a)으로부터 발생된 논리평가 결과(Out1), 그리고 외부로부터 입력된 논리평가 데이터(X, Y)에 응답해서 논리평가를 수행하고, 논리연산부(150b)에서 수행된 논리평가 결과(즉, 제1 노드(N1)의 전압 레벨)를 반전하여 다음 단에 연결된 도미노 로직블록(미 도시됨)으로 출력한다. 이를 위해 논리연산부(150b)는, 제1 및 제2 노드(N1, N2), 프리챠징부(160b), 논리평가부(170b), 그리고 논리평가 결과 출력부(109)를 포함하는 구성을 갖는다.
제1 노드(N1)는 프리챠지와 논리평가 결과가 실질적으로 반영되는 노드로서, 논리평가 결과를 출력하는 기능을 수행한다. 제2 노드(N2)는 활성화신호 발생부(110b)로부터 논리 NOR 연산 결과가 출력되는 노드로서, 다음 단에 연결된 도미노 로직 블록을 위한 논리평가 활성화 신호(En2)를 출력하는 기능을 수행한다.
프리챠징부(160b)는 전원전압(VDD)과 제 1 노드(N1) 사이에 연결된 전류 통로와, 활성화신호 발생부(110b)로부터 발생된 논리 NOR 연산 결과(즉, 제 2 노드(N2)의 전압 레벨)를 받아들이는 제어 단자를 구비한 P 타입의 풀 업 트랜지스터로 구성된다. 프리챠징부(160b)는 제2 노드(N2)를 통해 입력된 논리 NOR 연산 결과에 응답해서 제1 노드(N1)를 프리챠지 하는 기능을 수행한다. 논리평가부(170b)는 제 1 노드(N1)와 접지 사이에 직렬로 연결된 전류 통로와, 논리평가 데이터(Out1, X, Y)를 받아들이는 제어 단자를 구비한 복수 개의 N 타입의 풀 다운 트랜지스터들(106-108)로 구성된다. 논리평가부(170b)는 논리평가 구간 동안 논리평가 데이터(Out1, X, Y)와 제1 노드(N1)의 전압 레벨에 응답해서 상기 제1 노드(N1)의 전압을 접지 레벨로 강하시키는 기능을 수행한다. 논리평가 결과 출력부(109)는 인버터로 구성되어, 제1 노드(N1)의 전압 레벨을 반전하고, 반전된 결과(Out2)를 다음 단에 연결된 도미노 로직에게 출력하는 기능을 수행한다. 상기 도미노 로직블록(100b)으로부터 출력된 논리평가 결과(Out2)는 다음 단에 연결된 도미노 로직블록의 논리 평가 데이터 중 어느 하나로 사용된다.
도 3 및 도 6을 참조하면, 제1 타입의 도미노 로직 블록(100b)에 로우 레벨의 제1 논리평가 활성화신호(En1)가 인가되어 프리챠지 구간이 시작되면, 활성화신호 발생부(110b)는 로우 레벨의 NOR 연산 결과를 제2 노드(N2)와, 다음 단에 연결된 도미노 로직 블록으로 출력한다. 프리챠징부(160b)에 포함된 P 타입의 풀 업 트랜지스터(105)는 활성화신호 발생부(110b)로부터 발생된 로우 레벨의 논리 NOR 연산 결과에 응답해서 턴 온 되고, 제 1 노드(N1)를 전원전압(VDD) 레벨로 프리챠징 한다.
이어서, 제1 타입의 도미노 로직 블록(100b)에 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되어 논리평가 구간이 시작되면, 활성화신호 발생부(110b)는 먼저 로우 레벨의 NOR 연산 결과를 제2 노드(N2)로 출력한다. 프리챠징부(160b)에 포함된 P 타입의 풀 업 트랜지스터(105)는 활성화신호 발생부(110b)로부터 발생된 로우 레벨의 논리 NOR 연산 결과에 응답해서 턴 온 되어, 제 1 노드(N1)를 전원전압(VDD) 레벨로 프리챠징 한다. 이 때, 논리평가부(170b)는 논리평가 데이터(Out1, X, Y)에 응답해서 제 1 노드(N1)의 전압 레벨을 접지 레벨로 강하시키는 논리평가 동작을 수행하는데, 논리평가부(170b)에서 수행되는 논리평가가 완전히 수행되는지의 여부는 논리평가부(170b)에 인가되는 논리평가 데이터(Out1, X, Y)의 값에 따라 결정된다.
예를 들어, 제1 타입의 도미노 로직 블록(100b)으로 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되고, 논리평가부(170b)의 풀 다운 트랜지스터들(106-108)로 하이 레벨의 논리평가 데이터(Out1, X, Y)가 인가되면, 풀 다운 트랜지스터들(106-108)은 모두 턴 온 되어 제1 노드(N1)의 전압을 접지 레벨로 강하시킨다. 제1 노드(N1)의 전압이 접지 레벨로 강하됨에 따라 활성화신호 발생부(110b)는 하이 레벨의 NOR 연산 결과(즉, 하이 레벨의 제2 논리평가 활성화신호(En2))를 제2 노드(N2)와 다음 단의 도미노 로직블록으로 출력하고, 프리챠징부(160b)는 턴 오프 되어 제 1 노드(N1)에 대한 프리챠징 동작을 중단하게 된다. 그 결과, 제1 타입의 도미노 로직 블록(100b)은 다음 단에 연결된 도미노 로직블록에게 하이 레벨의 논리평가 결과(Out2)를 출력하여, 제1 타입의 도미노 로직 블록(100b)으로 하여금 논리 평가를 수행하도록 한다.
그리고, 제1 타입의 도미노 로직 블록(100b)으로 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되고, 논리평가부(170b)의 풀 다운 트랜지스터들(106-108)로 하이 레벨이 아닌 논리평가 데이터(Out1, X, Y)가 인가되면, 논리평가부(170b)에 포함된 풀 다운 트랜지스터들(106-108)은 턴 오프 되고, 그로 인해 제1 노드(N1)의 전압은 하이 레벨을 그대로 유지하게 된다. 그 결과, 활성화신호 발생부(110b)는 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되었음에도 불구하고 로우 레벨의 NOR 연산 결과(즉, 로우 레벨의 논리평가 활성화 신호(En2))를 제2 노드(N2)와 다음 단의 도미노 로직블록으로 출력하게 되고, 논리평가 결과 출력부(109)는 다음 단에 연결된 도미노 로직블록에게 로우 레벨의 논리평가 결과(Out2)를 출력하게 된다. 따라서, 다음 단에 연결된 도미노 로직 블록은 로우 레벨의 논리평가 활성화 신호(En2)에 응답해서 논리평가를 수행하지 않고, 하이 레벨의 논리평가 활성화 신호(En2)가 인가될 때까지 대기하게 된다.
앞에서 설명한 바와 같이, 제2 노드(N2)에서 출력되는 논리평가 활성화 신호(En2)는 논리연산부(150b)에서 논리평가가 완전히 수행되어, 논리 하이의 논리평가 값(Out2)이 다음 단에 연결된 도미노 로직블록으로 전달될 때만 논리 하이(즉, 논리 '1')의 값을 출력할 수 있게 된다. 그 결과, 다음 단에 연결된 도미노 로직블록은 이전 단에 연결된 도미노 로직 블록이 논리평가를 실질적으로 수행한 경우에만 활성화되어 논리평가를 수행할 수 있게 된다. 따라서, 각각의 도미노 로직 블록은 자신이 활성화되기 전에는 전원을 전혀 소모하지 않게 되어, 전원 소모가 줄어들게 된다.
그리고, 본 발명에 따른 제1 타입의 도미노 로직 블록(100b)은 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되었지만, 논리평가부(170b)로 인가되는 논리평가 데이터(Out1, X, Y)가 하이 레벨이 아니어서 제 1 노드(N1)가 하이 레벨의 전압을 그대로 유지해야하는 경우, 프리챠징부(160b)로 하여금 활성화신호 발생부(110b)로부터 발생된 로우 레벨의 NOR 연산 결과에 응답해서 제 1 노드(N1) 를 전원전압(VDD) 레벨로 계속 프리챠징 하도록 한다. 그 결과, 제1 노드(N1)의 전압이 강하되는 챠지 공유(charge sharing) 현상이 발생하지 않게 되어 도미노 로직의 오동작을 방지할 수 있게 된다. 그리고, 챠지 공유 현상의 방지를 위해 제 1 노드(N1)를 지속적으로 챠징해 주는 별도의 풀업 트랜지스터를 구비하지 않기 때문에, 전원이 소모되는 문제가 없고, 회로 구성 또한 간단해 지는 효과가 있다.
또한, 본 발명에 따른 도미노 로직 블록(100a, 100b)은 서로가 클럭신호(CLK)를 공유하지 않고, 이전 단에 연결된 도미노 로직블록으로부터 발생된 논리평가 활성화 신호에 따라 논리평가 동작을 수행하기 때문에, 클럭의 주기에 영향을 받지 않고 다음 단의 논리평가 시점을 충분히 보장해 줄 수 있다. 그 결과, 도 6에 도시된 바와 같이, 본 발명에 따른 도미노 로직 블록(100a, 100b)은 클럭신호(CLK)에 의해 정의되는 논리평가 구간(Ev1) 보다 더욱 길어진 논리평가 구간(Ev2)을 확보할 수 있게 된다.
계속해서, 도 4에는 본 발명의 바람직한 실시예에 따른 제2 타입 도미노 로직블록(200)의 회로도가 도시되어 있다. 제2 타입의 도미노 로직블록(200)은 제1 타입의 도미노 로직블록(100a, 100b)과 마찬가지로 논리평가 데이터(Out1, B, C)가 모두 논리 하이(즉, 논리 '1')의 값을 가질 때 하이 레벨의 값(Out2)을 출력하는 AND 또는 NAND 로직블록의 기능을 수행한다. 여기서, Out1로 표시된 논리평가 데이터는 도 4에 도시된 제2 타입 도미노 로직블록(200)의 이전 단에 연결된 도미노 로직블록으로부터 발생된 논리평가 결과를 의미한다.
도 4를 참조하면, 제2 타입의 도미노 로직블록(200)은 활성화신호 발생부(210)와 논리연산부(250)로 구성되며, 논리연산부(250)는 제1 및 제2 노드(N1, N2), 프리챠징부(260), 논리평가부(270), 및 논리평가 결과 출력부(109)로 구성된다. 이 같은 제2 타입의 도미노 로직블록(200)의 회로 구성은 도 3에 도시된 제1 타입의 도미노 로직블록(100a, 100b)과 실질적으로 동일하며, 다만 제2 타입의 도미노 로직블록(200)에 활성화 신호 출력부(201)가 하나 더 구비되는 차이점을 가지고 있다. 따라서, 중복되는 설명을 피하고, 설명을 간단히 하기 위해, 도 4에 도시된 회로의 구성 요소 중 도 3에 도시된 회로와 동일한 기능을 수행하는 구성 요소에 대해서는 각각 동일한 참조번호를 부여하였고, 동일한 구성 요소에 대한 설명은 이하 생략하기로 한다.
도 4를 참조하면, 활성화 신호 출력부(201)는 P 타입의 스위칭 트랜지스터로 구성되며, 상기 스위칭 트랜지스터의 전류 통로의 일 단은 제2 노드(N2)에 연결되고, 전류 통로의 타단은 다음 단의 도미노 로직 블록에 연결된다. 그리고, 제어 노드는 제1 노드(N1)에 연결되어, 제1 노드(N1)의 전압 레벨에 따라 다음 단에 연결된 도미노 로직블록에게 제2 노드(N2)의 전압 레벨에 해당되는 제2 논리평가 활성화신호(En2)를 선택적으로 출력한다. 즉, 본 발명에 따른 제2 타입의 도미노 로직블록(200)은 활성화 신호 출력부(201)를 통해 제1 노드(N1)의 전압이 강하된 경우에만(즉, 실제 논리평가를 수행한 경우에만) 하이 레벨의 제2 논리평가 활성화신호(En2)를 다음 단에 연결된 도미노 로직블록으로 출력한다.
이 같은 회로 구성은, 디코더와 같은 다단 도미노 로직 회로를 구현할 때 복 수 개의 제2 타입의 도미노 로직블록들이 하나의 로직 블록에 연결되는 경우(즉, 다 대 일로 연결되는 경우)를 고려한 것으로서, 다 대 일로 연결된 복수 개의 제2 타입의 도미노 로직블록들 중 어느 하나의 제2 도미노 로직블록으로부터 로우 레벨의 제2 논리평가 활성화신호(En2)가 발생되고, 다른 하나의 제2 도미노 로직블록으로부터 하이 레벨의 제2 논리평가 활성화신호(En2)가 인가되면, 제2 논리평가 활성화신호(En2)의 전압 차로 인해 제2 타입의 도미노 로직블록(200)에 손상이 발생될 수 있으므로, 이와 같은 회로 손상을 방지할 수 있도록 제2 타입의 도미노 로직블록(200)이 실제 논리평가를 수행한 경우에만 하이 레벨의 제2 논리평가 활성화신호(En2)를 다음 단에 연결된 도미노 로직블록으로 출력하고, 그렇지 않은 경우에는 아무런 출력 값도 가지질 않도록 한다. 그리고, 다음 단에 연결된 도미노 로직블록의 프리챠지 동작은 다 대 일로 연결된 복수 개의 제2 타입의 도미노 로직블록(200) 중 임의의 논리평가 활성화신호에 동기 되어 수행되도록 한다.
도 5에는 본 발명의 바람직한 실시예에 따른 도미노로직을 구성하는 제3 타입의 도미노 로직블록(300), 즉 ROM 타입의 도미노 로직 블록의 회로도가 도시되어 있다. 제3 타입의 도미노 로직블록(300)은 논리평가 데이터(Out1, B, C) 중 어느 하나가 논리 하이(즉, 논리 '1')의 값을 가질 때 하이 레벨의 값(Out2)을 출력하는 OR 또는 NOR 로직블록의 기능을 수행한다. 여기서, Out1로 표시된 논리평가 데이터는 도 5에 도시된 제3 타입 도미노 로직블록(300)의 이전 단에 연결된 도미노 로직블록으로부터 발생된 논리평가 결과를 의미한다.
도 5를 참조하면, 제3 타입의 도미노 로직블록(300)은 활성화신호 발생부(310)와 논리연산부(350)로 구성되며, 논리연산부(350)는 제1 및 제2 노드(N1, N2), 프리챠징부(360), 논리평가부(370), 및 논리평가 결과 출력부(109)로 구성된다. 이 같은 제3 타입의 도미노 로직블록(300)의 기본적인 회로 구성 역시 도 3에 도시된 제1 타입의 도미노 로직블록(100a, 100b)과 실질적으로 동일하며, 다만 제3 타입의 도미노 로직블록(300)의 논리연산부(350)가 제 1 노드(N1)와 접지 사이에 직렬로 연결된 복수 개의 풀 다운 트랜지스터들을 포함하는 대신 제 1 노드(N1)와 접지 사이에 병렬로 연결된 복수 개의 풀 다운 트랜지스터들(306-308)을 포함하는 차이점을 가지고 있다. 따라서, 중복되는 설명을 피하고, 설명을 간단히 하기 위해, 도 5에 도시된 회로의 구성 요소 중 도 3에 도시된 회로와 동일한 기능을 수행하는 구성 요소에 대해서는 각각 동일한 참조번호를 부여하고, 동일한 구성 요소에 대한 설명은 이하 생략하기로 한다.
도 5를 참조하면, 본 발명에 따른 제3 타입의 도미노 로직블록(300)은 디코더와 같은 다단 도미노 로직 회로를 구현할 때 이전 단에 연결되는 도미노 로직블록들이 복수 개일 경우를 고려한 것으로서, 이전 단에 연결된 복수 개의 도미노 로직블록들 중 어느 하나로부터 제1 논리평가 활성화신호(En1)가 발생되면 이전 단에 연결된 도미노 로직블록으로부터 입력된 논리평가 데이터(Out1, B, …)를 받아들여 논리평가를 수행한다.
도 7은 도 3 내지 도 5에 도시된 제1 내지 제 3 타입 도미노 로직블록들(100-300)이 적용된, 본 발명의 바람직한 실시예에 따른 다단 도미노 로직 디코더(1000)의 개략적인 구성을 보여주는 블록도이고, 도 8 및 도 9는 도 3 내 지 도 5에 도시된 제1 내지 제 3 타입 도미노 로직블록들(100-300)이 적용된, 본 발명의 바람직한 실시예에 따른 다단 도미노 로직 디코더(2000, 3000)의 상세 구성을 보여주는 블록도이다.
도 7의 다단 도미노 로직 디코더(1000)는 입력 신호(In1, In2, …)의 도달 시간에 따라 병렬(parallel) 형태 또는 직렬(serial) 형태로 구성될 수 있다. 도 8은 병렬 형태의 다단 도미노 로직 디코더(2000)의 구성 예를 보여주고 있고, 도 9는 직렬 형태의 다단 도미노 로직 디코더(3000)의 구성 예를 각각 보여주고 있다.
도 7 내지 도 9를 참조하면, 본 발명에 따른 다단 도미노 로직 디코더(1000-3000)는, 직렬로 연결된 복수 개의 제1 타입 도미노 로직블록들(100a-100n)과, 하나 또는 그 이상의 제2 타입 도미노 로직블록(200a-200n)과, 하나 또는 그 이상의 제3 타입의 도미노 로직블록(300, 즉 ROM 로직블록), 그리고 하나의 래치/감지 증폭 회로(700)로 구성된다. 도 7에서 알 수 있는 바와 같이, 본 발명에 따른 다단 도미노 로직 디코더(1000-3000)는, 각각의 로직블록들이 시스템의 클럭(CLK)을 공유하여 논리평가를 수행하는 것이 아니라, 첫 번째 도미노 로직블록(100a)에서만 시스템의 클럭(CLK)을 받아들여 논리평가를 수행하고, 나머지 로직블록들(100b, 100c, …, 200, 300)에서는 이전 단에서 발생된 논리평가 활성화 신호(En1, En2, …)를 사용하여 논리평가를 수행하기 때문에, 시스템 클럭(CLK)의 주기에 영향을 받지 않게 된다. 그 결과, 하나의 논리평가 구간 동안 전달할 수 있는 신호의 수가 시스템 클럭(CLK)의 주기에 영향을 받지 않게 되어, 복수 개의 도미노 로직들 사이에 래치 회로나 감지 증폭 회로를 연결하여 논리평가 결과를 소정 시간동안 래치( 또는 감지)해 줄 필요가 없게 된다. 따라서, 본 발명에 따른 다단 도미노 로직 디코더(1000-3000)는 복수 개의 도미노 로직블록들을 연결하는 것만으로도 큰 사이즈의 도미노 로직을 구현할 수 있으며, 단지 최종 출력 데이터를 출력하는 데에만 래치/감지 증폭 회로(700)를 사용한다.
앞에서 설명한 바와 같이, 본 발명에 따른 도미노 로직은, 시스템의 클럭신호(CLK)를 공유하여 사용하는 대신, 이전 단의 도미노 로직블록(100a, 100b, 100c, …, 200)으로부터 발생된 제1 논리평가 활성화신호(En1, En2, …)를 사용하여 논리평가 동작을 수행한다. 따라서, 클럭신호(CLK)의 레벨에 따라 출력 노드가 주기적으로 프리챠지 되지 않게 되어, 도미노 로직블록의 전원 소모가 최소화되고, 각각의 도미노 로직 블록이 시스템의 클럭신호(CLK)의 주기에 영향을 받지 않고 다음 단의 논리평가 시점을 충분히 보장해 줄 수 있게 된다.
또한, 디코더와 같은 다단 도미노 로직 회로를 구현할 때 로직블록 사이에 래치회로나 센스 앰프 회로를 연결할 필요가 없으므로, 회로가 차지하는 면적을 감소시킬 수 있고, 추가 회로가 필요 없기 때문에 전원 소모를 줄일 수 있다.
뿐만 아니라, 각 도미노 로직 블록은 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되긴 하였으나 논리평가 데이터가 하이 레벨이 아니어서 제 1 노드(N1)가 하이 레벨의 출력 값을 유지해야 하는 경우, 프리챠징부(160, 260, 370)로 하여금 활성화신호 발생부(110, 210, 310)로부터 발생된 로우 레벨의 NOR 연산 결과에 응답해서 제 1 노드(N1)를 전원전압(VDD) 레벨로 계속 프리챠징 하도록 한다. 그 결과, 별도의 풀업 트랜지스터를 구비하지 않고도 제1 노드(N1)의 전압이 강하되는 챠지 공유(charge sharing) 현상을 방지할 수 있게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 도미노 로직의 전체 면적과 전원 소모가 최소화된다. 그리고, 도미노 로직 블록의 입력단 또는 출력단마다 래치회로 또는 감지회로를 구비하지 않고도 대용량의 다단 도미노 로직을 구성할 수 있다.

Claims (17)

  1. 클럭신호와 입력 데이터에 응답해서 논리평가(evaluation)를 수행하고, 제1 논리평가 데이터와 제1논리평가 활성화신호를 발생하는 제1로직블록; 그리고
    상기 제1논리평가 활성화신호와 상기 제1 논리평가 데이터에 응답해서 논리평가를 수행하고 제2 논리평가 데이터와 제2 논리평가 활성화신호를 발생하는 제2로직블록을 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.
  2. 제 1 항에 있어서,
    상기 제1 및 제 2 논리평가 활성화신호는 펄스신호인 것을 특징으로 하는 파이프라인 도미노 로직.
  3. 제 2 항에 있어서,
    상기 제1 논리평가 활성화신호는 상기 제2로직블록의 논리평가 구간이 상기 클럭신호의 주기에 의해 제한을 받지 않도록 논리평가 시점을 충분히 보장해 주는 것을 특징으로 하는 파이프라인 도미노 로직.
  4. 제 2 항에 있어서,
    상기 제2로직블록은, 상기 제1로직블록이 논리평가를 수행하고 활성화된 값을 갖는 상기 제1논리평가 활성화신호를 발생한 경우에 비로소 활성화되는 것을 특 징으로 하는 파이프라인 도미노 로직.
  5. 제 1 항에 있어서, 상기 제1로직블록은,
    상기 클럭신호와 상기 입력 데이터에 응답해서 논리평가를 수행하고 상기 제1 논리평가 데이터를 발생하는 논리연산부; 그리고
    상기 클럭신호와 상기 제1논리평가 데이터에 응답해서 상기 제1논리평가 활성화신호를 발생하는 활성화신호 발생부를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.
  6. 제 5 항에 있어서, 상기 제2로직블록은,
    상기 제1논리평가 활성화신호와 상기 제1 논리평가 데이터에 응답해서 논리평가를 수행하고 상기 제2 논리평가 데이터를 발생하는 논리연산부; 그리고
    상기 제1논리평가 활성화신호와 상기 제2논리평가 데이터에 응답해서 상기 제2논리평가 활성화신호를 발생하는 활성화신호 발생부를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.
  7. 연결 순서에 따라 연속해서 동작하는 복수 개의 로직블록들을 포함하는 파이프라인 도미노 로직에 있어서:
    각각의 로직블록은,
    이전 단에 연결된 제1로직블록으로부터 입력된 제1논리평가 활성화신호와 제1 논리평가 데이터에 응답해서 논리평가를 수행하여, 제2 논리평가 데이터를 발생하는 논리연산부; 그리고
    상기 제1논리평가 활성화신호와 상기 제2 논리평가 데이터에 응답해서 제2논리평가 활성화신호를 발생하여, 다음 단에 연결된 제2로직블록으로 출력하는 활성화신호 발생부를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.
  8. 제 7 항에 있어서,
    상기 제1 및 제 2 논리평가 활성화신호는 펄스신호인 것을 특징으로 하는 파이프라인 도미노 로직.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 논리평가 활성화신호는 상기 각 로직블록의 논리평가 시점이 상기 클럭신호의 주기에 의해 제한을 받지 않도록 논리평가 구간을 확보해 주는 것을 특징으로 하는 파이프라인 도미노 로직.
  10. 제 8 항에 있어서,
    상기 로직블록은, 이전 단에 연결된 상기 제1로직블록이 논리평가를 수행하고 활성화된 값을 갖는 상기 제1논리평가 활성화신호를 발생한 경우에 비로소 활성화되는 것을 특징으로 하는 파이프라인 도미노 로직.
  11. 제 7 항에 있어서,
    상기 활성화신호 발생부는, 상기 제1논리평가 활성화신호의 반전된 값과 상기 제2 논리평가 데이터를 받아들여 논리 NOR 연산을 수행하는 것을 특징으로 하는 파이프라인 도미노 로직.
  12. 제 11 항에 있어서, 상기 논리연산부는
    출력 노드와;
    상기 제1논리평가 활성화신호와, 상기 활성화신호 발생부의 상기 논리 NOR 연산 결과에 응답해서 상기 출력 노드를 프리챠지 하는 프리챠징부와;
    상기 제1논리평가 활성화신호와 상기 제1 논리평가 데이터에 응답해서 상기 출력 노드의 전압을 강하시키는 논리평가부; 그리고
    상기 출력 노드의 전압을 반전하여 상기 제2로직블록에게 상기 제2 논리평가 데이터로 출력하는 논리평가 데이터 출력부를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.
  13. 제 12 항에 있어서,
    상기 파이프라인 도미노 로직은, 상기 논리평가에 의해 상기 출력 노드의 전압이 강하되는 경우를 감지하여 상기 제2논리평가 활성화신호를 출력하는 활성화신호 출력부를 더 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.
  14. 제 12 항에 있어서,
    상기 프리챠징부는 전원전압과 상기 출력 노드 사이에 연결된 전류 통로와, 상기 활성화신호 발생부로부터 상기 논리 NOR 연산 결과를 받아들이는 제어 단자를 구비한 풀 업 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.
  15. 제 12 항에 있어서,
    상기 프리챠징부는 상기 출력 노드에 대한 챠지 공유(charge sharing) 현상을 방지하기 위해 상기 논리평가가 완전히 수행될 때까지 상기 출력 노드를 프리챠지 하는 것을 특징으로 하는 파이프라인 도미노 로직.
  16. 제 12 항에 있어서,
    상기 논리평가부는 상기 출력 노드와 접지 사이에 직렬로 연결된 전류 통로와, 상기 제1 논리 평가 데이터를 받아들이는 제어 단자를 구비한 복수 개의 풀 다운 트랜지스터들을 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.
  17. 제 12 항에 있어서,
    상기 논리평가부는 상기 출력 노드와 접지 사이에 병렬로 연결된 전류 통로와, 상기 제1 논리 평가 데이터를 받아들이는 제어 단자를 구비한 복수 개의 풀 다운 트랜지스터들을 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.
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