TWI325690B - P-domino register with accelerated non-charge path - Google Patents

Description

1325690 九、發明說明： 【發明所屬之技術領威】

本案要求下列的優先權：於2006年6月19日提交的 美國正式申請案11/424762号。 本申請與以下美國專利申請有關’其具有共同受讓人 以及共同發明人。 序號 提交曰期 發明名稱 10/640369 08/13/2003 NON-INVERTING DOMINO REGISTER 11/023145 12/27/2004 NON-INVERTING DOMINO REGISTER 11/251517 10/14/2005 N-DOMINO OUTPUT LATCH 11/251399 10/14/2005 P-DOMINO OUTPUT LATCH 11/424756 06/16/2006 N-DOMINO REGISTER WITH ACCELERATED NON-DISCHARGE PATH 11/251384 10/14/2005 P-DOMINO REGISTER 11/463976 8/11/2006 ACCELERATED N-CHANNEL DYNAMIC REGISTER 11/463980 8/11/2006 ACCELERATED P-CHANNEL DYNAMIC REGISTER 本發明係有關於 動態邏輯和暫存器（register)功 能’特別是具加速非充電路徑（accelerated non-charge path)之P型多米諾暫存器，用以暫存複雜邏輯電路之輸 出’以確保該邏輯電路之速度和尺寸等重要需求。 5 1325690 【先前技術】 積體電路，特別是具有同步管線式（synchronous pipe line)架構者，需要使用大量的暫存器。暫存器邏輯 被用來將裝置和電路的輸出保持一段時間，使得此等輸出 可被其他的裝置和電路所接收。在諸如管線式微處理器的 時脈系統（clocked system)中，暫存器被用來將特定管線 級（stage)之輸出保持一個時脈週期的時間，使得其後級 之輸入電路在此期間可接收該輸出，同時此特定管線級也 同步產生新的輸出。 以往，實務上經常在諸如多重輸入多工器（muxes)、多 位元編碼器（mul ti-bit encoders)等複雜邏輯估算電路 (evaluation circuit)之前和之後加入暫存器以保持此 估算電路之輸入和輸出值。一般而言，此等暫存器有其相 關之設置時間和維持時間（setup and hold time)的需 求，此二數值皆對前級之估算電路有所限制。另外，暫存 器有其對應之資料至輸出時間（data-to-output time)特 性，其限制了後級之估算電路。暫存器之”速度”通常以 其資料至輸出時間來評量，亦即其設置時間和時脈至輸出 時間（clock-to-output time)之總和。 1325690 於邏輯估算電路之前後加入傳統暫存器會將延遲引入 管線式系統中，其累積之效應導致其運作速度明顯變慢。 更明確地說，此等延遲之一明顯來源係指邏輯估算電路沪 須滿足資料至輸出時間之需求以確保穩定之暫存器輸 出。為了增加整體管線系統的速度，必須降低這些延遲以提供額 外的時間至每一級。 與本說明書相關的另一美國申請案（美國專利公開第 2005/0127952A1 ，標題為” Non_inverting D〇min〇

Register”（非反相多米諾暫存器））揭示前述之問題。該 案描述一非反相多米諾暫存器結合邏輯估算函數和對應之 暫存器以達成比傳統方法快速之時脈至輸出時間，而不必 犧牲其輸出之穩疋性。揭示於其中之非反相多米諾暫存 器，相對於傳統反相多米諾暫存器之較慢的轉移響應 (transition response)，其回應時脈信號之輸出信號轉 移被證明極為快速。傳統歧相Μ諾暫存器對應於邏輯電路 的設定亦具有賴，其巾邏輯電路可以為Ν通道麵电路，ρ通道 邏輯电路或是上述兩者之組合。 申請人之另-美國專利公開第2_/嶋奶㈣號（標 題為” P-D0minoRegister(p型多米諾暫存器），，）揭: 132569〇 使用p型通道之非反相多米諾暫存器。 當輸入資料促使非反相暫存器對預充電節點 (pre-char*ged node )放電或對預放電節點 (pre-discharged node)充電，使得N型通道與p型通 道之非反相多米諾暫存器提供了速度上的優點。本發明人 發現，當預充電節點（pre-charged node)沒有放電或預 魯放電節點（pre-discharged node)沒有充電時，亟需要 減低N型通道與P型通道之非反相多米諾暫存器的時脈至 輪出時間（clock-to-output time)。 - 因此，有必要提出一種改良之N型與p型多米諾暫存 器’其具有加速非放電路控或非充電路徑，不但可以提供 先前揭示之非反相多米諾暫存器的所有優點，並且就多米 • 諾級(domino sta阴）而言更具彈性而亟適用於高漏電或高雜 訊之環境。 【發明内容】 . 本發明實施例之一提供一種非反相暫存器，其包含多米諾 -級、寫入級、反相器、低維持路徑、高維持路徑及輸出級。多米 諾級依據至少一資料信號之狀態和脈衝時脈信號以估算一邏輯函 8 1325690 時脈信號相對於—對稱時脈信號具有—延遲Uag) 4 =稱時脈信號為高位準時，多米諾級對—預放電節點進行^ Γ，且當脈衝時脈信號變為低位準時’則打開—估算視窗，若估 =立則撕電_至高解，喊估算料謂維持預放 =低鱗。胃入_接认恤。冑人朗應脈衡時脈 ^、對稱時脈信號，若預放電節點變為高位準則下拉一第 :Γ至低位準;而若預放電節點、對稱時脈信號為低位準 第推升第—初崎㈣點至高位準。反_具有—輸人端連接至 點—=Γ節點’且具有一輸出端連接至一第二初級輸出節 1备被致能時’低轉路徑轉第—她輸㈣點於低位準， ^讀_脈信號、第二初級輸出節點皆為高位準時，則低 寺路顿致能’否則即被禁能。當被致能時，高維持路徑維持第 =輸咖㈣鮮，其增：初崎咖、預放電節 依in料，職維持職被致能，否晰能。輪出級 電即點、第一初級輸出節點之狀態提供一輸出信號。 路、本發明另一實施例提供一種多米諾暫存器，其包含估算電 以電路、反相器、維持電路、輸出電路。t—對稱時脈信 位準時’則估算電路對第-節點預放電；當—脈衝時脈信 低鱗時，麻算—邏輯函數㈣控㈣—節點之狀態。 、鱗脈信號係由對稱時脈信號所導出。寫入電路連接至第一節 點並接收對_難號。料—… 動-第二節點，當對稱時脈信“位準時m電路驅 低位準，則寫入電路驅動第二『::位準時，若第—節點維持 端連接至第二節點，且具有‘ 了位準。反相器具有—輪入 路連接至第二節點、第三節點、:出端連接至-第三節點。維持電 脈f號皆為高位準時，則維持電，三節點、對稱時 二節點、第點皆為低位祕於低位準；當第 位準。輸出電路依據第一節點則，持電路維持第二節點於高 號。 · 二節點之狀態以提供一輸出信 本發明又-實施例提供 輸出的方法。此綠包含私_ι輯錄及產生一非反相 號，其中脈衝時脈錢相_對^2脈錢及—脈衝時脈信 當對稱時脈錢為高鱗時，職電=號具有—延遲（1心 _脈信賴為低位準時，當脈 態；春± 佑异一邏輯函數以控制第一節點之狀 一第:_脈_為低鱗時，依據第-節點之狀態以控制 雄第二點之狀態；定義第三節點之狀態為第二節點之反相狀 即點、第三節點皆為低位準時，致能―高狀態維持路 _=二節點於高位準，否則即禁能高狀態維持路徑；當對 維拄笛t號帛一即點皆為高位準時，致能一低狀態維持路徑以 雜於低位準，相即魏錄態雜路徑；及根據第 1325690 一節點、第三節點之狀態以決定一輸出節點之狀態。 【實施方式】 以下的實施例說明係用以讓一般熟悉相關技術者得以 製造和使用本發明所揭示之内容。本說明書所描述之普遍 原理可應用於其他實施例，且對於較佳實施例所作之各種 變化乃為熟悉相關技術者所易於推導。因此，本發明不侷 限於此處所提出之特定實施例，其應以所揭示原理和新穎 特徵作最大的解釋。 發明人體認到對於邏輯電路，速度、尺寸、和穩定性 均為其關鍵因素，且需要提供能彈性配合其估算邏輯電路 (evaluation logic)且適用於高漏電或高雜訊環境之暫 存器輸出，並且針對特定資料輸入狀態而具有快速的時脈 至輸出時間（clock-to-output time)。因此發展出一種 非反相 N型多米諾暫存器（non-inverting N-domino register )，配合以下第一圖至第Η —圖之說明，在不犧牲 輸出穩定性之前提下即具有快速之資料至輸出時間 (data-to-output time)，且既能彈性配合其估算邏輯之 實施，亦能適用於高漏電或高雜訊環境。當應用於高度依 賴暫存器和多米諾邏輯以逐級轉移資料的管線式架構 11 1325690 (pipeline architecture)時，本發明實施例所揭露之 非反相P型多米諾暫存器可以使得整體裝置之運作速度顯 著提昇。藉此，整體裝置可使用較快且較小之元件來組 成，而適用於高漏電或高雜訊環境，毋須犧牲其速度。 第一圖顯示非反相N型多米諾暫存器100之電路圖，其 揭露於美國專利公開第2005/0127952A1號。此非反相N Φ 型多米諾暫存器100包含一邏輯估算輸入級（logic evaluation input stage )，或稱為多米諾級，其由堆疊的 P型通道（P-channel )元件PI、N型通道元件N2以及估 算邏輯電路（evaluation logic) 104所組成。P型通道 元件P1和N型通道元件N2係一估算元件互補對，串聯至 估算邏輯電路104之兩端。估算邏輯電路104可單純為僅 含有單一 N型通道元件或者為較複雜的邏輯函數電路。P • 型通道元件P1之源極連接至電壓源VDD，而其汲極則連 接至節點105，以提供一預充電（pre-charge)信號TOP。 估算邏輯電路104連接於節點105和N型通道元件N2的 汲極之間，N型通道元件N2之源極則接地。一時脈信號 -CLK藉由節點101輸入至P型通道元件P1和N型通道元 • 件N2之閘極。一組N重節點103提供N個資料信號DATA 予估算邏輯電路104,其中N為任意之正整數。 s ) 12 位於非反相N型多米諾暫存器loo的多米諾級之後係為 (storage stage)，其包含元件 P2、N3、N4 和 弱維持電路（weak keeper circuit)109。在此儲存級内， 牛Μ、N3、和N4可視為一“寫入級（write stage) ” ’ 維持电路109則可視為一維持級（keeper stage)。節 ··" 01連接至Ν3的閘極，而節點1〇5連接至Ρ2和Ν4的

閑極。Ρ2的源極連接至VDD，而其汲極連接至第一初級輸 出即點107 ’用以提供第一初級輸出信號QII。節點107 連接至N3的沒極’且連接至反相器109A之輸入端和另一

反相器109B之輪出端。反相器1〇9A之輸出端連接至第二 初級輸出節點111 ’用以提供第二初級輸出信號QI，第二 初級輸出節點111連接至反相器l〇9B之輸入端。反相器 109A和1〇9Β於節點1〇7和U1之間交又耦接而共同構成 弱維持電路109。N3之源極連接至Μ之汲極，N4之源極 則接地。 位於非反相Ν型多米諾暫存器1〇〇的儲存級之後係為 一輸出級，其包含Ρ型通道元件Ρ3和Ρ4以及Ν型通道元 件Ν5和Ν6。節點1〇5連接至Ρ4和Ν6之閘極，而節點ΐη 連接至和Ν5之閘極。和Ρ4之源極連接至vdd而其 13 1325690 没極共同連接至輸出節點113，用以提供輸出信號Q。輸 出節點113連接至N 5之沒級，N 5之源極連接至N 6之汲 級，N6之源極則接地。P型通道元件通常做為推升 (pull-up)元件而N型通道元件通常做為下拉（pul 1-down) 元件。 第二圖顯示非反相N型多米諾暫存器100中CLK， 籲 DATAN，TOP，QII，QI，和Q信號之時序圖200。為簡化 起見，信號之間的轉移時間（trans i t i ons t ime)採用預 估值，且延遲時間已予以忽略。DATAN以單一信號來代表 • N個DATA信號。當資料信號之整體狀態使得估算邏輯電 路104之邏輯成立以進行估算時，DATAN信號顯示為高位 準，因而使得預充電信號TOP下拉至低位準；當估算邏輯 電路104之邏輯不成立時，DATAN信號顯示為低位準，因 • 而使得預充電信號TOP維持於高位準。因此，當估算邏輯 電路104之估算邏輯“成立”時，將使得信號TOP從預充 之高位準狀態轉變至低位準狀態；當估算邏輯“不成立” 時，信號TOP將停留於預充之高位準狀態。換句話說，當 ' 估算邏輯電路104使信號TOP放電（discharge)時，信 • 號TOP從預充電之高位準狀態轉變至低位準狀態；當信號 TOP因估算邏輯“不成立”而停留於預充電之高位準狀 14 1325690 態’則稱為非放電（non-discharge)。 於時間TO，信號CLK初始為低位準，元件N2被關閉而 兀件P1導通，其使得多米諾級將信號τ〇ρ預充電至高位 準。信號top預充電至高位準係為了在CLK信號之上升緣 時藉由估算邏輯電路1〇4以估算信號DATAN作準備，其中 之信號DATAN初始為高位準。預充電信號τ〇ρ導通元件 # Ν4和元件Ν6。信號QI ί停留於其先前狀態（如圖所顯示 之初始邏輯低位準狀態）域由維持料109維持其狀 先、彳5號QI初始為尚位準而導通元件Ν5，使得輸出_號 -Q經由元㈣和Ν6於初始時下拉為低位準。，出“ 於時間Τ1時，信號CLK變成高位準，由於信號趙Ν 是高位準因而使得信號餅放電至低位準。尤其此時元件 犯被導通而估算邏輯電路104經由Ν2之接地而將信號 爾拉至低位準。信號鼠經由元件Ρ2推升至高位準， 且輸出信號Q經由元件Ρ4推升至高位準。信號Qn和Q 大約在時間T1同時推升至高位準，而錢經由反相器 :至低位準。位於維持電路1〇9輸出端之反相狀 =號驅動元件_。當QI為高位準，⑺關閉而 N5導通，而當在低位準，P3導通而奶闕閉 15 1325690 « » _ * 時間T2時，CLK信號變成低位準，TOP信號又再一次預充 電至高位準。P2和N3關閉使得節點107不被驅動至任何 狀態。但是，藉由維持電路109之運作，QII和QI信號 各自停留於原來之狀態，因此，在剩餘之半個CLK週期 中，Q、QII信號停留於高位準而QI信號停留於低位準。

在時間T3時，DATAN如圖所示變成低位準而CLK信號 φ 仍是低位準；在時間T4時，CLK信號被設為高位準而DATAN 為低位準。估算邏輯電路104不成立，因此當DATAN在低 位準而CLK為高位準時，TOP維持於高位準（亦即，非放 . 電狀態）。CLK和TOP信號分別導通元件N3和Μ，因此 QII信號大約在時間Τ4時被設為低位準，且QI信號又經 由反相器109Α被推升至高位準。高位準之TOP信號使Ν6 維持導通。QI信號導通N5而關閉P3，其使得信號Q經由 • N5和N6下拉至低位準。CLK信號隨後於時間T5變成低位 準再次將TOP推升至高位準。QII和QI信號各自的狀態 藉由維持電路109之運作而維持不變。由於QI使N5維持 導通而TOP使N6維持導通，信號Q在CLK殘餘之週期均 停留於低位準。 當估算邏輯電路104成立而將TOP信號放電至低位 1325690 準’信號Q回應CLK k號之上升緣而相當快速地由低位準 轉移至高位準。造成輸出轉移之元件N2和P4有一可忽略 之延遲。當估算邏輯電路104不成立而將top信號維持於 高位準，回應CLK信號之上升緣，信號q經由元件N3， N5和反相器1〇9Α之一可忽略之延遲後，由高位準轉移至 低位準。藉由使用相當小之元件（有極小之電容）而縮減反 相器109A之延遲，因為其既不需要太大之尺寸也不必有 參 緩衝器之功能。在另一實施例中，可利用比例邏輯 (ratioed logic，意即大尺寸P型元件和小尺寸n型元件） 來製作反相器109A而將該延遲減到最小。熟悉相關技術 者應能領會非反相N型多米諾暫存器100之輸出信號Q回 - 應CLK信號變化之信號轉移是相當快速的。對於需要非反 相輸出之應用，非反相N型多米諾暫存器100在眾多優勢

於圖中）即可將其轉變為一 ‘一輸出反相器/緩衝器（未顯示 反相多米諾暫存器。 用成比例之p型和

由第一圖電路 領會由於估算邏輯 電之高位準快速地 I325690 - 一

I u 中，強N型元件配合弱P型元件而能達成快速之運作。 申請人於美國專利公開第2004/0034681A1號揭露有包 含AND邏輯和OR邏輯（未顯示於本說明書的圖式）的估算 邏輯電路104。該揭露指出可將AND和OR邏輯線路作適 當結合，或者以其他複雜電路來組成估算邏輯電路104， 例如，多重輸入多工器與多位元編碼器等等。無論其為單 • 純或複雜，任何估算邏輯均可替代估算邏輯電路104而不 至於嚴重影響非反相N型多米諾暫存器100之速度或相關 之耗電限制。上述AND和OR邏輯電路僅是示範性質，其 . 被舉出以說明估算邏輯104可以是熟悉相關技術者所了 _ 解之任何複雜程度之邏輯估算電路。然而，非反相N型多 米諾暫存器100的一個潛在缺點在於其通常必須使用N型 通道邏輯，因而使其不特別具有彈性。N型通道邏輯的輸 Φ 入位準雜訊臨界（noise margin)並不是很好。 第三圖顯示第一圖之非反相N型多米諾暫存器的另一 實施例，其揭露於申請人的美國專利公開第 -2005/0127952A1號。非反相N型多米諾暫存器300基本 - 上類似第一圖之非反相N型多米諾暫存器100，但是堆疊 的P型通道元件PI、N型通道元件N2以及估算邏輯電路 18 丄325690 104之連接關則有所變更，且估算邏輯電路1〇4 算邏輯電路3(H。it件pi和M2係-估算元&置換為估 ^ 1千互補對， 互相連接於節點105以輸出TOP信號。在此例令' 及極連接至節點105而其源極則連接至估 N2之 口升題輯電 之頂端或上方。估算邏輯電路3〇1之底端或 ... 方接地。藉 由此連接方式’估算邏輯電路3〇1位於堆聂 部而非在P1和N2之間。第三圖之非反相低 玉夕米暫;^ 器300的運作基本上與第一圖的非反相Ν 、仔 米諾暫存写 100類似，因此第二圖之時序圖對於非反相^ ° iN型多米壤斬 存器300亦適用。 °暫 • .估算邏輯電路301基本上可與估算邏輯電路1〇4具有 相同之組成。但是，如同熟悉相關技術者所知悉，估算邏 輯電路301更可採用互補式金屬氧半導體 Φ (Complementary Metal Oxide Semiconductor ， CMOS)邏 輯以取代N型通道邏輯，然而，第二圖之時序圖仍然適 用。CMOS邏輯比Ν型通道邏輯有明顯較佳之輸入位準雜 訊臨界，因此，在多米諾級使用CMOS邏輯將使得非反相 .N型多米諾暫存器300之輸入位準雜訊臨界較明顯優於非 • 反相N型多米諾暫存器1〇〇。 19 丄⑽690

，非反相N型多米諾暫存器1〇〇和3〇〇若使用諸如卯奈 米絕緣體切（sllicQn_〇n_insulat〇r，s〇l)或類似之高 漏電或向雜訊製程，則二者皆會有漏電效應。當電路尺寸 縮小至9ϋ奈米時會引入漏電相關問題。縮小化之製程 (sea 1 ed process)因通道長度縮短而會有較高之漏電效 應。因此，為了在暫存器1⑽和300之儲存級的節點1〇7 寫入一新的狀態’必須壓制回授反相器内的一個弱元件 (例如，在反相器丨09B内，用以改變至低位準狀態之一弱 P型通道元件和用以改變至高位準狀態之一弱通道元 件）。壓制元件之代價是減慢其速度和消耗電流。此外， 在兩漏電或高雜訊之製程中，回授反相器1〇9β内之弱N 型和弱P型元件必須做得較大以在漏電或雜訊情況下維 持輸出節點之狀態。 值得注意的是，在CLK信號為低位準時，儲存節點 1〇7(信號QII)與輸入級被隔離。除了維持電路回授反相 器109B(其包含内部之弱N型和弱p型元件(未顯示於圖 中））以外，並無任何驅動QH信號之裝置。但是，由於縮 小製程所造成之較大漏電效應，大量的漏電流會流經p2 和N3元件。因此，反相器109B内之N型和p型元件必須 夠大以克服該漏電。例如，假如QI丨信號為高位準漏電 丄以5690 發生於N3和N4到接地的路徑，則反相器1〇9B内之p型 元件必須大到足以供應足夠之電流以克服該漏電而維持 Qn信號於高位準。在高漏電或高電流之製程中有元件關 閉日寸，需要使用更大之元件以維持狀態。基本上使用較大 之7L件即降低其性能，因為當寫入一新狀態時，需要壓制 維持狀態之較大元件以轉換狀態。為了補償速度之降低， 亦須增大儲存級元件P2、N3、N4以驅動新狀態而壓制由 維持電路回授反相器109B内之大元件所保持的原狀態。 較大的元件在積體電路中將耗費可觀之空間。 第四圖顯不另-非反相N型多米諾暫存器糊之電路 =其具有改良的儲存級及維持電路。非反相請多米諾 包含輪人多米諾級及後續的料級和輸出 非反相N型多米諾暫存器伽之多米諾級和—部份儲 、:：的組成類似於暫存器1〇〇。暫存器之維持 ==:其剔除了 •制元件之需要並降低速度 Γ 諾級包含堆疊^型通道元件P1、 P1二：一 N2以及估算邏輯電路1〇4。如同前例，元件 間而連接二算裝置互補對，其位於電壓源·和地之 VDD而从極連接至;^ 4之兩側。P1之源極連接至 點105以提供TOP信號。估算邏輯 21 1325690 電路104連接於節點105和N2的汲極之間，且N2之源極 接地。輸入時脈信號CLK經由節點101而提供至P1、N2、 N3之閘極。一組N重節點103提供N個輸入資料信號DATA 至估算邏輯電路104。如同前例，提供TOP信號之節點105 連接至元件P2和N4之閘極。儲存級的寫入級同樣包含了 堆疊的元件P2、N3、Μ之寫入級。P2之源極連接至VDD 而汲極連接至節點以提供第一初級輸出信號QII°N3之汲 φ 極連接至節點107而其源極則連接至N4之汲極，N4之源 極接地。 . 非反相N型多米諾暫存器400之儲存級包含寫入級（由 元件P3、P4、N5組成）和維持級（由元件P3、P4、N3和 反相器401組成）。儲存級之後為輸出級，其包含如圖所 示之雙輸入反及閘（NAND gate)403。在此例中，P3之源 • 極連接至VDD而其汲極則連接至P4之源極，P4之汲極於 節點107連接N5之汲極。N5之源極連接至N4之汲極和 N3之源極。提供CLK信號之節點101連接至P4之閘級。 提供信號QII之節點107連接至反相器401之輸入端，反 ' 相器401之輸出端連接至節點111，用以提供第二初級輸 * 出信號QI。節點Π1連接至P3和N5之閘極且接至反及 閘403之一輸入端。提供TOP信號之節點105連接至反及 KB) 22 1325690 閘403的另一輸入端，反及閘4〇3之輸出端則提供輸出信 號Q。 第二圖之時序圖基本上適用於非反相N型多米諾暫存 益400僅在時序上有極小之差異，於此處忽略此時序上 之差異和一些小延遲（例如忽略跨越反相器4〇丨和反及 閘403之延遲）。同樣地，假設信號Qu初始為低位準而 將被設為高位準。參見第二圖，於時間T0時’ CLk、q、 和QII信號初始為低位準而錢QI ^高位準。由於Μ 信號為低位準，P1遙褅而TnD π。占丄 , 導通而τορ佗唬預充電至高位準而導 =N4 □為QI和top㈣二者均為高位準，在反及問糊

始為低位準。CLK信號為低位準而QI L號為南位準’所以N5暮捅，pq M „ 士…導通P3關閉’而P4導通。因 此’在此例中，均導通而提供 準，，狀態之維持通道至地，其將信號Qn :低位 當第二初級輸出節·點lu和預充電節點ι〇5二者=卜 準時，該低轉轉㈣被致能，否騎被^ 位 當CLK信號於時間T1變成高位⑽ — 輯電路104得以鬥仏 導通而估异邏 于以開始估算其data運算子。如门_ 表輪入DATA運算；—如同刖例，代 連异子之DATM信號顯示初始值為高位準， 23 1325690 其使得估算邏輯電路將節點ι〇5連接至犯之汲極。 其又使得信號TOP經由N2被拉至低位準。τορ信號變成 低位準致使反及間403大約於時間T1時將q設為高位準 C經過反及開403之短暫延遲）。同時’放電使τ〇ρ信號變 成低位準而關閉Ν4，因此禁能自Ν5經由料至地之低位準 維持路徑。且top信號變成低位準導通Ρ2，使得信號Qn 大約於時間τι時被推升至高位準。當信號Qn於H n •變成高位準時，反相器401將信號QI下拉至低位準，而 導通P3並關閉N5。信號QI為低位準時，輸出信號㈣ 持在低位準。 在此例中’因為TOP信號為低位準時⑽被關閉，因财 經由N5之低位準維持路徑被禁能。且由於N4被關閉，p‘ 無須壓制N5以將信號QII推升至高位準。當信號qu是 1準而為了回應估算（將TQp信號拉至低位準）被推升 =位準時’低位準維持路徑—直被禁能（因為⑽是關深 、’其使得儲存級之寫人級不需壓制—維持元件。， CLK信號在時間T2變成低位準，TQp信號再次預 问位準。同時，在時間T2，p4被導 …電 經由P4和P3到VDD “古 /、從節點 M VDD之同位準狀態維持路徑 24 1325690 藉此將信號QII維持於高位準。當預充電節點105和第二 初級輸出節點111二者皆為低位準時，高位準維持路徑被 致能，否則被禁能。因此，信號QH維持於高位準，其又 維持QI於低位準以使得TOP信號於時間T2變成高位準時 維持輸出信號Q之狀態。TOP信號之高位準於大約T2時 又將N4導通，但是因為信號QI是低位準，N5關閉，因 此在此週期之剩餘期間，該低位準維持通道皆被關閉或禁 • 能。 DATAN信號於時間T3變成低位準，CLK信號於時間T4 . 變成高位準而DATAN信號仍是低位準，因此估算邏輯不成 立。因此TOP信號於時間T4維持於高位準使得Μ保持導 通。CLK信號變成高位準後關閉Ρ4且導通Ν3。從節點107 至VDD之高位準維持路徑被禁能，因為Ρ4關閉，而Ν3和 • Ν4皆導通使得信號QII下拉至低位準。由於Ρ4關閉，Ν3 和Ν4無須壓制包括弱維持元件在内的任何元件，以將Q11 拉至低位準。因為估算邏輯不成立而QII信號從高位準被 拉回低位準時（此時TOP信號停留於高位準），高位準維持

' 路徑一直被禁能（因為P4關閉），其使得儲存級之寫入級 • 無需壓制一維持元件。QII信號變成低位準使得反相器 401大約於時間T4時將QI推升至高位準。由於QI和TOP ζ s 25 1325690 信號皆為高位準’反及間4〇 - 低位準。同時，Qi之高位準、的〜〇4時將Q技至 準維持路徑被禁能’而經由心=閉…使得高位 重新被致能。當cu信號於時:低位準維持路捏則 閉，但叫信號箱由低位準維持路^成低位準13被闕 為N5和N4维持導通。卿和=維持於低位準，因 其使得CLKit期殘 #嬈皆维持於高位準， 餘期間内，Q信號維持於低位準。 非反相N型多米諾暫存器400運用立 弱維持回授元件，其使得當寫入一新的狀2技:以禁能 内部之強元件無需觀制。因此，P3和郎元尺^件 以克服為了維持狀“ μ 570件尺寸較大 寫入·此 不影響速度，因為當 =一新的狀態至儲存節點107(信號Qn)時，⑺和阳 一新的狀態於信號Qn時，不伽^ 相二可以是正常尺寸之元件。非反 i夕未諾暫存器卿之“維持，，元件僅被致能以儲存 =更確切地說’回授元件僅致能韓持狀態，而寫入 新狀態時則被禁能。 第五圖顯示另—非反相α多米諾暫存器_之電路 Θ為暫存器400的另一實施例。非反相Ν型多米謹暫存 26 ζ S ) 1325690 f5G0基本上類似非反相N型多米諾暫存器糊，但是堆 ®的P型通道7C件Ph N型通道元件N2以及估算邏輯電 路m之連接關係有所變更，纟估算邏輯電路104置換為 估#邏輯電路。從暫存器400改變為暫存器5⑼之情 形類似於從暫存器⑽改變為暫存器_之情形。以此方 f ’非反相N型多米諾暫存器_之估算邏輯電路501可 知用互補式金属氧半導體邏輯以取代N型通道邏輯，同樣 ♦地第一圖之時序圖仍然適用。如前所述，互補式金属氧半 導體邏輯具有日細優於N型通道邏輯之輸人位準雜訊限 臨界’因此’當使用互補式金属氧半導體邏輯於其多米諾 級Ϋ非反相N型多米諾暫存器5〇〇具有稱優於非反相n .型多米諾暫存器400之輪入位準雜訊臨界。 依據本發明實施例之非反相N型多米諾暫存器且有比 傳統技術快速之時脈至輸出時間（Cl〇Ck,-output ^) ’且未齡輸出信㈣之穩定性。此外，儲存級可 進/改良以允坪於高漏電環境中應用較小較快之元 件’㈣即需使用較大較慢之元件來壓制強勢維持元件。 非，相N型多米諾暫存器可實施於諸如⑽奈米如I 或類似之向漏電或高雜訊製輕，而不會因漏電因素導 能之降低。因此，縮小製程之好處，包括尺寸、電壓、功 1325690 率消耗之降低等等，均可在不導致性能降低之前提下達 成0 發明人從上述第二至第五圖之各種實施例察覺到，所 有實例之資料維持時間均為於節點101之時脈信號CLK之 工作週期（duty cycle)之函數。更明確地說，於節點103 之資料信號DATAN於時脈信號CLK維持於高位準之時間内 φ 必需保持在特定之位準。若信號DATAN於信號CLK高位準 期間改變狀態，該狀態之改變將傳遞至輸出端Q。發明人 亦察覺到，在許多暫存器之應用中，需要用到本發明實施 . 例之對於DATAN有極小維持時間之需求。因此，本發明之 脈衝式時脈實施例將於以下配合第六圖說明，其中該實施 例設計成有極小之貨料維持時間。 • 第六圖顯示第一、三、四、五圖之非反相N型多米諾 暫存器之運作時序圖600，其係依據具有極小維持時間之 實施例來作說明。如同第二圖之慣例，CLK、DATAN、TOP、 QII、QI、和Q信號均為相對於時間之變化圖。為了簡化 ' 起見，圖中的相對信號轉移時間為預估值，且忽略了延遲 • 時間。DATAN以單一信號代表N個DATA信號整體。當資 料信號整體狀態使得估算邏輯電路104之邏輯成立時， 28 1325690 DATAN仏號如圖所示被設為高位準而使得τορ信號下拉至 低位準，當估算邏輯電路1〇4之邏輯不成立時，DATAJUf 號被設為低位準，其將TOP信號維持於高位準。於時間 TO，CLK信號初始為低位準，N2被關閉而P1導通，其使 得多米諾級將TOP信號預充電至高位準。τ〇ρ信號預充電 至高位準係為了在CLK信號之上升緣時使得估算邏輯電 路104準備估算DATAN信號，其中之DATAN信號初始為高 位準。預充電之TOP信號導通N4和N6。QII信號停留於 其前一狀態（圖中顯示其初始值為邏輯低位準狀態）且藉 由維持電路109維持其狀態。QI信號初始為高位準而導 通N5，其使得輸出信號Q經由N5和N6元件於初始時下 拉為低位準。 β於夺間T1時’ CLK信號變成高位準，由於DATAN信號 是高位準’使得T0P信號放電至低位準，且da的狀離 經由放電路徑而傳遞至輸出Q。尤其此時N2被導通而估 算邏輯電路m成立’經由N2接地將T0P拉至低位準。 由Ρ2推升至高位準而Q輸出信號經由推升 至高位準。QII和Q信號大約在時間T1同時推升至高位 準而QIL號經由反相器1〇9A下拉至低位準。位於維持 電路109輸出端之反相狀態QI信號驅動元件1>3和N5。

29 S 1325690 當QI信號在高位準，P3關閉而N5導通；而當QI信號在 低位準，P3導通而N5關閉。隨後在時間T2，CLK信號變 成低位準，TOP信號又再一次預充電至高位準。P2和N3 關閉使得節點107不被驅動至任何狀態。但是，藉由維持 電路109之運作，QII和QI信號各自停留於原來之狀態， 因此，在剩餘之半個CLK週期，QII信號停留於高位準而 QI信號停留於低位準。 於時間T3，DATAN信號變成低位準而CLK信號仍是低 位準；於時間T4，CLK信號被設為高位準而DATAN信號為 低位準。估算邏輯電路104不成立，因此當CLK為高位準 時TOP停留於高位準，且DATAN的狀態經由非放電 (non-discharge)路徑而傳遞至輸出Q。CLK和TOP信號 分別導通元件N3和N4，因此QII信號大約在T4時被設 • 為低位準，其又經由反相器109A將QI信號推升至高位 準。高位準之TOP信號使N6維持導通。QI信號導通N5 而關閉P3，其使得信號Q經由N5和N6下拉至低位準。 CLK信號隨之於時間T5變成低位準而再次將TOP信號推 ' 升至高位準。藉由維持電路109之運作，QII和QI信號 • 各自的狀態維持不變。由於QI信號使N5維持導通而TOP 信號使N6維持導通，信號Q在CLK信號殘餘之週期均停 1325690 留於低位準。 當估算邏輯電路104成立而將TOP信號放電至低位 準’信號Q回應CLK信號之上升緣而相當快速地由低位準 轉移至高位準。造成輸出轉移之元件N2和P4之間具有一 可忽略之延遲。當估算邏輯電路104不成立而將TOP信號 維持於高位準時’信號Q回應CLK信號之上升緣而經由元 φ 件N3，N5和反相器1 〇9A之間的一可忽略延遲後，信號q 由高位準轉移至低位準。藉由相當小之元件（有極小之電 容）製成反相器109A，因而可以縮減反相器ι〇9Α之延遲， 因為其既不需要太大之尺寸也不必有緩衝器之功能。熟悉 • 相關技術者應能領會非反相N型多米諾暫存器1〇〇、300、 400、500之輸出信號q，其回應clk信號變化之信號轉移 是相當快速的。如果需要非反相輸出時，非反相N型多米 鲁諾暫存器100、300、400、500較傳統技術優勢之一係為 長^南^料至輸出（data-to-output)速度。只要在非反相 N型多米諾暫存器100、300、400、500後面加入一輸出 反相器/緩衝器（未顯示於圖中），即可將其轉變為一反相 '^逛多米諾暫存器。 第二圖和第六圖之時序圖之唯一差異在於第一、三、 31 1325690 四、五圖之非反相N型多米諾暫存器100、300、400、500 之節點101係連接至一脈衝時脈信號CLK而不是連接至近 乎對稱之時脈信號CLK。因此，相對於第二圖之實施例， 資料信號DATAN之維持時間需求明顯較低。在一實施例 中，脈衝時脈信號CLK之工作週期小於或等於百分之10。 與第二圖和第六圖之實施例比較後可發現，第六圖中 T1 (此時CLK信號變高位準）到T3(此時DATAN信號之狀態 • 可開始改變）之間的時間比第二圖相對應之時間顯著地減 少。本發明實施例之非反相Ν型多米諾暫存器非常適於縮 減維持時間。 . 再者，當CLK為高位準時由於DATAN信號之狀態允許 被傳遞至輸出端Q，因此若將節點101連接至一近乎對稱 之閂鎖時脈CLK且節點103接收閂鎖資料DATAN，則第一、 # 三、四、五圖之配置亦可實施作為Ν型多米諾閂鎖。閂鎖 資料DATAN可由一前置之多米諾電路提供，該電路需要一 閂鎖功能。由於經節點105至輸出信號Q之加速放電路徑 允許較先前實施例更多的多米諾電路得以串聯於節點103 ' 之前，使得第一、三、四、五圖之電路作為Ν型多米諾閂 • 鎖具有更多優點。以下將配合第七圖時序圖來說明此Ν型 多米諾閂鎖實施例。 32 丄 ^5690 第七圖顯示N型多米諾閂鎖實施例之時序圖7〇〇。為了 將第―、三、四、五圖之電路做為Ν型多米諾閂鎖，必須 將玲點101連接至一近乎對稱之閂鎖時脈信號c L κ。在一實 施例中，該閂鎖時脈信號CLK具有一4〇%至6〇%之工作週 期。概言之，CLK信號為高位準期間開啟一估算是視窗 (evaluatlon window) ’其中可用以改變谢颜信號且輸出卩 將跟隨DATAN信號變化。但是當CLK信號變為低位準時， DATAN信號之狀態被閂鎖，直到CLK回到高位準為止。因 此，在時間TO時，CLK信號為低位準而T0P信號被預充電。 DATAN信號之先前狀態（即其於ακ信號變為低位準之前的 經由彳§號則1、、至輸出信號q而被閂鎖住。時間 γ時，CLK信號回到高位準以開啟一視窗其允許…以]^ L唬之狀態傳遞至輸出端^^。由於MTAN信號是低位準，輸 =維持於低位準。於時間τ2，慰脆號變成高位準使得 ^號Τ〇Ρ進行放電’因此導通Ρ2並使得輸出信號Q升至高 外準但疋在時間Τ3，CLK信號回到低位準，關閉估算視 :並門鎖DATAN之狀態，因而於此期間維持信 號Q於高位 級。WAN信號於時㈣回到低位準，以反映前一多米諾 回^狀°醫仏號於時間T3預充電，為Clk信號於時間T4 ° 準之下—個估算視窗做準備。由於DAT膽號於 33 1325690 時間T4是低位準，TOP信號不放電。因此於時間T4時，N3 和Ν4導通，驅動信號QII至低位準而驅動信號QI至高位 準。因為信號QI和TOP於時間Τ4均為高位準，信號Q被驅動 至低位準。時間T5，因為DATAN信號仍是低位準（多米諾級 估算不成立），TOP信號維持於高位準而輸出端Q維持於低 位準。於時間T6，CLK回到低位準，DATAN信號之狀態於CLK 信號之低位準期間被閂鎖於輸出端Q。 熟悉相關技術者應可理解，因為DATAN信號通常在CLK 信號變成低位準時會回到低位準（亦即” return-to-zero signal group”），因此在N型多米諾閂鎖實施例100、 300、400、500中，元件N2可自電路中移除，其可增進 該電路之速度。當元件N2移除後，此種電路即稱為無腳 (foot less) N型多米諾閂鎖。 第八圖顯示P型多米諾電路800之電路圖，其具有改 良的儲存級。P型多米諾電路800可做為閂鎖或暫存器， 其特性皆優於先前所揭露者。如同第五圖之N型多米諾電 路500，P型多米諾電路800根據輸入之時脈信號及資料 信號以決定究竟是作為閂鎖或暫存器。當應用於暫存器時 係使用脈衝時脈信號，當應用於閂鎖時則使用近乎對稱的 34 1325690 時脈信號。為簡潔起見，P型多米諾電路800將侷限於暫 存器應用。P型多米諾電路800同時應用於閂鎖及暫存器 之說明，可以參考下列兩件美國專利申請案：申請號第 1 1/251399 號（10/14/2005 申請，題為” P-Domino Output Latch”）及申請號第 1 1/251384 號（10/14/2005 申請， 題為” P-Domino Register”）。 參 P型多米諾電路800之配置和運作類似前述第一至七 圖所說明之N型多米諾電路之運作，只是一些信號和信號 狀態係為反相運作，詳如後述。P型多米諾電路800包含 . 三級，即估算級、閂鎖級、輸出級。估算級由P型通道元 件P卜N型通道元件N卜估算邏輯電路802所構成。估 算邏輯電路802可使用互補式金属氧半導體邏輯以取代P 型通道邏輯，因而具有較好的輸入位準雜訊臨界。閂鎖級 • 由P型通道元件P2、P3、N型通道元件N2堆疊組成。輸 出級由P型通道元件P4、N型通道元件N3、N4、反相器 812及二輸入或非（NOR)閘813所組成。時脈信號CLKB 於節點801輸入PI、Nl、P3、和N3之閘級。N1之源極接 — 地（相對於一電壓源VDD)且其汲極連接至一預充電節點 805，以提供預充電信號T0PB。P1之汲極連接至節點805 且其源極連接至估算邏輯電路802，其輸入端連接至一組 35 1325690 • . N(N為任意正整數）多重節點803,以提供資料信號DATAB 至估算邏輯。 元件P1和N1形成估算元件之一互補對，配合估算邏 輯電路802以估算資料信號DATAB。如同第一圖、第四圖， 估算邏輯電路802可以和元件P1位置互換，將元件P1的 源級連接至電壓源VDD。熟悉相關技術者應可理解，估算 φ 邏輯電路802係用以將信號TOPB快速地從預充電低位準 轉換為高位準，若採用比例邏輯（rat i oed 1 ogi c，意即強 P型元件和弱N型元件）可產生較快的運作。當估算邏輯 . 電路802估算邏輯成立，將使得信號T0PB快速地從預充 4 電低位準轉換為高位準。當估算邏輯電路802估算邏輯不 成立，信號T0PB將維持於預充電低位準。 • 提供T0PB信號之節點805連接至元件P2和N2之閘級 和反或閘813之一輸入端。P2之源極連接至VDD而其汲 極連接至P3之源極，P3之汲極連接至節點807，以提供 第一初級輸出信號QIIB。N2之汲極連接至節點807而其 ' 源極接地。P4之源極連接至P2的汲極而其汲極連接至N3 ' 之没極，N3之源極連接至N4之没極。N4之源極接地。節 點807連接至由P4和N3之汲極所輕接之節點，以及連接 36 1325690 至反相器812之輸入，而反相器812之輸出連接至節點 81卜以提供第二初級輸出信號QIB。信號QIB為信號QIIB 經過反相器812之閘延遲後之反相邏輯狀態。節點811連 接至P4和N4之閘級，和連接至反或閘813之另一輸入 端。反或閘813之輸出為輸出信號QB。 第九圖顯示P型多米諾電路800作為P型多米諾暫存 • 器之運作時序圖，顯示信號CLKB、DATABN、TOPB、QIIB、 QIB、和QB之時序。為簡潔起見，時序圖中作了一些簡化。 各個元件（N型元件，P型元件，邏輯閘，多工器，等等） . 之延遲時間均視為相等，而所有上升和下降時間（rise and fal 1 times)亦視為相等。DATABN以單一信號來代表 N個DATA信號。當資料信號整體狀態使得估算邏輯電路 802之邏輯成立以進行估算時，DATAN信號顯示為低位 • 準，因而使得預放電信號TOBP推升（充電）至高位準； 當估算邏輯電路802之邏輯不成立時，使得預放電信號 TOPB維持於低位準（非充電）。因此，當估算邏輯電路802 之估算邏輯“成立”時，將使得信號TOPB從預放電之低 * 位準狀態轉變至高位準狀態；當估算邏輯“不成立”時， • 信號TOPB將停留於預放電之低位準狀態。換句話說，當 估算邏輯電路802使信號TOPB充電時，信號TOPB從預放 37 1325690 電之低位準狀態轉變至高位準狀態；當信號Τ0Β因估算邏 輯“不成立”而停留於預放電之低位準狀態，則稱為非充 電（non-charge )。此時序圖900包含兩個CLKB信號週期。 如前所述，為了將P型多米諾電路800用做一 P型多米諾 暫存器，其需要將節點801連接至一脈衝時脈信號CLKB， 類似於第六圖所討論的脈衝時脈信號CLK。在一實施例 中，CLKB信號具有小於或等於10%之工作週期。 於初始時間T0，信號QIIB初始為高位準，由於信號 DATABN為低位準，其於CLKB信號轉變為低位準時，信號 - QIIB將被設為低位準。於時間T0之同時，CLKB信號為高 . 位準而信號QIB為低位準。因為CLKB為高位準，P1關閉 而T0PB預放電至低位準，所以P2和N3皆導通。由於QIB 和T0PB皆為低位準，反或閘813輸出端之QB信號初始為 • 高位準。此時CLKB為高位準而QIB為低位準，故N4關閉， N3導通且P4導通。另外，由於T0PB為低位準因此P2導 通。在此例中，P4和NP2之導通提供“高位準”狀態維 持路徑給節點807通到VDD，其維持信號QIIB於高位準。 • 代表一或多個輸入資料運算子之DATABN信號初始為低 位準，其驅使估算邏輯電路802而將P1之源極推升至高 38 1325690 • , 位準。當信號CLKB於時間T1變成低位準時，DATABN信 號為低位準，P1被導通。當P1導通，信號Τ0ΡΒ經由P1、 估算邏輯電路802被推升至高位準。信號Τ0ΡΒ變成高位 準致使反或閘813將QB設為低位準。同時，TOPB於時間 T1變成高位準將N2導通，使得信號QIIB被拉至低位準。 信號QIIB變成低位準使得反相器812將信號QIB推升至 高位準。QIB之高位準導通N4且關閉P4。 於時間T2，CLKB變成高位準，且TOPB信號經由N1而 再次預放電至低位準。信號QIB之高位準維持N4導通， . 其維持QIIB之低位準和QIB之高位準，用以在TOPB變成 . 低位準時維持QB輸出信號之狀態。TOPB變成低位準使P2 回到導通狀態，但是因為信號CLKB為高位準，P3關閉以 至於信號QIIB並未推升至高位準。 信號DATABN於時間T3變成高位準以為CLKB信號的下 一個波形邊緣作準備，其使得估算邏輯電路802未將P1 之源極推升至高位準。信號CLKB隨之於時間T4變成低位 • 準而導通P1。由於DATABN仍在高位準，TOPB不會進行充 • 電，因此於時間T4維持於低位準。信號CLKB之低位準關 閉N3而導通P3。因為N2仍關閉而P2和P3二者皆導通， s ) 39 1325690 信號QIIB被推升至高位準。由於QIB和Τ0ΡΒ信號皆為低 位準，反或閘813將QB推升至高位準。於時間T5，信號 CLKB變為高位準，因而導通N1並維持Τ0ΡΒ之低位準。 QIIB和QIB的各自狀態保持不變，且QB於剩餘的CLKB 週期内保持高位準。於時間T6，DATABN變為低位準。 第八圖之P型多米諾暫存器電路800實施例亟適合應 Φ 用於估算狀態之關鍵時序路徑（critical timing path)， 因為用於資料至輸出時間之估算期間（此時CLKB為低位 準）僅經過兩級邏輯閘的延遲。如本文所述將節點801連 . 接至一脈衝式時脈源CLKB，則連接N個資料信號DATAB . 至節點803之維持時間需求將可減少。例如，於第九圖之 時序圖900中，因為DATABN信號之狀態被暫存於QB信號 直到下一次CLKB變為低位準而開啟下一估算期視窗，所 • 以DATABN信號可於時間T2(或時間T5)後之任何時點改變 狀態。 熟悉相關技術者應可理解，因為DATABN信號通常在 • CLKB信號變成高位準時會回到高位準（亦 • 即” return-to-one signal group”），因此在 P 型多米 諾閂鎖實施例800中，元件P1可自電路中移除，其可增 1325690 * , 進該電路之速度。當元件P1移除後，此種電路即稱為無 腳（footless) P型多米諾閂鎖。 當信號CLKB為低位準時，DATABN狀態之傳遞可以經由 充電路徑（亦即，信號Τ0Ρ.Β由低位準充電至高位準）或 者非充電路徑（亦即，信號Τ0ΡΒ維持於預放電之低位準） 傳遞至輸出QB。詳細來說，當時脈信號CLKB變為低位準 • 時，若輸出QB為初始高位準（亦即QIB為低位準且QIIB 為高位準）且DATABN為低位準，則Τ0ΡΒ經由P1、估算 邏輯電路802進行充電，而經由反或閘813快速地傳遞輸 . 出QB。然而，當QB初始為低位準（亦即QIB為低高位準 且QIIB為低位準）且DATABN於CLKB下緣時為高位準時， 非充電路徑將會遭遇較長的延遲，如第九圖時間T4所 示。特別的是，此非充電路徑的延遲包含了 P3、反相器 • 812、反或閘813的傳遞延遲。鑑於此，發明人發現非充 電路徑的延遲會限制某些應用，因而需要在當估算邏輯電 路802無法使T0PB充電時，縮減時脈至輸出時間 (clock-to-output time )。為了縮減非充電路徑的延 - 遲，本發明提出一實施例如第十圖、第Η —圖所示。 第十圖顯示本發明實施例之非反相Ρ型多米諾暫存器

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. I 1000’其具有加速非充電路徑（acceleratednon_charge path)。非反相P型多米諾暫存器ι〇〇〇包含堆疊元件ρι、 N1所組成的估算級，及估算邏輯電路1〇〇2 ;其運作原理 與第八圖之非反相P型多米諾暫存器8〇〇極為相同。脈衝 時脈信號（pulsed clock signal ) PLSCLKB 經由節點 1001 提供至pi的閘極，本地時脈信號PH1CLKB則經由節點1〇〇4 提供給N1的閘極；其中，脈衝時脈信號pLSCLKB係從本 # 地時脈信號PH1CLKB所導出，此為熟悉相關技術者所知 悉。本地日寸脈b號PH1CLKB之工作週期（duty cycle)大 致為對稱的，而脈衝時脈信號PLSCLKB之工作週期則相對 • 地較小。再者，由於脈衝時脈信號PLSCLKB係從本地時脈 信號PH1CLKB所導出，因此脈衝時脈信號PLSCLKB通常較 本地時脈信號PH1CLKB延遲（lag)大約兩個邏輯閘延遲 時間。在本實施例中，本地時脈信號PH1CLKB的低位準大 # 約維持200微微秒（ picoseconds )，而脈衝時脈信號 PLSCLKB的低位準維持時間係定為N重輸入資料信號 DATAB從先前邏輯狀態進行傳遞（pr〇pagati〇n)的所需 時間。根據本發明實施例之一，脈衝時脈信號pLSCLKB的 低位準大概維持40-1 〇〇微微秒。另外，脈衝時脈信號 • PLSCLKB較本地時脈信號ph 1CLKB延遲的時間則定為產生 脈衝時脈信號PLSCLKB之邏輯閘延遲時間。根據本發明實 42 1325690 施例之一，脈衝時脈信號PLSCLKB的延遲時間大約為20 微微秒。雖然這些實施例揭露典型的數值，然而可以根據 不同實施例而加以變化。 第十圖所不的非反相p型多米諾暫存器1〇〇()得以讓估 算邏輯電路1002使用CMOS邏輯元件，而非P型通道邏輯 兀件，因而可以有效提高輸入位準雜訊臨界（丨叩ut level 籲 no i se marg in)。值得注意的是，元件pi與估算邏輯電路 1002的相對位置可以加以改變。 • 如第十圖所示的實施例，多米諾級包含堆疊的p型通 道元件PI、N通道元件N1，以及估算邏輯電路1〇〇2。p 型通道元件P1和N型通道元件N2係一估算元件互補對， 連接於接地與估算邏輯電路10〇2之間。N1的源級接地， 鲁其及級則連接至節點1005，以提供一預放電 (pre-discharge)信號T0PB°P1的汲級連接至節點 1〇〇5’其源級連接至估算邏輯電路1002。估算邏輯電路 W02則連接於P1與電壓源VDD之間。如前所述，本地時 脈"is號PH 1CLKB經由節點1 〇〇4而提供至n 1的閘極，以及 .P3、N3的閘極。一組N重節點1 〇〇3提供N個資料信號DATAB 予估算邏輯電路1002。提供T0PB信號的節點1005連接 43 1325690 至元件P2、N2的閘極。健存級的一部份（包含元件μ、 P3、N2)與第八圖相同。N2的源級接地，其汲級則連接 至節點1007以提供第—初級輸出信號qi ιΒ。的汲級連 接至節點1007 ’其源級則連接至p2的汲級。p2的源級連 接至電壓源VDD。 非反相P型多米諾暫存器1000的儲存級包含一寫入級 (由元件P2、P3、N2組成）、一維持級（由元件％、N3、 N4、反相器1012組成）。在儲存級之後為輸出級，在本實 施例中為雙輸入或非（NOR)閘1〇13。N2的源級接地，其 汲級則連接至P3的汲級於節點1007。？4的源級連接至電 壓源VDD，其没級則連接至N3的汲級於節點1〇〇7 ^ N3的 源級連接至N4的汲級，N4的源級則接地。節點1〇〇7也 連接至反相器1012的輸入端，而反相器1〇12的輸出端則 連接至節點1011，並與P4、N4的閘極相連。用以提供本 地時脈信號PH1CLKB的節點10〇4連接至P3、N3的閘極。 連接至節點1011的反相器1012輸出端用以提供第二初級 輸出信號QIB。節點1011連接至N0R閘1〇13的一個輸入 端。用以提供T0PB信號的節點1〇05連接至N〇R閘仙以 的另一個輸入端，而NOR閘1013的輸出端則提供輸出信 號 QB。 ° 1325690 預放電節點丨〇〇5更連接至低維持電路（i〇w keeper circuit)，其包含元件N5、N6及反相器1〇23。節點1〇〇5 連接至反相器1 〇23的輸入端及ΝΘ的汲級。N6的源級連 接至N5的汲級，N5的源級則接地。反相器1〇23的輸出 端連接至N5的閘極。脈衝時脈信號plsclkb提供至N6的 閘極，當脈衝時脈信號PLSCLKB為高位準時，將會啟動低 維持電路。預放電節點1〇05還連接至高維持電路（high keeper circuit) ’其包含元件P5。反相器1〇23的輸出 端連接至P5的閘極^ P5的源級連接至電壓源VDD，其源 級連接至節點1〇〇5。高維持電路主要係用在當脈衝時脈 k號PLSCLKB變為高位準直到本地時脈信號pH1CLKB變為 高位準之間的時間内。 第十一圖顯示第十圖之非反相P型多米諾暫存器1〇〇〇 的操作時序圖1100。如同第九圖之時序圖9〇〇，第十一圖 之時序圖 1100 顯示 DATABN、T0PB、Ql IB、QIB、QB 的時 序以及本地蚪脈#號PH1CLKB、脈衝時脈信號pLSCLKB 的時序。為簡化起見，信號之間的轉移時間（transiti〇ns time)為預估值’且延遲時間已予以忽略，然而，本地時 脈信號PH 1CLKB變為低位準至脈衝時脈信號pLsaKB變為 45 1325690 低位準之間的延遲時間則予以特別顯示出來，-用以-說，.本 發明實施例非反相P型多米諾暫存器1〇〇〇係如何加速時 脈至輸出時間（cl〇ck-to-〇utput)，其中，預放電節點 Τ0ΡΒ並沒有充電（亦即，非充電路徑）至邏輯高位準。 DATABN以單一信號來代表N個DATAB信號。當資料信號 整體狀態使得估算邏輯電路1002之邏輯成立以進行估算 時，DATABN信號顯示為低位準，因而推升信號τορΒ至高 Φ位準（亦即充電），當估算邏輯電路1002之邏輯不成立 時，DATABN信號顯不為高位準，因而使得信號T〇pB維持 於低位準。 於時間το，當本地時脈信號PH1CLKB、脈衝時脈信號 PLSCLKB初始為高位準時，P1被關閉且則導通，因此多 米諾級預放電使得Τ0ΡΒ信號為低位準。再者’高準位= ♦脈衝時脈信號PLSCLKB會導通N6。反相器觀輪出端所 f生的高準位會導通N5’因而在缺乏其他驅動狀態下， 仟以保持T〇PB為低準位。之所以要將此T0PB信號預放電 為低，位，係為了於脈衝時脈信號PLSCLKB下緣時，用以 •讓估异邏輯電路1002對DATABN信號進行估算’其中 DA_k號初始為低位準。此預放電τ〇ρΒ信號導通μ， 且關閉Ν2。由於本地時脈信號PH1CLKB為高準位，因而

46 1325690 * * —使得P 3關閉。Q11B信號保將於先前的狀態（如圖所示-的 初始高邏輯位準），並由維持級保持住。QIB信號接著變 為低位準，因而導通P4，且QB輸出信號藉由或非（N0R) 閘1013初始推升為高位準。 於時間T1，本地時脈信號PH1CLKB變為低位準，因而 導通P3且關閉N3。由於T0PB為低位準且P2已經導通， 參 因此導通的P3提供QIIB —個直接路徑，得以經由P2、 P3而直接至VDD。由於BIIB在之前已為高位準，因此輸 出信號QB於此時保持不變。 . 於時間T2，脈衝時脈信號PLSCLKB變為低位準而為 DATABN打開一估算視窗（evaluation window)’又因為 DATABN信號為低位準而使得T0PB信號充電至高位準；且 • DATABN的狀態經由充電路徑而傳遞至輸出QB。特別是， P1導通且估算邏輯電路1002估算並經由P1至VDD而推 升T0PB為高位準。此狀態由NOR閘1013所感測到，其驅 動QB為低位準。同時，QIIB信號經N2而被下拉為低位 準，N2則經由反相器1012而驅動QIB為高位準，因而提 • 供另一高位準輸入給NOR閘1013，使得QB保持低位準。 QIB之高位準關閉P4,使得一旦本地時脈信號PH1CLKB變 47 1325690 為*育準_位-時可以-設定二狀態。 於時間T3，當脈衝時脈信號plsCLKB再變為高準位 時，前述之估算視窗因P1之關閉而關閉。藉此，脈衝時 脈信號PLSCLKB的長度因而為DATABN建立了一個保持時 間。 • 於時間T4，本地時脈信號PH1CLKB變為高位準，使得 Τ0ΡΒ信號再次預放電為低位準^ p3、N2被關閉，因而p 點1007不會被驅動至任何狀態。因此，qiib、q〖b各自 的狀態保持不變，因此QB、QIIB信號保持低位準，且Qib 信號於PH1CLKB剩餘的半個週期内保持高位準。 於時間T4’當本地時脈信號PH1CLkb仍為高位準時， • DATABN信號變為高位準；且於時間T5，當DATABN俨號為 高位準時，本地時脈信號PH1CLKB變為低位準。以本地時 脈信號PH1CLKB以提供非充電路徑之優點，卻以脈衝時财 信號PLSCLKB來啟動估算視窗，如時間T5所示的情形 - 其中QB初始為低位準且DATABN信號為高位準。並非藉由 • 導通P1而等待脈衝時脈信號PLSCLKB來打開估算視窗. 於時間T5 ’當本地時脈信號PH1CLKB變為低位準時非 48 1325690 充電路徑_的_加速—情形開始產—生τ此將導通P3，且由於TOPB 為低位準使得P2也導通，因此QIIB被驅動為高位準且 QIB變為低位準。由於T0PB、QIB皆為低位準，N0R閘1013 得以在時間T6之前（脈衝時脈信號PLSCLKB變為低位準 之前）提供高位準輸出QB。因此，在脈衝時脈信號PLSCLKB 打開估算視窗前，藉由P3、N3、PH1CLKB，DATABN經由非 充電路徑進行傳遞之時脈至輸出時間（clock-to-output • time)因而得以加速。 於時間T6，脈衝時脈信號PLSCLKB變為低位準，因而 . 導通P1及關閉N6。由於DATABN為高位準，因此T0PB不 . 會充電；且因為QIIB已經為高位準，因此QB輸出不會改 變。熟悉相關技術者當可知道，假如DATABN於時間T6時 為低位準（而非高位準），則時間T5及時間T6之間將會 • 出現高位準信號毛邊（glitch)。 於時間T7，脈衝時脈信號PLSCLKB變為高位準，因而 導通P1及關閉DATABN的估算視窗。總結第十一圖所示之 時序圖1100，當QB初始為低位準（時間T5)，DATABN將 ' 高位準狀態傳遞至輸出所需的時間（亦即時脈至輸出時間 (clock-to-output time))遠較其他實施例來得小。因 49 1325690 此’非反相P型多—米諾暫存器— 1000非常適於當T0PB-不-進 订充電以加速時脈至輸出時間（clock-to-〇utput time)。 使用本實施例之具加速非充電路徑之非反相p型多米 :暫存器’相較於其他實施例中QB會從低位準改變為高 準狀〜者，本實施例可至少快兩個邏輯閘的延遲時間。 使用較小延遲時間的設計，對於關鍵的時序路徑非常的有 用。甘中，41： 一 τ 非充電路徑將不會變為關鍵性延遲。由於非充 电路^之時脈至輸出時間（clock-to-output time)小於 充電路仏之時脈至輸出時間，若有需要時，可以特別加以 減緩剛者來配合後者。此可以藉由縮小元件P2、P3、N2、 反相器1012的尺寸來達成。因此，可以節省佈局（layout) 的整體費用。 本發明的另—好處是，由於脈衝時脈信號PLSCLKB的 脈波寬度減小，使得輸人的維持時間也得以縮減。藉此， 當脈衝時脈信號PLSaKB為低位準時，其寬度只要足夠於 充電路梭將TGPB推升為高位準即可。至於非充電路徑情 形，脈衝時脈信號PLSCLKB沒有特別影響。 雖然本發明詳細說明了較佳實施例，然而其他變化之 50 1325690 實施例也是可行的。例如’本實施例雖使用金属氧半導體 (M0S)型式之元件（包括CMOS、IV型通道MOS(NMOS)、P型 通道MOS(PMOS))，其也可以使用類似之技術，例如雙載 子（bipolar)或類似元件。再者，熟悉相關技術者以本說 明書所揭示之概念和特定實施例為基礎，應可輕易地設計 或修改成其他結構而同樣達成本發明之目的，而未脫離申 5青專利範圍所規範之本發明範缚。 【圖式簡單說明】 第一圖顯示本申請人先，前揭露之非反相N型多米諾暫存 器之電路圖； 第二圖顯示第-、三、四、五圖之非反相_多米諾 暫存器的時序圖； • 第三圖顯示第一圖之非反相N型多米諾暫存器的另一實 施例。 第四圖顯示另—非反相N型多米諾暫存器之電路圖， 其具有改良的儲存級。 -、第五圖顯示另-非反相N型多米諾暫存器之電路圖， - 為第四圖的另一實施例。 第二圖顯示第一、三、四、五圖之非反相_多米諾 存β之運作時序圖，其係依據具有極小維持時間之實施 51 ^25690 - 例來作說明。 第七圖顯示N型多米諾閂鎖實施例之時序圖。 第八圖顯示P型多米諾電路之電路圖，其ih 六丹有改良的 儲存級。 第九圖顯示P型多米諾電路作為P型多米諾暫存^ 運作時序圖，其根據脈衝式時脈實施例以縮減維持時q 第十圖顯示本發明實施例之非反相p型多米諾H ® 器，其具有加速非充電路徑。 第十一圖顯示第十圖之非反相P型多米諾暫存器的操 作時序圖。 【主要元件符號說明】 100、300、400、500 非反相N型多米諾暫存器 • 101、103、105、107、111、113、801、803、805、807、 1001 > 1003 ' 1004 ' 1005 ' 1007 ' 1011 節點 104 、301、501、802、1002 估算邏輯電路 109 維持電路 109A、109B、4(H、812、1012、1023 反相器 200、600、700、1100 時序圖 403 NAND 閘 800、1000 非反相P型多米諾暫存器 52

Claims (1)

1. Ϊ325690 十、申請專利範圍：一 L 一種非反相暫存器，包含： 一多米諾級，其連接至―脈衝時脈信號，並且依據至少-資料 信號和該脈衝時脈信號之狀態以估算一邏輯函數，該脈衝時脈信 號相對於_對_脈錢具有—㈣，財#珊_脈信號為 向位準時，該多米諾輯-預放電節點進行預放電，且當該脈衝 時脈信號變為低位準時，則打開一估算視窗，若估算成立則推升 •該預放電節點至高位準，而若估算不成立則維持該預放電節點於 低位準； 寫入級’其連接至該多米諾級並回應該脈衝時脈信號、該對 $時脈信號，若該預放電節點變為高位準則下拉一第一初級輸出 .即點至低位準’而若該預放電節點、該對稱時脈信號為低位準則 推升該第一初級輸出節點至高位準； 一反相器，其具有一輸入端連接至該第一初級輸出節點，且具 _有輸出端連接至一第二初級輸出節點； —低維持路徑，當被致能時，則維持該第一初級輸出節點於低 位準，其中當該對稱時脈信號、該第二初級輸出節點皆為高位準 時，則該低維持路徑被致能，否則即被禁能； - —鬲維持路徑，當被致能時，則維持該第一初級輸出節點於高 位準，其中當該第二初級輸出節點、該預放電節點皆為低位準時， 則5亥向維持路徑被致能’否則即被禁能；及 —輪出級，其依據該預放電節點、該第二初級輪出節點之狀態 54 1325690 j . 提供一輸出信號。 ’其中上述之多米 2.如申請專利範圍第1項所述之非反相暫存器 諾級包含： 有^1道元件，其具有連接至該對_脈信號，其具 ° I源極連接於接地端和該預放電節點之門.

   及一極^道元件，其具有-祕接收該脈衝時腺信號，其具有 4連接至該職電節點，且其具有—源極；及 間。-娜雜電路，連胁_電絲秘p贿道树的源極之 3. 如申料概"2撕叙叙相暫抑，料上述之估算 邏輯電路包含式金属氧样體邏輯电路。 4. 如申請專利範圍第i項所述之非反相暫存器，其中上述之寫入 級包含： 第N型通道疋件，其具有一間極連接該預放電節點，其具 有-汲極、-源極連接於接地齡該第—初級輸出節點之間；一 第P型通道元件，其具有一閘極接收該對稱時脈信號，其 具有-汲極連接該第—初級輸出節點，且其具有—源極；及” 第-P型通道元件，其具有—祕連接該預放電節點，其具 55 C S ) 1325690 )兜年匕月曰修正替換頁 有-沒極連接該第-P型通道元件之源極，且其具有—源極連接 一電壓源。 5. 如申請專利範圍第4項所述之非反相暫存器，其中上述之低維 持路徑包含： -第二N型通道树，其具有—_連接該第二初級輸出節 點’其具有i極連接地端，且其具有〜沒極；及 第一N型通道元件，其具有一閘極接收該對稱時踩信號，其 具有-汲極及-源極連接於該第二N型通道元件之汲極和該第一 初級輸出節點之間。 6. 如申5月專利範圍第5項所述之非反相暫存器，其中上述之高維 持路徑包含： -第三P型通道元件，其具有一_連接該第二初級輸出節 點’其具有-汲極連接該第—初級輸出節點，其具有—源極；及 該第一p型通道元件’其具有一沒極連接該第三p型通道元件 之源極。 7. 如申明專利範圍帛w所述之非反相暫存器，其中上述之輸出 級包含一或非閘。 56 1325690 ’ · . 1妒吻細修正替換頁 8.如申請專利範圍第1項所述之非反相暫存器，其中上述之多米 謹級、寫入級、反相器、低維持路徑、高維持路徑、献級係以、 90奈米絕緣體上石夕製程所製作。 9· 一種多米諾暫存器，包含： -估算電路，當-對稱時脈信號為高位準時，則對—第―節點 預放電’當-脈衝時脈信號變為低位準時，則估算一邏輯函數用 節點之狀態，其中該脈辦脈信號係由騎稱時脈 仏號所導出； -一寫入電路，其連接至該第一節點並接收該對稱時脈信號，若 ==為高位準時’則驅動一第二節點，當該對稱時脈信號 準時，若該第一節點維持低位準，則驅動該第二節點為 端連m有一輸入端連接至該第二節點，其具有一輸出 _第維1電路’其連接竭：㈣m㈣寫入電路， 點：稱::信::為高位準時，— 該第二節點於料低鲜時，則維持 輸出信號㈣路’其依據該第―_、該第三節.點之狀態以提供- 57 1325690 丨 · )"㈣^月’❻修正替換買 1〇·如申請專利範圍第9項所述之多米諾暫存器，其中上述之估 异電路包含： 一N型通道元件，連接該第一節點且接收該對稱時脈信號，當 該對稱時脈信號為高位準時，則預放電該第一節點至低位準； 一P型通道元件，連接該第一節點且接收該脈衝時脈信號；及 一邏輯電路，連接於該P型通道元件和一電壓源之間，根據至 φ少一輸入資料信號用以估算該邏輯函數； 其中’當該對稱時脈信號、該脈衝時脈信號皆為低位準時，上 述之N型通道元件、p型通道元件共同致能該邏輯電路用以控制該 第/節點之該狀態。 11. 如申請專利範圍第10項所述之多米諾暫存器，其中上述之估 算邏輯電路包含互補式金属氡半導體元件。 Φ 12. 如申請專利範圍第9項所述之多米諾暫存器，其中上述之寫 /^電路包含·· -第-N型通道元件’連接該第一節點、該第二節點，若該第 ，節點變為高位料’訂拉該帛二_為低鱗； ’ 一第—通道元件，連接該第三節點且接收該對稱時脈^ 藏；及 、5 [S'] 58 丄J 盆第-P型通道元件，連接該第一 p型通道元件、該第一節點； 其中，回應該對稱時脈健變為低位準時，若該第一節點 ^位準，_第-P型通道元件、第二p型通道元件共同推升該 第一節點至高位準。 13.如申請專利範圍第12項所述之多米諾暫存 持電路包含：

   器，其中上述之維 一第^ N型通道元件、—第三N贿道元件，互相連接並接至 該第一卽點、第三節點，#該第三節點、該對稱時脈信號皆為高 位準時，則制形成一低狀態維持_用以致能並維持該第二節 點於低位準，否則即禁能；及 一第三P型通道元件和該第二P型通道元件，互相串聯連接在 一電壓源與該第三N型通道元件的沒極之間，當該第—節點、該 第^節點料低位料，職第4型通道元件、該第三？型通 道元件共_成-高狀態轉路翻以致能並維_第二節點於 高位準’否則即禁能。 14.如申請專利範圍第9項所述之多綠暫存器，其中上述之輸 出電路包含或非閘。 1 15.如申請專利範圍第9項所述之多米諾暫存器，其中上述之估

   •Γ .η '59 1325690 . ~ ) 菸成月?〇曰修正替换頁 算電路、寫入電路、反相器、維持電路、輪出電路係以9〇奈来絕 緣體上矽製程所製作。 16. -種暫存-邏輯函數及產生-非反相輪㈣方法，包含： 提供一對稱時脈信號及一脈衝時脈信號，其中該脈衝時脈信號 相對於該對稱時脈信號具有一延遲； 當該對稱時脈信號為两位準時，預放電一第一 位 當該脈衝時脈信號變為低位準時，估算一邏輯函數以控繼第 一節點之狀態； 當該對稱時脈信號變為低位準時，依據該第一節點之狀態以控 制一第二節點之狀態； 定義-第二節點之狀態為該第二節點之反相狀態； 當該第-節點、該第三節點皆為低位準時，致能一高狀態維持 路徑以維魏第二節點於高鱗，侧特能該高狀祕持路徑； 當該對稱時脈信號、該第三節點皆為高位準時，致能一低狀態 維持路仅轉持該第— g(5點於低辦，否_禁能該低狀態維持 路徑；及 根據該第一節點、該第三節點之狀態以決定-輸出節點之狀 態。 Π·如申請專利範圍第16項所述之一暫存邏輯函數及產生一非反 ^ - . } 相輸出的方法，其中上述之估算辣包含· -」 算不成立時， 立時，相第-雜: _s蝴輯秘估算成'· 則維持該第-節點於低位準。β私函數估： 18.如申請專利範圍第16項所述暫 相輸出的方法，其中上述錄及產生一非反 稱時脈信號變為低位树，若該第,=_含：當該對 拉兮楚〃 即點被推升至高位準，則下 H如申料聰圍第丨6項之—暫錢輯祕及產生_非反 Ί、方法其中上述致能該兩狀態維持路徑之步驟包含：分 J 乂該第-節點、該第三節點來控制串連之第―、第二推升元件。 2〇 .如申請專利範圍第16項所述之一暫存邏輯函數及產生一非反 目輪出的方法，其中上述致能該低狀態維持路徑之步驟包含：分 另】以該對稱時脈信號、該第三節點來控制串連之第一、第二下拉 元件。 21 如申凊專利範圍第16項所述之一暫存邏輯函數及產生一非反 相輪出的方法’其中上述輸出節點狀態之決定步驟包含··以或非 61 1325690 :年㈣日修正替換頁 邏輯函数來結合該第一節點、該第三節點之狀態。

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