CN111181361A

CN111181361A - 一种应用于宽禁带功率器件分段驱动电路的电平位移器

Info

Publication number: CN111181361A
Application number: CN202010025807.6A
Authority: CN
Inventors: 周泽坤; 曹建文; 王卓; 唐鹤; 张波
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2020-01-10
Filing date: 2020-01-10
Publication date: 2020-05-19
Anticipated expiration: 2040-01-10
Also published as: CN111181361B

Abstract

一种应用于宽禁带功率器件分段驱动电路的电平位移器，包括电平转换模块、数字逻辑处理模块和RS锁存模块，其中电源轨转换模块利用LDMOS将低电压区域的信号转换至高电平电压区域，采用低压MOSFET处理高电压区域的信号；数字逻辑处理模块用于检测电源轨转换模块输出端信号的变化，并迅速将信号传递至RS锁存模块；RS锁存模块用于将输出信号稳定在设置的电平值，以防受到干扰而发生误动作；一些实施例中在电平转换模块和数字逻辑处理模块之间设置了辅助上拉模块用于降低电平位移器的动态功耗。本发明通过逻辑设计解决了电平位移器的误触发问题，且提高了电路响应速度，同时本发明还具有零静态功耗和低动态功耗的特点。

Description

一种应用于宽禁带功率器件分段驱动电路的电平位移器

技术领域

本发明属于高压功率器件的栅驱动技术领域，具体涉及一种应用于宽禁带功率器件分段驱动电路的电平位移器。

背景技术

与传统的Si基功率器件相比，宽禁带半导体功率器件具有更低的寄生效应以及更好的耐热性等特点，更加适合对高频化、小型化的需求。所以，以GaN和SiC为代表的宽禁带半导体功率器件将具有非常大的应用场景。

宽禁带半导体功率器件主要应用于高电压、高开关频率，宽禁带半导体功率器件速度的提升势必会加剧相关节点dv/dt、di/dt等，这不仅会增加电子系统的噪声，更为严重者会损坏相关元器件。尤其对于应用电压更高的以SiC材料为代表的宽禁带半导体器件，这些影响尤为严重。所以，基于SiC功率器件的驱动电路，普遍的做法是在驱动电路输出串联电阻来降低驱动速度，另一种做法是采用分段驱动电路。前者会降低SiC功率器件的开关速度，不适合高频化的影响，同时会增加开关损耗。后者不仅会降低dv/dt和di/dt，而且开关速度不会降低太多，SiC功率器件的优异性能得以发挥。

然而，在分段驱动电路中，需要采样SiC功率器件信息作为分段驱动的判断依据，所以需要电平位移器将不同电源轨的反馈信号送至相应的分段驱动电路中。SiC功率器件开关速度较快，所以需要快速的电平位移器电路。在驱动电路启动过程中反馈信号并非周期性出现，对于没有复位的电平位移器输出逻辑有可能会出现误触发。目前，高速电平位移器常采用短脉冲采样电平位移器电路，当输入信号为非周期性信号和反馈信号时，没有初始化的电平位移器输出有可能出现错误信号，从而导致驱动电路的混乱。尤其对于全集成分段驱动电路，电平位移器输出逻辑错误会导致后续逻辑处于混乱的状态。所以，电平位移器在实现高速的同时，也需要相应的启动复位电路以防逻辑的误触发，增加了多余的引脚。

发明内容

针对上述电平位移器对于速度的要求，和传统电平位移器存在的误触发问题，本发明提出了一种电平位移器，利用数字逻辑处理模块实现高速的同时也避免了输出逻辑错误的问题，无需引入额外输入引脚，能够广泛应用于高速的分段驱动电路中。

本发明的技术方案是：

一种应用于宽禁带功率器件分段驱动电路的电平位移器，包括电平转换模块和RS锁存模块，

所述电平转换模块包括第一NLDMOS管、第二NLDMOS管、第一PLDMOS管、第二PLDMOS管、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第一非门，

第一NLDMOS管的栅极连接第一非门的输入端并作为所述电平位移器的输入端，其漏极连接第一PLDMOS管的漏极并作为所述电平转换模块的第三输出端，其源极连接第二NLDMOS管的源极并连接低电源轨相对地；

第一非门的电源端和接地端分别连接低电源轨相对电源和低电源轨相对地，其输出端连接第二NLDMOS管的栅极；

第二PLDMOS管的栅极连接第一PLDMOS管的栅极和高电源轨相对地，其漏极连接第二NLDMOS管的漏极并作为所述电平转换模块的第四输出端，其源极连接第一PMOS管和第一NMOS管的栅极以及第二PMOS管和第二NMOS管的漏极并作为所述电平转换模块的第二输出端；

第一PMOS管的源极连接第二PMOS管的源极和高电源轨相对电源，其漏极连接第一NMOS管的漏极、第一PLDMOS管的源极、第二PMOS管和第二NMOS管的栅极并作为所述电平转换模块的第一输出端；

第一NMOS管和第二NMOS管的源极连接高电源轨相对地；

所述电平位移器还包括数字逻辑处理模块，所述数字逻辑处理模块包括第一延时单元、第二延时单元、第二非门、第三非门、第一或非门、第二或非门、第三或非门、第四或非门、第一与门和第二与门，

所述第一延时单元的输入端连接第一或非门的第一输入端、第二与门的第一输入端和所述电平转换模块的第一输出端，其输出端连接第一或非门的第二输入端；

所述第二延时单元的输入端连接第二或非门的第一输入端、第一与门的第一输入端和所述电平转换模块的第二输出端，其输出端连接第二或非门的第二输入端；

第二非门的输入端连接第一或非门的输出端和第三或非门的第一输入端，其输出端连接第一与门的第二输入端和所述电平转换模块的第四输出端；

第三非门的输入端连接第二或非门的输出端和第四或非门的第一输入端，其输出端连接第二与门的第二输入端和所述电平转换模块的第三输出端；

第三或非门的第二输入端连接第一与门的输出端，其输出端连接所述RS锁存模块的S输入端；

第四或非门的第二输入端连接第二与门的输出端，其输出端连接所述RS锁存模块的R输入端；

所述RS锁存模块的输出端作为所述电平位移器的输出端。

具体的，在所述电平转换模块和数字逻辑处理模块之间还设置有辅助上拉模块，所述辅助上拉模块包括接在所述电平转换模块第三输出端和数字逻辑处理模块中第三非门之间的第三PLDMOS管和接在所述电平转换模块第四输出端和数字逻辑处理模块中第二非门之间的第四PLDMOS管，

第三PLDMOS管的源极连接高电源轨相对电源，其栅极连接第三非门的输出端，其漏极连接所述电平转换模块的第三输出端；

第四PLDMOS管的源极连接高电源轨相对电源，其栅极连接第二非门的输出端，其漏极连接所述电平转换模块的第四输出端。

具体的，所述RS锁存模块包括第一与非门和第二与非门，

第二与非门的第一输入端作为所述RS锁存模块的R输入端，其第二输入端连接第一与非门的输出端并作为所述RS锁存模块的输出端，其输出端连接第一与非门的第一输入端；

第一与非门的第二输入端作为所述RS锁存模块的S输入端。

具体的，所述第一延时单元包括奇数个级联的非门，所述第二延时单元包括奇数个级联的非门。

本发明的有益效果为：本发明利用信号A_flag和F点信号(或者信号B_flag和E点信号)共同决定电平位移器的输出信号OUT，代替传统高速电平位移器中的启动复位电路，无需额外引脚就能够解决电平位移器的误触发问题；本发明始终利用快通路进行响应，消除了传统电平位移器中慢通路对电路响应速度的影响，克服了传统的电平位移器的响应速度较低的问题，响应速度仅依赖于逻辑门的延时，大大提高了电路响应速度；另外本发明还具有零静态功耗和低动态功耗的特点，能够应用于宽禁带功率器件分段驱动电路。

附图说明

图1是本发明提出的一种应用于宽禁带功率器件分段驱动电路的电平位移器的一种实现电路结构图。

图2是本发明提出的一种应用于宽禁带功率器件分段驱动电路的电平位移器的工作示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步的阐述。

本发明提出一种应用于宽禁带功率器件分段驱动电路的电平位移器，包括电平转换模块、数字逻辑处理模块和RS锁存模块，其中电平转换模块包括LDMOS(M1-M4)和低压MOSFET(M5-M8)，LDMOS将低电压区域的信号转换至高电平电压区域，高电压区域采用低压MOSFET处理信号，低电压区域的相对地和相对电源是低电源轨相对地VSSL和低电源轨相对电源VDDL，高电压区域的相对地和相对电源是高电源轨相对地VSSH和高电源轨相对电源VDDH。如图1所示，电平转换模块包括第一NLDMOS管M1、第二NLDMOS管M2、第一PLDMOS管M3、第二PLDMOS管M4、第一PMOS管M5、第二PMOS管M6、第一NMOS管M7、第二NMOS管M8和第一非门INV1，第一NLDMOS管M1的栅极连接第一非门INV1的输入端并作为电平位移器的输入端连接输入信号IN，其漏极连接第一PLDMOS管M3的漏极并作为电平转换模块的第三输出端，其源极连接第二NLDMOS管M2的源极并连接低电源轨相对地VSSL；第一非门INV1的电源端和接地端分别连接低电源轨相对电源VDDL和低电源轨相对地VSSL，其输出端连接第二NLDMOS管M2的栅极；第二PLDMOS管M4的栅极连接第一PLDMOS管M3的栅极和高电源轨相对地VSSH，其漏极连接第二NLDMOS管M2的漏极并作为电平转换模块的第四输出端，其源极连接第一PMOS管M5和第一NMOS管M7的栅极以及第二PMOS管M6和第二NMOS管M8的漏极并作为电平转换模块的第二输出端；第一PMOS管M5的源极连接第二PMOS管M6的源极和高电源轨相对电源VDDH，其漏极连接第一NMOS管M7的漏极、第一PLDMOS管M3的源极、第二PMOS管M6和第二NMOS管M8的栅极并作为电平转换模块的第一输出端；第一NMOS管M7和第二NMOS管M8的源极连接高电源轨相对地VSSH。

数字逻辑处理模块由低压MOSFET构成各种逻辑门，其作用就是将电平位移模块的输出信息进行处理。如图1所示，数字逻辑处理模块包括第一延时单元、第二延时单元、第二非门INV2、第三非门INV3、第一或非门NOR1、第二或非门NOR2、第三或非门NOR3、第四或非门NOR4、第一与门AND1和第二与门AND2，第一延时单元的输入端连接第一或非门NOR1的第一输入端、第二与门AND2的第一输入端和电平转换模块的第一输出端，其输出端连接第一或非门NOR1的第二输入端；第二延时单元的输入端连接第二或非门NOR2的第一输入端、第一与门AND1的第一输入端和电平转换模块的第二输出端，其输出端连接第二或非门NOR2的第二输入端；第二非门INV2的输入端连接第一或非门NOR1的输出端和第三或非门NOR3的第一输入端，其输出端连接第一与门AND1的第二输入端和电平转换模块的第四输出端；第三非门INV3的输入端连接第二或非门NOR2的输出端和第四或非门NOR4的第一输入端，其输出端连接第二与门AND2的第二输入端和电平转换模块的第三输出端；第三或非门NOR3的第二输入端连接第一与门AND1的输出端，其输出端连接RS锁存模块的S输入端；第四或非门NOR4的第二输入端连接第二与门AND2的输出端，其输出端连接RS锁存模块的R输入端。

其中第一延时单元可以由奇数个级联的非门构成延时链，同一的第二延时单元也可以由奇数个级联的非门构成延时链。

RS锁存模块用于将输出信号稳定在设置的电平值，以防受到干扰而发生误动作。如图1所示给出了RS锁存模块的实现形式，RS锁存模块包括第一与非门NAND1和第二与非门NAND2，第二与非门NAND2的第一输入端作为RS锁存模块的R输入端，其第二输入端连接第一与非门NAND1的输出端并作为RS锁存模块的输出端，其输出端连接第一与非门NAND1的第一输入端；RS锁存模块的输出端作为电平位移器的输出端产生输出信号OUT；第一与非门NAND1的第二输入端作为RS锁存模块的S输入端。

一些实施例中，在电平转换模块和数字逻辑处理模块之间还设置有辅助上拉模块，辅助上拉模块包括两个LDMOS，其作用就是在不影响后续电路响应速度的同时，通过将电平转换电路响应较慢的支路迅速拉至稳定状态以降低电平位移器的动态功耗。如图1所示，辅助上拉模块包括接在电平转换模块第三输出端和数字逻辑处理模块中第三非门INV3之间的第三PLDMOS管M9和接在电平转换模块第四输出端和数字逻辑处理模块中第二非门INV2之间的第四PLDMOS管M10，第三PLDMOS管M9的源极连接高电源轨相对电源VDDH，其栅极连接第三非门INV3的输出端，其漏极连接电平转换模块的第三输出端；第四PLDMOS管M10的源极连接高电源轨相对电源VDDH，其栅极连接第二非门INV2的输出端，其漏极连接电平转换模块的第四输出端。

下面结合图2的电平位移器电路关键节点工作示意图，来说明本发明提出的电平位移器的工作原理。

当输入信号IN电压翻高时，电平转换模块中第一NLDMOS管M1迅速打开，节点C即电平转换模块的第三输出端的电压迅速降低至低电平；同时第一PLDMOS管M3也会打开，节点A即电平转换模块的第一输出端的电位会降低，由于第一PLDMOS管M3的存在，节点A不会低于高电源轨相对地VSSH；当节点A电压低于第一或非门NOR1的翻转电压时，第一或非门NOR1输出高电平脉冲信号即信号A_flag翻高。与此同时，由于信号B_flag即第二或非门NOR输出信号为低电平信号，经第三非门INV3后作为第二与门AND2的输入端；所以，第二与门AND2输出低电平信号，即E点为低电平信号，最终，第四或非门NOR4输出高电平信号，即RS锁存模块的R输入端为高电平信号。由于信号A_flag为高电平，第三或非门NOR3输出低电平信号，即RS锁存模块的S输入端为低电平脉冲信号，所以其输出信号OUT由低翻高。只有RS锁存模块的R输入端为低电平，输出信号OUT才会翻转。当输入信号IN为高电平时，节点B即电平转换模块的第二输出端的信号不会由高翻低，所以第二或非门NOR2输出的信号B_flag始终为高电平，第四或非门NOR4的输出始终为高，即RS锁存模块的R输入端始终为高电平。只有输入信号IN翻转为低电平，RS锁存模块的R输入端才为低电平。

在输入信号IN翻高的过程中，节点A和C具有大电流下降通路，下降速度非常快；输入信号IN经第一非门INV1输入至第二NLDMOS管M2的输入端，第二NLDMOS管M2关断。当不采用辅助上拉通路时，节点B和D的上升过程依靠第二PMOS管M6的上拉电流。为了使得节点A电压下降至第二反相器INV2的翻转阈值以下，一般需要设置第一PMOS管M5的电流能力远小于第一PLDMOS管M3，用于实现电平位移器高速的性能。同理，第二PMOS管M6的上拉电流能力比较弱，并且由于LDMOS的寄生电容比较大，相关节点的寄生电容比较大。则节点B(电平转换模块的第二输出端)和节点D(电平转换模的第四输出端)所处的慢支路响应速度比较慢；基于电平位移器的对称性，第二PMOS管M6和第一PMOS管M5一致，上拉电流能力均比较弱。当节点D电压上升至接近节点B的电压时，节点B和D同时上升，则第一NMOS管M7会逐渐打开，第一PMOS管M5逐渐关断，节点A电压逐渐下降；随着节点A的下降，第二PMOS管M6电流能力会增强，第二NMOS管M8逐渐关断，节点B进一步下降。最终，节点A和C分别下降至高电源轨相对地VSSH和低电源轨相对地VSSL，节点B和D上升至高电源轨相对电源VDDH。当电平位移器处于稳定状态时，节点A和C分别下降至高电源轨相对地VSSH和低电源轨相对地VSSL，节点B和D上升至高电源轨相对电源VDDH。该电路无电流通路，实现了零静态功耗。

一些实施例中增加了辅助上拉通路，当信号A_flag为高电平时，经第二非门INV2后，第四PLDMOS管M10打开，迅速将慢通路节点B和D拉至高电源轨相对电源VDDH。由此可以缩短电平位移器的开关时间，从而降低电平位移器电路的静态功耗，如图2(b)所示。图2(a)为不加辅助上拉电路的电平位移器响应电路，慢通路响应较慢。

电平位移器的输出信号OUT的翻转只依赖于具有电流能力较强的快通路以及后续逻辑门的响应速度，由于LDMOS具有很强的下拉电流能力，所以输入信号IN至输出信号OUT的延时只取决于数字逻辑处理模块和RS锁存模块的逻辑门延时。由此可见，本发明提出的电平位移器的延时会被大大降低，与工艺尺寸相关。

输入信号IN由高翻低的过程与上述工作过程类似。传统解决方案中往往通过加快慢通路速度进行改进，电路的响应速度始终是根据慢通路的响应速度决定，而本发明提出的电平位移器电路，对于输入信号IN的翻转，不管由低翻高还是由高翻低，都是快通路先响应并决定输出的响应速度，其中快通路为AC支路或者BD支路取决于第一NLDMOS管M1和第二NLDMOS管M2是否开启，具有较大的电流能力决定；输入信号IN由低翻高时第一NLDMOS管M1打开，AC支路为快通路，输入信号IN由高翻低时第二NLDMOS管M2打开，BD支路为快通路。因此可知本发明通过数字检测模块采样快通路，避免了慢通路对速度的影响，从而提高了电路响应速度。

若输入信号IN为非脉冲信号，以输入信号IN为高电平为例说明本发明提出的电平位移器所处状态。当输入信号IN为高电平时，节点A为高电源轨相对地VSSH，节点B为高电源轨相对电源VDDH；由于节点A和B均无电位翻转，信号A_flag和B_flag均为低电平信号。节点A为低电平信号，经第二与门AND2在其输出端E点为低电平信号，第四或非门NOR4的输出为高电平；同理，第三或非门NOR3的输出为低电平，所以RS锁存模块的输出信号OUT为高电平，当输入信号IN的电平翻转时，相关逻辑作用，输出相应发生变化。当电平位移器的输出仅仅依赖于信号A_flag或者B_flag的变化时，若输入信号IN为恒定状态，RS锁存模块的输入端均为高电平的状态，输出信号OUT电平并不能确定，因此容易引发逻辑的错误。基于此本发明设计的电平位移器在数字逻辑处理模块中增加了节点E(第二与门的输出端)和节点F(第一与门的输出端)，电平位移器的输出电平由信号A_flag和F点信号两者其中之一(或者信号B_flag和E点信号其中之一)决定。信号A_flag和B_flag的快速响应决定了输出信号OUT至输入信号IN的快速翻转速度；节点E和节点F的信号决定了输出信号OUT的电平在信号A_flag和B_flag均不变的时候仍然与输入信号IN的电平始终保持一致。

综上所述，本发明提出的电平位移器始终由快通路对输入信号IN进行响应，具有非常高的速度，仅仅依赖于逻辑门的延时。同时，本发明通过对数字逻辑处理模块的设计，利用信号A_flag和F点信号(或者信号B_flag和E点信号)共同决定电平位移器的输出信号OUT，在不增加额外输入复位引脚的情况下，通过逻辑处理就可以避免电平位移器输出逻辑混乱的发生。另外本发明通过设置辅助上拉通路降低了电平位移器电路的静态功耗。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明的其他各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims

1.一种应用于宽禁带功率器件分段驱动电路的电平位移器，包括电平转换模块和RS锁存模块，

第一NMOS管和第二NMOS管的源极连接高电源轨相对地；

其特征在于，所述电平位移器还包括数字逻辑处理模块，所述数字逻辑处理模块包括第一延时单元、第二延时单元、第二非门、第三非门、第一或非门、第二或非门、第三或非门、第四或非门、第一与门和第二与门，

所述RS锁存模块的输出端作为所述电平位移器的输出端。

2.根据权利要求1所述的应用于宽禁带功率器件分段驱动电路的电平位移器，其特征在于，在所述电平转换模块和数字逻辑处理模块之间还设置有辅助上拉模块，所述辅助上拉模块包括接在所述电平转换模块第三输出端和数字逻辑处理模块中第三非门之间的第三PLDMOS管和接在所述电平转换模块第四输出端和数字逻辑处理模块中第二非门之间的第四PLDMOS管，

3.根据权利要求1或2所述的应用于宽禁带功率器件分段驱动电路的电平位移器，其特征在于，所述RS锁存模块包括第一与非门和第二与非门，

第一与非门的第二输入端作为所述RS锁存模块的S输入端。

4.根据权利要求1或2所述的高速高dv/dt抑制能力的电平位移器电路，其特征在于，所述第一延时单元包括奇数个级联的非门，所述第二延时单元包括奇数个级联的非门。