CN101159430A - 窄脉冲下拉电流式电平位移电路 - Google Patents

Abstract

本发明属于电子技术领域，涉及集成化电平位移电路。主要由输入缓冲1、恒流源开关A和B、脉冲自产生A和B、栅极下拉6和反相器7共七个电路单元构成。低逻辑信号IN通过输入缓冲1产生同相和反相的两个控制信号S1和S2，用以控制恒流源开关A和控制恒流源开关B得到恒流输出信号S3、S4；再分别通过脉冲自产生A和脉冲自产生B电路得到窄脉冲下拉电流S5、S6；再通过栅极下拉6电路产生电平为VB～VH的浮动电平位移信号S7，S7经反相器7后，在反相器7的输出端与高端浮动地VB之间产生与低逻辑信号IN同步且同相的高逻辑信号Vout－VB。本发明具有电路简单、对器件要求较低、自身功耗低、不存在误触发现象、工作状态稳定、易于集成和适合高压应用等特点。

Description

窄脉冲下拉电流式电平位移电路

技术领域

本发明属于电子技术领域，涉及集成化电平位移电路，同时涉及浮动高端MOS开关的驱动电路。

背景技术

在桥式功率开关结构的智能功率集成电路中，高端桥臂和低端桥臂是由功率MOS或IGBT构成。对高端桥臂的驱动有如下的基本要求：第一，需要把兼容CMOS/TTL逻辑的较低逻辑电平位移到满足驱动功率开关的高逻辑电平。第二，为了使得高低端MOS开关工作状态对称，须向高端MOS开关的栅源间提供和低端MOS开关相同的逻辑电平。但在高端桥臂的开关过程中，用作高端开关的功率MOS的源极电位是在地电位到母线电压间浮动的，因此需要电平位移电路能够提供高端MOS开关所需的浮动的栅源驱动电压。

在分立元件构成的高压电平位移电路中，通常采用光电耦合器或脉冲变压器来实现，然而光耦传输线性范围小，工作电流小，只能用于小电流范围，脉冲变换器对指标要求比较高容易产生失真，最大的问题在于这两种器件都不便于集成，因而这两种方式在功率集成电路中极少采用。

以下介绍两种常见的电平位移电路：

第一种电平位移电路如图1所示。其中VH为高端浮动电源，VB为高端浮动地，M1和M2须为高压PMOS管，该电路具有较小的功耗，该电路在PDP显示驱动或H桥电路中有广泛的应用。但是该电路在高压应用时，M1和M2管的栅源之间需要承受很高的电压，要求所设计的高压PMOS管有较高栅源耐压，而该耐压值超出了普通高压PMOS栅源耐压的要求，这同时也给高压PMOS管阈值设计带来了困难，所以一般适用于中低电压电路的电平位移。

另一种电平位移电路如图2所示。该电路将输入控制信号的上升沿和下降沿分别用窄脉冲表征，通过高压LDMOS管M9和M10及其负载电阻R1和R2进行电平位移，通过信号恢复电路(即RS触发器)进行控制信号的恢复。该电路的优点是功耗低，可以适用于高压应用。但是，由于要将控制信号的上升沿和下降沿分别转换成窄脉冲，因此电路十分复杂。此外，高端的逻辑电平是直接从负载电阻R1或R2两端的电压获得的，在功率开关打开或关闭时的位移电流容易产生负载电阻R1和R2上的电压波动，从而出现误触发信号。因此在高压端要采用一定的脉冲滤波电路以消除误触发信号，这同样增加了电路的复杂度。

综上所述，目前所采用的电平位移电路存在电路复杂，器件要求高，不适合高压应用等问题。

发明内容

本发明就是针对上述问题，提出一种窄脉冲下拉电流式电平位移电路，该电路有电路简单、对器件要求较低、自身功耗低、不存在误触发现象、工作状态稳定、易于集成和适合高压应用等特点。

本发明技术方案为：

窄脉冲下拉电流式电平位移电路，如图3所示，由输入缓冲1、恒流源开关A、恒流源开关B、脉冲自产生A、脉冲自产生B、栅极下拉6、反相器7共七个电路单元构成。

兼容CMOS/TTL的低逻辑电平信号IN通过输入缓冲1电路单元产生同相控制信号S1和反相控制信号S2。同相控制信号S1用于控制恒流源开关A电路单元，当同相控制信号S1为低电平时，通过控制恒流源开关A电路单元产生恒流输出信号S3；反相控制信号S2用于控制恒流源开关B电路单元，当反相控制信号S2为低电平时，通过控制恒流源开关B电路单元产生恒流输出信号S4。当同相控制信号S1为高电平时，恒流源开关A电路单元处于高阻状态并停止产生恒流输出信号S3；当反相控制信号S2为高电平时，恒流源开关B电路单元处于高阻状态并停止产生恒流输出信号S4。由于输入缓冲1所产生的控制信号S1和S2是反相的，所以恒流源开关A电路单元和恒流源开关B电路单元总是处于交替提供恒流输出信号的状态。

恒流源开关A电路单元产生的横流输出信号S3通过脉冲自产生电路A电路单元产生窄脉冲下拉电流S5，恒流源开关B电路单元产生的横流输出信号S4通过脉冲自产生电路B电路单元产生窄脉冲下拉电流S6，窄脉冲下拉电流S5、S6通过栅极下拉6电路单元产生电平为VB～VH的浮动电平位移信号S7，浮动电平位移信号S7经反相器7电路单元后，在反相器7电路单元的输出端与高端浮动地VB之间产生与兼容CMOS/TTL的低逻辑电平信号IN同步且同相的高逻辑电平信号Vout-VB；

整个电路中，直流电源VDC1为输入缓冲1电路单元供电，直流电源VDC2为恒流源开关A和恒流源开关B电路单元供电，高端浮动电源VH采用相对于高端浮动地VB电位高10～15V的直流电源为脉冲自产生电路A、脉冲自产生电路B、栅极下拉6和反相器7四个电路单元供电。

图4给出的是本发明所述的窄脉冲下拉电流式电平位移电路的一种实际应用。将本发明所述的窄脉冲下拉电流式电平位移电路用于提供高端桥臂的栅浮动驱动，发现本发明电路最大的优点是：不用产生方波的电流驱动信号，取而代之的是尖端驱动信号(即窄脉冲电流驱动信号)，使得电流在周期性的导通中有一个小于90度的导通角，从而大大降低了输入电路静态功率。此外由于电路简单，对器件要求低，易于集成，

本发明最大的创新之处在于，通过在恒流源开关单元电路和栅极下拉单元电路之间嵌入脉冲自产生电路单元，使得下拉电流只能瞬时维持，当栅极下拉电路6的输出正常反转后，自终止下拉电流，这样可保证整体电路的低功耗。另外，本发明由于相对于附图2所示的现有技术方案，大大简化了电路结构，且不存在误触发现象，稳定性好。相对于附图1所示的现有技术方案，降低了对器件的要求，使得本发明不仅适合于解决中低电压电路的电平位移问题，同时也适合于解决高压电路中的电平位移问题，从而拓宽了电平位移电路的适用范围。

附图说明

图1为现有的一种电平位移电路图。

图2为现有的另一种电平位移电路图。

图3为本发明所述的窄脉冲下拉电流式电平位移电路框图。

图4为本发明所述的窄脉冲下拉电流式电平位移电路用于高端桥臂的栅浮动驱动的电路示意图。

图5为本发明所述的窄脉冲下拉电流式电平位移电路的具体实施方式一电路图。

图6为本发明所述的窄脉冲下拉电流式电平位移电路的具体实施方式二电路图。

图7为本发明所述的窄脉冲下拉电流式电平位移电路的具体实施方式三电路图。

图8为本发明所述的窄脉冲下拉电流式电平位移电路的具体实施方式一的仿真结果示意图。

具体实施方式

实施方式一

如图5所示：输入缓冲1电路单元由PMOS管MP1和NMOS管MN1组成，恒流源开关A电路单元由PMOS管MHP1与NMOS管MN2、MHN1和MHN2组成，恒流源开关B电路单元由PMOS管MHP2与NMOS管MN3、MHN3和MHN4组成，脉冲自产生A电路单元由PMOS管MP7和二极管D3组成，脉冲自产生B电路单元由PMOS管MP8和二极管D1组成，栅极下拉6电路单元由PMOS管MP4、MP5和NMOS管MN4、MN5以及二极管D2、D4组成，反相器7电路单元由PMOS管MP6和NMOS管MN6组成。直流电源VDC2由直流电源VDC3和直流电源VDC3组成，其中直流电源VDC3的电压较直流电源VDC3的电压高。

整个电路连接关系为：兼容CMOS/TTL的低逻辑电平信号IN分别输入PMOS管MP1和NMOS管MN1、MN2的栅极；PMOS管MP1的源极接外接电源VDC1，其漏极与NMOS管MN1的漏极互连并接NMOS管MN3的栅极，NMOS管MN1的源极接地；PMOS管MHP1、MHP2的源极互连并接外接电源VDC3，PMOS管MHP1、MHP2的栅极互连并接外接电源VDC4；PMOS管MHP1的漏极接NMOS管MN2、MHN1的漏极和NMOS管MHN1、MHN2的栅极，NMOS管MN2、MHN1、MHN2的源极接地；PMOS管MHP2的漏极接NMOS管MN3、MHN3的漏极和NMOS管MHN3、MHN4的栅极，NMOS管MN3、MHN3、MHN4的源极接地；NMOS管MHN2的漏极接PMOS管MP7的漏极，NMOS管MHN4的漏极接PMOS管MP8的漏极；PMOS管MP8的源极接二极管D1的负极，并接PMOS管MP4、MP6和NMOS管MN4、MN6四个MOS管的栅极，还接PMOS管MP5和NMOS管MN5两个MOS管的漏极；PMOS管MP7的源极接二极管D3的负极，并接PMOS管MP4和NMOS管MN4两个MOS管的漏极，还接PMOS管MP5和NMOS管MN5两个MOS管的栅极；PMOS管MP4、MP5和MP6的源极接高端浮动电源VH；NMOS管MN4的源极接二极管D2的正极，NMOS管MN5的源极接二极管D4的正极；PMOS管MP7、MP8的栅极，二极管D1、D3的正极，二极管D2、D4的负极，以及NMOS管MN6的源极均接至高端浮动地VB；PMOS管MP6和NMOS管MN6的漏极互连，PMOS管MP6和NMOS管MN6的漏极与高端浮动地VB之间输出与兼容CMOS/TTL的低逻辑电平信号IN同步且同相的高逻辑电平信号Vout-VB。

上述技术方案的工作原理为：

当兼容CMOS/TTL的低逻辑电平信号IN为低电平的时候，经过由MP1管和MN1管构成的反相器(即输入缓冲1电路单元)后关闭恒流源开关B电路单元；此时MN3管导通，使其漏电位拉低，同时MHN3管和MHN4管的栅电平被拉到零，使得由MHN3管和MHN4管组成的电流镜关闭。而在此同时，未经过由MP1管和MN1管构成的反相器(即输入缓冲1电路单元)的低电平IN信号将打开恒流源开关A电路单元；此时MN2管截止，电源电压VDC2(由直流电源VDC3和直流电源VDC4组成)将通过MHP1管打开由MHN1管和MHN2管组成的电流镜，并经过PMOS管MP7，将A点的电位迅速拉到VB+|VTH_MP7|。

在此过程中首先假设A点电位为VH，则MP7管工作在饱和区有：

$I_D=\frac{1}{2}u{C}_{0X}\frac{W}{L}{(V_{\mathrm{GS}}-V_{\mathrm{TH}})}^2$

经过MP7管漏源间的电流开始拉的时候很大，但随着A点的电平被拉低，V_GS绝对值开始减小，所以I_D开始下降，当A点电平被拉到VB+|VTH_MP7|的时候，MP7管处于一个通断的临界状态，此时漏源间的电流趁向于零，从而实现了对该支路的关断，这个过程的时间很短，因此流经MP7管和MHN2管的电流便会呈现一个尖端的脉冲一窄脉冲下拉电流。这个过程就是脉冲自产生A电路单元的窄脉冲下拉电流的产生过程。这样，在A点到VB的下降过程或者是持续在VB的过程中，这条支路只有小部分时间有电流，而其余大部分时间几乎没有电流。这样就使得在一个周期内的有效下拉电流大大减小，从而使得在电源电压不变的情况下，功耗大大降低，这对整个电路来说，无疑是一个很大的改进。而二极管D3的作用就是保证A点的电位不至于低于VB+|VTH_MP7|，保证电路的稳定，对整个部分起保护的作用。

上面的过程中，设通过电流源MHP2的电流为I₁，要使得MHN3和MHN4组成电流镜处于截止状态，必须有

I_MN3＞I₁

这样才能保证其中的MN3的栅电平被拉低，而对于MOS管MN3，设V_GS＝VDC1＝5V，V_T1为MN3管阈值电压，V_T2为MN3管的V_DS，V_DS＜V_GS则MN3管工作在线性区，并要保证MN3管开启，有：

${\left(\frac{W}{L}\right)}_{\mathrm{MN}3}\≥\frac{I_1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}[(5-V_{T1})V_{T2}-0.5{V_{T2}}^2]}$

这样，通过对MN3管的宽长比的控制，就可以通过MN3管对MHN3和MHN4组成电流镜进行有效的控制，进而实现对电流通断的控制。

同理，要使A点被拉到VB，必须使得

I_MHN2＞I_MP4

这样，才有电流通过镜像电流源，在此基础上A点电平才能被拉低。设通过MHP1的电流源电流为I，同理可以由上面的分析得，MP4工作在线性区流过MP4的电流为：

$I_{\mathrm{MP}4}={\mathrm{\μ}}_P{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{MP}4}[(10-|V_{\mathrm{TP}}\left|\right)(10-V_T)-0.5{(10-V_T)}^2]$

这里，V_TP为PMOS管的阈值电压，其中设V_GS＝VH-VB＝10V，V_DS＝VH-VB-V_T，V_T为A端电位下降时相对VB端的最低电位，即MP7的临界开启电位，即对MHN1和MHN2组成的电流镜应用式有

$\frac{{\left(\frac{W}{L}\right)}_{\mathrm{MHN}2}}{{\left(\frac{W}{L}\right)}_{\mathrm{MHN}1}}\×I\≥I_{\mathrm{MP}4}$

所以，对MHN1和MHN2宽长比的要求为：

${\left(\frac{W}{L}\right)}_{\mathrm{MHN}2}\≥\frac{{\left(\frac{W}{L}\right)}_{\mathrm{MHN}1}}{I}{\mathrm{\μ}}_P{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{MP}4}[(10-|V_{\mathrm{TP}}\left|\right)(10-V_T)-0.5{(10-V_T)}^2]$

根据MHN1和MP4的宽长比，我们可调整MHN2的宽长比，就能够顺利实现下拉，调整电流的导通角。经过这样的调整，考虑后面电路的要求，可以得到符合我们需要的电流，能够在功率和性能方面选择一个比较折中的点，从而使MOS管能够符合我们前面分析所处的状态。

此外，下拉后的电平能够被反相器所识别，必须使下拉后的电平满足下式：

V_A-VB＜V_IL

其中的V_IL为能够被识别的最大输入低电平，即V_A-VB在反相器的逻辑摆幅内。将A点电平V_A拉到VB+|V_TH，MP7|时的前一段时间即MP7管关断前，分析MP5和MN5所工作的状态在此前大部分时间内MN5工作在饱和区内，而MP5工作于线性区，对于MP5管有

V_GS＝V_A-VH，V_DS＝V_B-VH

于是MP5的电流为：

I_DSP＝-K_P[2(V_A-VH-V_TP)(V_B-VH)-(V_B-VH)²]

对于反相器，由于MN5和MP5在同一个支路上，有

I_DSN+I_DSP＝0

于是有

$V_B-\mathrm{VB}=(V_A-V_{\mathrm{TP}})+{[{(V_A-V_{\mathrm{TP}})}^2-2(V_A-\frac{\mathrm{VH}}{2}-V_{\mathrm{TP}})\mathrm{VH}-\frac{K_N}{K_P}{(V_A-V_{\mathrm{TN}})}^2]}^{\frac{1}{2}}$

在CMOS反相器中，若使得反转电平最大限度接近(VH-VB)/2，这样MOS管才能有较大的逻辑摆幅，一般选择MP5和MN5管相匹配，即K_P＝K_N，这样会使得CMOS的逻辑摆幅增大，令 $\frac{\∂V_0}{\∂V_A}=-1$ ，此点对应的电压便为V_IL，可得

$V_{\mathrm{IL}}=\frac{3(\mathrm{VH}-\mathrm{VB})-3\left|V_{\mathrm{TP}}\right|+5V_{\mathrm{TN}}}{8}$

所以为了使得A点电位能被MP5和MN5所组成的MOS管识别成低电平，必须满足上式在稳定的情况下，V_A-VB＝|V_TP|＜＜V_IL，能够被识别，考虑到V_TP，V_TN的大小，所以在MP7关断前很长的时间范围内，V_A的电平已经被反相器识别成了低电平，通过两个联级反相器的正反馈，能够使A点的电平迅速拉低，从而电流也能很快的关断。

当兼容CMOS/TTL的低逻辑电平信号IN为高电平的时候，通过输入缓冲1电路单元将开启MN2，从而关断恒流源开关A电路单元，MHN1和MHN2组成的电流镜关闭，而此时IN经过MP1和MN1所组成的反相器产生低电平不能使得MN3开启，恒流源开关B电路单元打开，由MHN3管和MHN4管组成的电流镜工作，栅极下拉6电路单元开始作用，与前类似，它便将B点的电位通过MP8管拉到VB+|V_TH，MP8|，自此以后，由于脉冲自产生电路的作用，在MP8与MHN4的支路上会产生一个电流的尖端脉冲，同时B点经过输出缓冲进行输出，具体过程是先通过MP4和MN4与MP5和MN5组成的两个反相器行成正反馈，使其电平稳定在低电位VB+|V_TH，MP8|，再经过MP6和MN6组成CMOS反相器使得V_out输出VH高电平。B点的电位也必须在最大摆幅以内，与前面的分析类似由于V_IL比较大，B点也能很快被识别成低电位，通过联级反相器尽快稳定。

图7给出了该实时方式的仿真结果图，其中的仿真条件为：IN：0V-5V，VDC1：5V，VDC3：35V，VDC4：32V，VB：0V-30V，VH：12V-42V。仿真结果如图所示：输出Vout信号：12V-30V，Vout-VB：12V-0V，即输出端相对高端地电位逻辑关系与输入端相对低端地逻辑关系相同，达到了电平位移的目的。更重要的是MP7管和MP8管的电流仅在电平转换时有极短的脉冲，大大降低了电路功耗。

实施方式二

如图6所示：输入缓冲1电路单元由PMOS管MP1和NMOS管MN1组成，恒流源开关A电路单元由PMOS管MHP1与NMOS管MN2、MHN1和MHN2组成，恒流源开关B电路单元由PMOS管MHP2与NMOS管MN3、MHN3和MHN4组成，脉冲自产生A电路单元由PMOS管MP7和二极管D3组成，脉冲自产生B电路单元由二极管D1、D5组成，栅极下拉6电路单元由PMOS管MP4、MP5和NMOS管MN4、MN5以及二极管D2、D4组成，反相器7电路单元由PMOS管MP6和NMOS管MN6组成。直流电源VDC2由直流电源VDC3和直流电源VDC3组成，其中直流电源VDC3的电压较直流电源VDC3的电压高，高端浮动电源VH和高端浮动地VB的时序与兼容CMOS/TTL的低逻辑电平信号同步且反相。

整个电路连接关系为：兼容CMOS/TTL的低逻辑电平信号IN分别输入PMOS管MP1和NMOS管MN1、MN2的栅极；PMOS管MP1的源极接外接电源VDC1，其漏极与NMOS管MN1的漏极互连并接NMOS管MN3的栅极，NMOS管MN1的源极接地；PMOS管MHP1、MHP2的源极互连并接外接电源VDC3，PMOS管MHP1、MHP2的栅极互连并接外接电源VDC4；PMOS管MHP1的漏极接NMOS管MN2、MHN1的漏极和NMOS管MHN1、MHN2的栅极，NMOS管MN2、MHN1、MHN2的源极接地；PMOS管MHP2的漏极接NMOS管MN3、MHN3的漏极和NMOS管MHN3、MHN4的栅极，NMOS管MN3、MHN3、MHN4的源极接地；NMOS管MHN2的漏极接PMOS管MP7的漏极，NMOS管MHN4的漏极接二极管D1、D5的负极；二极管D5的正极接PMOS管MP4、MP6和NMOS管MN4、MN6四个MOS管的栅极，并接PMOS管MP5和NMOS管MN5两个MOS管的漏极；PMOS管MP7的源极接二极管D3的负极，并接PMOS管MP4和NMOS管MN4两个MOS管的漏极，还接PMOS管MP5和NMOS管MN5两个MOS管的栅极；PMOS管MP4、MP5和MP6的源极接高端浮动电源VH；NMOS管MN4的源极接二极管D2的正极，NMOS管MN5的源极接二极管D4的正极；PMOS管MP7的栅极，二极管D1、D3的正极，二极管D2、D4的负极，以及NMOS管MN6的源极均接至高端浮动地VB；PMOS管MP6和NMOS管MN6的漏极互连，PMOS管MP6和NMOS管MN6的漏极与高端浮动地VB之间输出与兼容CMOS/TTL的低逻辑电平信号IN同步且同相的高逻辑电平信号Vout-VB。

本实施方式与实施方式一基本相同，主要区别是将MP8用两个联级二极管D1和D5进行代替，这里的脉冲自产生B电路单元由更换的两个二极管D1，D5组成。这两个实施方案的电路在原理上是等效的，同样可以达到对电流进行关断的目的。当IN为低电平的时候，由于开启的是MP7和MHN2支路，工作过程与前面的分析相同，这里不再累述。当IN为高电平的时候，通过以上相似的分析，当IN依次通过输入缓冲1电路单元，打开恒流开关B，此时MHN3和MHN4所组成的恒流源开启，它接通D5，对B点电位进行下拉，由于二极管的单向导电性，二极管D1，D5能够将B点的电位拉到VB。设定VB，VH均为浮动电平，且VB是以0V为起点的浮动电平。IN为高电平的时候，通过外电路的作用使VB刚好为0V电平，对于MHN4管由于其V_DS＝0，所以MHN4管将处于截止状态，使得该支路关断。相比图5的电路，该电路是建立在总体电路结构的基础上，利用外电路(VH、VB)的特性和时态，对二极管进行了关断。

假如同时将MP7换成A点和VB之间接两个级联二级管，将A点的电平拉到VB以后由于VB是一个浮动的电平，根据外部电路(VH、VB)的特性和时态，在此时VB相对于地是高电平，所以就会有电流从VB经过二极管，再经过MHN2到达地，这个持续的电流持续在整个VB为高电平的过程中，没有器件对这些多余的电流进行关断，所以与采用PMOS结构关断电流结构的电路相比较，没有采用PMOS结构关断电流结构的电路产生了很多额外的功耗，这些功耗对电路没有任何的作用，是我们不期望的。

通过上述分析，我们知道，不能将脉冲自产生A电路单元和脉冲自产生B电路单元同时采用两个级联二极管，否则整个电路将产生我们不期望的额外功耗。

若不考虑高端浮动电源VH和高端浮动地VB的时序，脉冲自产生A和脉冲自产生B电路单元都最好采用一个PMOS管和一个二极管构成；当高端浮动电源VH和高端浮动地VB的时序与兼容CMOS/TTL的低逻辑电平信号同步且反相时，采用两个级联二极管构成脉冲自产生B电路单元，而仍然采用一个PMOS管和一个二极管构成脉冲自产生A电路单元；当高端浮动电源VH和高端浮动地VB的时序与兼容CMOS/TTL的低逻辑电平信号同步且同相时，采用两个级联二极管构成脉冲自产生A电路单元，而仍然采用一个PMOS管和一个二极管构成脉冲自产生B电路单元。上述三种情况均能够保证整个电路的功耗最低，而第三种情况就是下述的实施方式三。

实施方式三

如图7所示，输入缓冲1电路单元由PMOS管MP1和NMOS管MN1组成，恒流源开关A电路单元由PMOS管MHP1与NMOS管MN2、MHN1和MHN2组成，恒流源开关B电路单元由PMOS管MHP2与NMOS管MN3、MHN3和MHN4组成，脉冲自产生A电路单元由二极管D3、D6组成，脉冲自产生B电路单元由PMOS管MP8和二极管D1组成，栅极下拉6电路单元由PMOS管MP4、MP5和NMOS管MN4、MN5以及二极管D2、D4组成，反相器7电路单元由PMOS管MP6和NMOS管MN6组成。直流电源VDC2由直流电源VDC3和直流电源VDC3组成，其中直流电源VDC3的电压较直流电源VDC3的电压高；高端浮动电源VH和高端浮动地VB的时序与兼容CMOS/TTL的低逻辑电平信号同步且同相。

兼容CMOS/TTL的低逻辑电平信号IN分别输入PMOS管MP1和NMOS管MN1、MN2的栅极；PMOS管MP1的源极接外接电源VDC1，其漏极与NMOS管MN1的漏极互连并接NMOS管MN3的栅极，NMOS管MN1的源极接地；PMOS管MHP1、MHP2的源极互连并接外接电源VDC3，PMOS管MHP1、MHP2的栅极互连并接外接电源VDC4；PMOS管MHP1的漏极接NMOS管MN2、MHN1的漏极和NMOS管MHN1、MHN2的栅极，NMOS管MN2、MHN1、MHN2的源极接地；PMOS管MHP2的漏极接NMOS管MN3、MHN3的漏极和NMOS管MHN3、MHN4的栅极，NMOS管MN3、MHN3、MHN4的源极接地；NMOS管MHN2的漏极接二极管D3、D6的负极，NMOS管MHN4的漏极接PMOS管MP8的漏极；二极管D6的正极接PMOS管MP5和NMOS管MN5两个MOS管的栅极，并接PMOS管MP4和NMOS管MN4两个MOS管的漏极；PMOS管MP8的源极接二极管D1的负极，并接PMOS管MP4、MP6和NMOS管MN4、MN6四个MOS管的栅极，还接PMOS管MP5和NMOS管MN5两个MOS管的漏极；PMOS管MP4、MP5和MP6的源极接高端浮动电源VH；NMOS管MN4的源极接二极管D2的正极，NMOS管MN5的源极接二极管D4的正极；PMOS管MP8的栅极，二极管D1、D3的正极，二极管D2、D4的负极，以及NMOS管MN6的源极均接至高端浮动地VB；PMOS管MP6和NMOS管MN6的漏极互连，PMOS管MP6和NMOS管MN6的漏极与高端浮动地VB之间输出与兼容CMOS/TTL的低逻辑电平信号IN同步且同相的高逻辑电平信号Vout-VB。

Claims (5)

1.窄脉冲下拉电流式电平位移电路，由输入缓冲(1)、恒流源开关A、恒流源开关B、脉冲自产生A、脉冲自产生B、栅极下拉(6)和反相器(7)共七个电路单元构成；

兼容CMOS/TTL的低逻辑电平信号IN通过输入缓冲(1)电路单元产生同相控制信号S1和反相控制信号S2；同相控制信号S1用于控制恒流源开关A电路单元，反相控制信号S2用于控制恒流源开关B电路单元；恒流源开关A电路单元和恒流源开关B电路单元处于交替提供恒流输出信号的状态：当同相控制信号S1为低电平时，通过控制恒流源开关A电路单元产生恒流输出信号S3；当反相控制信号S2为低电平时，通过控制恒流源开关B电路单元产生恒流输出信号S4；当同相控制信号S1为高电平时，恒流源开关A电路单元处于高阻状态并停止产生恒流输出信号S3；当反相控制信号S2为高电平时，恒流源开关B电路单元处于高阻状态并停止产生恒流输出信号S4；

恒流源开关A电路单元产生的横流输出信号S3通过脉冲自产生电路A电路单元产生窄脉冲下拉电流S5，恒流源开关B电路单元产生的横流输出信号S4通过脉冲自产生电路B电路单元产生窄脉冲下拉电流S6，窄脉冲下拉电流S5、S6通过栅极下拉(6)电路单元产生电平为VB～VH的浮动电平位移信号S7，浮动电平位移信号S7经反相器(7)电路单元后，在反相器(7)电路单元的输出端与高端浮动地VB之间产生与兼容CMOS/TTL的低逻辑电平信号IN同步且同相的高逻辑电平信号Vout-VB；

直流电源VDC1为输入缓冲(1)电路单元供电，直流电源VDC2为恒流源开关A和恒流源开关B电路单元供电，高端浮动电源VH采用比高端浮动地VB电位高的直流电源为脉冲自产生电路A、脉冲自产生电路B、栅极下拉(6)和反相器(7)四个电路单元供电。

2.根据权利要求1所述的窄脉冲下拉电流式电平位移电路，其特征在于，所述高端浮动电源VH比高端浮动地VB电位高10～15V。

3.根据权利要求1或2所述的窄脉冲下拉电流式电平位移电路，其特征在于，输入缓冲(1)电路单元由PMOS管MP1和NMOS管MN1组成，恒流源开关A电路单元由PMOS管MHP1与NMOS管MN2、MHN1和MHN2组成，恒流源开关B电路单元由PMOS管MHP2与NMOS管MN3、MHN3和MHN4组成，脉冲自产生A电路单元由PMOS管MP7和二极管D3组成，脉冲自产生B电路单元由PMOS管MP8和二极管D1组成，栅极下拉(6)电路单元由PMOS管MP4、MP5和NMOS管MN4、MN5以及二极管D2、D4组成，反相器(7)电路单元由PMOS管MP6和NMOS管MN6组成；

所述直流电源VDC2由直流电源VDC3和直流电源VDC3组成，其中直流电源VDC3的电压较直流电源VDC3的电压高；

兼容CMOS/TTL的低逻辑电平信号IN分别输入PMOS管MP1和NMOS管MN1、MN2的栅极；PMOS管MP1的源极接外接电源VDC1，其漏极与NMOS管MN1的漏极互连并接NMOS管MN3的栅极，NMOS管MN1的源极接地；PMOS管MHP1、MHP2的源极互连并接外接电源VDC3，PMOS管MHP1、MHP2的栅极互连并接外接电源VDC4；PMOS管MHP1的漏极接NMOS管MN2、MHN1的漏极和NMOS管MHN1、MHN2的栅极，NMOS管MN2、MHN1、MHN2的源极接地；PMOS管MHP2的漏极接NMOS管MN3、MHN3的漏极和NMOS管MHN3、MHN4的栅极，NMOS管MN3、MHN3、MHN4的源极接地；NMOS管MHN2的漏极接PMOS管MP7的漏极，NMOS管MHN4的漏极接PMOS管MP8的漏极；PMOS管MP8的源极接二极管D1的负极，并接PMOS管MP4、MP6和NMOS管MN4、MN6四个MOS管的栅极，还接PMOS管MP5和NMOS管MN5两个MOS管的漏极；PMOS管MP7的源极接二极管D3的负极，并接PMOS管MP4和NMOS管MN4两个MOS管的漏极，还接PMOS管MP5和NMOS管MN5两个MOS管的栅极；PMOS管MP4、MP5和MP6的源极接高端浮动电源VH；NMOS管MN4的源极接二极管D2的正极，NMOS管MN5的源极接二极管D4的正极；PMOS管MP7、MP8的栅极，二极管D1、D3的正极，二极管D2、D4的负极，以及NMOS管MN6的源极均接至高端浮动地VB；PMOS管MP6和NMOS管MN6的漏极互连，PMOS管MP6和NMOS管MN6的漏极与高端浮动地VB之间输出与兼容CMOS/TTL的低逻辑电平信号IN同步且同相的高逻辑电平信号Vout-VB。

4.根据权利要求1或2所述的窄脉冲下拉电流式电平位移电路，其特征在于，所述输入缓冲(1)电路单元由PMOS管MP1和NMOS管MN1组成，所述恒流源开关A电路单元由PMOS管MHP1与NMOS管MN2、MHN1和MHN2组成，所述恒流源开关B电路单元由PMOS管MHP2与NMOS管MN3、MHN3和MHN4组成，所述脉冲自产生A电路单元由PMOS管MP7和二极管D3组成，所述脉冲自产生B电路单元由二极管D1、D5组成，所述栅极下拉(6)电路单元由PMOS管MP4、MP5和NMOS管MN4、MN5以及二极管D2、D4组成，所述反相器(7)电路单元由PMOS管MP6和NMOS管MN6组成；

所述直流电源VDC2由直流电源VDC3和直流电源VDC3组成，其中直流电源VDC3的电压较直流电源VDC3的电压高；所述高端浮动电源VH和高端浮动地VB的时序与兼容CMOS/TTL的低逻辑电平信号同步且反相；

兼容CMOS/TTL的低逻辑电平信号IN分别输入PMOS管MP1和NMOS管MN1、MN2的栅极；PMOS管MP1的源极接外接电源VDC1，其漏极与NMOS管MN1的漏极互连并接NMOS管MN3的栅极，NMOS管MN1的源极接地；PMOS管MHP1、MHP2的源极互连并接外接电源VDC3，PMOS管MHP1、MHP2的栅极互连并接外接电源VDC4；PMOS管MHP1的漏极接NMOS管MN2、MHN1的漏极和NMOS管MHN1、MHN2的栅极，NMOS管MN2、MHN1、MHN2的源极接地；PMOS管MHP2的漏极接NMOS管MN3、MHN3的漏极和NMOS管MHN3、MHN4的栅极，NMOS管MN3、MHN3、MHN4的源极接地；NMOS管MHN2的漏极接PMOS管MP7的漏极，NMOS管MHN4的漏极接二极管D1、D5的负极；二极管D5的正极接PMOS管MP4、MP6和NMOS管MN4、MN6四个MOS管的栅极，并接PMOS管MP5和NMOS管MN5两个MOS管的漏极；PMOS管MP7的源极接二极管D3的负极，并接PMOS管MP4和NMOS管MN4两个MOS管的漏极，还接PMOS管MP5和NMOS管MN5两个MOS管的栅极；PMOS管MP4、MP5和MP6的源极接高端浮动电源VH；NMOS管MN4的源极接二极管D2的正极，NMOS管MN5的源极接二极管D4的正极；PMOS管MP7的栅极，二极管D1、D3的正极，二极管D2、D4的负极，以及NMOS管MN6的源极均接至高端浮动地VB；PMOS管MP6和NMOS管MN6的漏极互连，PMOS管MP6和NMOS管MN6的漏极与高端浮动地VB之间输出与兼容CMOS/TTL的低逻辑电平信号IN同步且同相的高逻辑电平信号Vout-VB。

5.根据权利要求1或2所述的窄脉冲下拉电流式电平位移电路，其特征在于，所述输入缓冲(1)电路单元由PMOS管MP1和NMOS管MN1组成，所述恒流源开关A电路单元由PMOS管MHP1与NMOS管MN2、MHN1和MHN2组成，所述恒流源开关B电路单元由PMOS管MHP2与NMOS管MN3、MHN3和MHN4组成，所述脉冲自产生A电路单元由二极管D3、D6组成，所述脉冲自产生B电路单元由PMOS管MP8和二极管D1组成，所述栅极下拉(6)电路单元由PMOS管MP4、MP5和NMOS管MN4、MN5以及二极管D2、D4组成，所述反相器(7)电路单元由PMOS管MP6和NMOS管MN6组成；

所述直流电源VDC2由直流电源VDC3和直流电源VDC3组成，其中直流电源VDC3的电压较直流电源VDC3的电压高；所述高端浮动电源VH和高端浮动地VB的时序与兼容CMOS/TTL的低逻辑电平信号同步且同相；

兼容CMOS/TTL的低逻辑电平信号IN分别输入PMOS管MP1和NMOS管MN1、MN2的栅极；PMOS管MP1的源极接外接电源VDC1，其漏极与NMOS管MN1的漏极互连并接NMOS管MN3的栅极，NMOS管MN1的源极接地；PMOS管MHP1、MHP2的源极互连并接外接电源VDC3，PMOS管MHP1、MHP2的栅极互连并接外接电源VDC4；PMOS管MHP1的漏极接NMOS管MN2、MHN1的漏极和NMOS管MHN1、MHN2的栅极，NMOS管MN2、MHN1、MHN2的源极接地；PMOS管MHP2的漏极接NMOS管MN3、MHN3的漏极和NMOS管MHN3、MHN4的栅极，NMOS管MN3、MHN3、MHN4的源极接地；NMOS管MHN2的漏极接二极管D3、D6的负极，NMOS管MHN4的漏极接PMOS管MP8的漏极；二极管D6的正极接PMOS管MP5和NMOS管MN5两个MOS管的栅极，并接PMOS管MP4和NMOS管MN4两个MOS管的漏极；PMOS管MP8的源极接二极管D1的负极，并接PMOS管MP4、MP6和NMOS管MN4、MN6四个MOS管的栅极，还接PMOS管MP5和NMOS管MN5两个MOS管的漏极；PMOS管MP4、MP5和MP6的源极接高端浮动电源VH；NMOS管MN4的源极接二极管D2的正极，NMOS管MN5的源极接二极管D4的正极；PMOS管MP8的栅极，二极管D1、D3的正极，二极管D2、D4的负极，以及NMOS管MN6的源极均接至高端浮动地VB；PMOS管MP6和NMOS管MN6的漏极互连，PMOS管MP6和NMOS管MN6的漏极与高端浮动地VB之间输出与兼容CMOS/TTL的低逻辑电平信号IN同步且同相的高逻辑电平信号Vout-VB。

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