CN116155254A - 一种m-lvds驱动电路 - Google Patents

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Abstract

本发明属于电子电路技术领域，其目的在于提供一种M‑LVDS驱动电路。本发明能够通过上拉输入逻辑控制电路打开或关闭所述上拉开关电路，具体为按照一定顺序依次打开或关闭上拉开关电路中的上拉开关管，并通过下拉输入逻辑控制电路打开或关闭所述下拉开关电路，具体为按照一定顺序依次打开或关闭下拉开关电路中的下拉开关管，进而有效减小开关噪声尖峰，降低由关闭较大开关管引起的EMI，同时有助于减少信号在传输介质终端发生反射，从而提高传输信号的完整性。

Description

一种M-LVDS驱动电路
技术领域
本发明属于电子电路技术领域，具体涉及一种M-LVDS驱动电路。
背景技术
LVDS（Low Voltage Differential Signaling，低电压差分信号）驱动器在通信网络中广泛用于笔记本电脑、成像、测量、医疗和汽车等领域，该器件使用小摆幅差分信号进行快速数据传输，因此功率显著降低，并且具有出色的抗噪性。过去数年，LVDS驱动器随着不同应用的需求不断发展，衍生出满足各类特定要求的不同分支，例如M-LVDS（MultipointLow Voltage Differential Signaling，多点低电压差分信号）驱动器等。
传统M-LVDS驱动器输出差分信号的电路原理图如图1所示，其由两个对称设置的驱动电路101和102、特性阻抗Z0的差分电缆、终端电阻RT（通常为50Ω）和接收器组成。M-LVDS驱动器的输入电流源由固定偏置电流I1和差分电压控制电路输出的调整电流I2共同组成，从而驱动差分电缆。由于接收器的直流输入阻抗很高，M-LVDS驱动器的输出电流IOUT大部分直接流过终端电阻RT。通常情况下，电流源I1和I2始终处于开启状态，通过对称的驱动电路101和102的开关，可改变流过终端电阻RT的电流方向，从而使得接收器产生“1”或“0”的逻辑状态。M-LVDS驱动器的强度比LVDS驱动器更高，在负载RT为50Ω的情况下，其输出电压摆幅|VOD|在480mV到650mV之间，所以可以解决多点应用中的问题。M-LVDS驱动器可消除对称的驱动电路101和102的开关噪声尖峰，以及由打开和关闭大电流开关管而引起的EMI（Electromagnetic Interference，电磁干扰）。其次，由于通过两条电缆组成的差分电缆来传输差分信号，且两个差分信号彼此相邻，使得M-LVDS驱动器具有相当大的抗噪声能力。
但是，在使用现有技术过程中，发明人发现现有技术中至少存在如下问题：
尽管低功耗、低EMI和高噪声抗干扰能力使得M-LVDS驱动器成为多点高速数据转换器的接口选择，但在打开或者关闭驱动电路101和102的开关时，驱动器仍然产生了较大的开关噪声尖峰，由此带来的EMI也将对系统造成影响。在实际应用中，虽然差分输出信号能够在一定程度上降低开关噪声尖峰和EMI的影响，但这对M-LVDS驱动器应用端的要求较高，必须对PCB线对、差分电缆等设施进行精心设计，来避免阻抗的不连续和信号传输的时延差导致的不匹配问题，否则EMI较大，容易造成差分信号在传输介质终端发生信号反射，影响传输信号的完整性。
发明内容
本发明旨在至少在一定程度上解决上述技术问题，本发明提供了一种M-LVDS驱动电路。
为了实现上述目的，本发明采用以下技术方案：
本发明提供了一种M-LVDS驱动电路，包括上拉驱动控制电路、下拉驱动控制电路、上拉开关电路、下拉开关电路、上拉输入逻辑控制电路和下拉输入逻辑控制电路；
所述上拉输入逻辑控制电路的两个输入端分别接入数据输入信号DIN+和使能控制信号DEN，所述上拉输入逻辑控制电路的输出端依次通过所述上拉驱动控制电路与所述上拉开关电路引出输出端信号DOUT-；
所述下拉输入逻辑控制电路的两个输入端分别接入所述数据输入信号DIN+和所述使能控制信号DEN，所述下拉输入逻辑控制电路的输出端依次通过所述下拉驱动控制电路与所述下拉开关电路引出所述输出端信号DOUT-。
在一个可能的设计中，所述上拉驱动控制电路包括两个输入端，所述上拉输入逻辑控制电路包括两个输出端，所述上拉驱动控制电路的第一输入端与所述上拉输入逻辑控制电路的第一输出端连接，所述上拉驱动控制电路的第二输入端与所述上拉输入逻辑控制电路的第二输出端连接；
所述上拉驱动控制电路包括K个输出端，K为正整数，所述上拉开关电路包括与所述上拉驱动控制电路的K个输出端一一对应设置的K个上拉开关管，所述上拉驱动控制电路的K个输出端分别与K个上拉开关管的栅极对应连接，K个上拉开关管的漏极均接入第一偏置电压BIASP，K个上拉开关管的源极均引出所述输出端信号DOUT-。
在一个可能的设计中，所述M-LVDS驱动电路还包括总线电压保护电路，所述总线电压保护电路包括与所述上拉驱动控制电路的K个输出端一一对应设置的K个NMOS管、与K个NMOS管一一对应设置的K个从PMOS管、主PMOS管和二极管；
所述二极管的正极接入电源电压VDD，所述二极管的负极接入输出信号SUB；
所述主PMOS管的栅极接入所述电源电压VDD，所述主PMOS管的漏极引出所述输出端信号DOUT-，所述主PMOS管的源极和衬底均接入所述输出信号SUB；
K个NMOS管的栅极均接入所述电源电压VDD，K个NMOS管的源极分别与所述上拉驱动控制电路的K个输出端对应连接，K个NMOS管的漏极分别与K个从PMOS管的漏极对应连接，并分别作为所述总线电压保护电路的K个输出端与K个上拉开关管的栅极一一连接，K个上拉开关管的衬底接入所述输出信号SUB；
K个从PMOS管的栅极均接入所述电源电压VDD，K个从PMOS管的源极引出所述输出端信号DOUT-，K个从PMOS管的衬底接入所述输出信号SUB。
在一个可能的设计中，所述下拉驱动控制电路包括两个输入端，所述下拉输入逻辑控制电路包括两个输出端，所述下拉驱动控制电路的第一输入端与所述下拉输入逻辑控制电路的第一输出端连接，所述下拉驱动控制电路的第二输入端与下拉输入逻辑控制电路的第二输出端连接；
所述下拉驱动控制电路包括K个输出端，K为正整数，所述下拉开关电路包括与所述下拉驱动控制电路的K个输出端一一对应设置的K个下拉开关管，所述下拉驱动控制电路的K个输出端分别与K个下拉开关管的栅极对应连接，K个下拉开关管的漏极均接入第二偏置电压BIASN，K个下拉开关管的源极均引出所述输出端信号DOUT-。
在一个可能的设计中，所述上拉驱动控制电路和所述下拉驱动控制电路均采用驱动控制电路；所述驱动控制电路包括依次连接的驱动控制一电路、驱动控制二电路和驱动控制三电路，其中，所述驱动控制一电路设置有K-2个，K为大于等于3的自然数；
所有驱动控制一电路中，第一级驱动控制一电路的第一输入端INX_1与所述驱动控制三电路的第二输入端INY_3连接，并作为所述驱动控制电路的第一输入端；所有驱动控制一电路的第二输入端INY_1均与所述驱动控制二电路的第二输入端INY_2连接，并作为所述驱动控制电路的第二输入端；
所有驱动控制一电路的任意两个相邻驱动控制一电路中，前一级驱动控制一电路的第三输入端INZ_1与后一级驱动控制一电路的第一输出端OUTX_1连接；前一级驱动控制一电路的第二输出端OUTY_1与后一级驱动控制一电路的第一输入端INX_1连接；
所有驱动控制一电路中，第K-2级驱动控制一电路的第三输入端INZ_1与所述驱动控制二电路的第一输出端OUTX_2连接，第K-2级驱动控制一电路的第二输出端OUTY_1与所述驱动控制二电路的第一输入端INX_2连接；
所述驱动控制二电路的第三输入端INZ_2与所述驱动控制三电路的输出端OUTX_3连接，所述驱动控制二电路的第二输出端OUTX与所述驱动控制三电路的第三输入端INZ_3连接，所述驱动控制二电路的第三输出端OUTY_2与所述驱动控制三电路的第一输入端INX_3连接；
所有驱动控制一电路的第一输出端OUTX_1、所述驱动控制二电路的第一输出端OUTX_2和所述驱动控制三电路的输出端OUTX_3分别作为所述驱动控制电路的K个输出端。
在一个可能的设计中，所述驱动控制一电路包括第一或非门、第一反相器和第二或非门；所述第一或非门的第一输入端作为所述驱动控制一电路的第一输入端INX_1，所述第一或非门的第二输入端与所述第一反相器的输出端连接，所述第一或非门的输出端与所述第二或非门的第一输入端连接并作为所述驱动控制一电路的第一输出端OUTX_1；所述第一反相器的输入端作为所述驱动控制一电路的第三输入端INZ_1；所述第二或非门的第二输入端与作为所述驱动控制一电路的第二输入端INY_1，所述第二或非门的输出端作为所述驱动控制一电路的第二输出端OUTY_1。
在一个可能的设计中，所述驱动控制二电路包括第三或非门、第二反相器和第四或非门；所述第三或非门的第一输入端作为所述驱动控制二电路的第一输入端INX_2，所述第三或非门的第二输入端与所述第二反相器的输出端连接并作为所述驱动控制二电路的第二输出端OUTX，所述第三或非门的输出端与所述第四或非门的第一输入端连接并作为所述驱动控制二电路的第一输出端OUTX_2；所述第二反相器的输入端作为所述驱动控制二电路的第三输入端INZ_2；所述第四或非门的第二输入端作为所述驱动控制二电路的第二输入端INY_2，所述第四或非门的输出端作为所述驱动控制二电路的第三输出端OUTY_2。
在一个可能的设计中，所述驱动控制三电路包括第五或非门、第三反相器和第一与非门；所述第五或非门的第一输入端作为所述驱动控制三电路的第一输入端INX_3，所述第五或非门的第二输入端与所述第三反相器的输出端连接，所述第五或非门的输出端作为所述驱动控制三电路的输出端OUTX_3；所述第三反相器的输入端与所述第一与非门的输出端连接；所述第一与非门的第一输入端作为所述驱动控制三电路的第三输入端INZ_3，所述第一与非门的第二输入端作为所述驱动控制三电路的第二输入端INY_3。
在一个可能的设计中，所述上拉输入逻辑控制电路包括第六或非门和第四反相器；所述第六或非门的第一输入端接入所述数据输入信号DIN+，所述第六或非门的第二输入端接入所述使能控制信号DEN，所述第六或非门的输出端与所述第四反相器的输入端连接，并作为所述上拉输入逻辑控制电路的第一输出端，所述第四反相器的输出端作为所述上拉输入逻辑控制电路的第二输出端。
在一个可能的设计中，所述下拉输入逻辑控制电路包括第五反相器、第二与非门和第六反相器；所述第五反相器的输入端接入所述使能控制信号DEN，所述第五反相器的输出端接入所述第二与非门的第一输入端，所述第二与非门的第二输入端接入所述数据输入信号DIN+，所述第二与非门的输出端接入所述第六反相器的输入端，并作为所述下拉输入逻辑控制电路的第一输出端，所述第六反相器的输出端作为所述下拉输入逻辑控制电路的第二输出端。
本发明的有益效果如下：
1）本发明能够通过上拉输入逻辑控制电路打开或关闭所述上拉开关电路，具体为按照一定顺序依次打开或关闭上拉开关电路中的上拉开关管，并通过下拉输入逻辑控制电路打开或关闭所述下拉开关电路，具体为按照一定顺序依次打开或关闭下拉开关电路中的下拉开关管，进而有效减小开关噪声尖峰，降低由关闭较大开关管引起的EMI，同时有助于减少信号在传输介质终端发生反射，从而提高传输信号的完整性。
2）由于总线电压保护电路的设置，可使得通过输出端信号得到的总线电压DOUT-高于本发明中M-LVDS驱动电路的电源电压VDD时，关闭电流通路，由此防止电流由总线流至驱动电路的电源。
附图说明
图1是传统M-LVDS驱动器输出差分信号的电路原理图；
图2是本实施例中M-LVDS驱动电路的电路原理图；
图3是本实施例中驱动控制一电路的电路原理图；
图4是本实施例中驱动控制二电路的电路原理图；
图5是本实施例中驱动控制三电路的电路原理图；
图6是本实施例中M-LVDS驱动电路的数据输入信号DIN+由逻辑低电平变化至逻辑高电平时关键信号节点的时序波形图；
图7是本实施例中M-LVDS驱动电路的数据输入信号DIN+由逻辑高电平变化至逻辑低电平时关键信号节点的时序波形图。
图中：
101：两个对称设置的驱动电路A；102：两个对称设置的驱动电路B；Z0：特性阻抗；RT：终端电阻；
201：上拉驱动控制电路；
202：下拉驱动控制电路；
201_1：第一驱动控制一电路；201_2：第二驱动控制一电路；201_(K-2)：第(K-2)驱动控制一电路；201_(K-1)：驱动控制二电路；201_K：驱动控制三电路；
301：第一或非门；302：第一反相器；303：第二或非门；401：第三或非门；402：第二反相器；403：第四或非门；501：第五或非门；502：第三反相器；503：第一与非门；
203：上拉开关电路；
MP1_1：第一上拉开关管；MP1_2：第二上拉开关管；MP1_(K-2)：第(K-2)上拉开关管；MP1_(K-1)：第(K-1)上拉开关管；MP1_K：第K上拉开关管；
204：下拉开关电路；
MN1_1：第一下拉开关管；MN1_2：第二下拉开关管；MN1_(K-2)：第(K-2)下拉开关管；MN1_(K-1)：第(K-1)下拉开关管；MN1_K：第K下拉开关管；
205：电压保护电路；
MN2_1：第一NMOS管；MN2_2：第二NMOS管；MN2_(K-2)：第(K-2)NMOS管、MN2_(K-1)：第(K-1)NMOS管；MN2_K：第KNMOS管；MP2_1：第一从PMOS管；MP2_2：第二从PMOS管；MP2_(K-2)：第(K-2)从PMOS管；MP2_(K-1)：第(K-1)从PMOS管；MP2_K：第K从PMOS管；MP3：主PMOS管；D1：二极管；
206：上拉输入逻辑控制电路；
XI1：第六或非门；XI2：第四反相器；
207：下拉输入逻辑控制电路；
XI3：第五反相器；XI4：第二与非门；XI5：第六反相器。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图和实施例或现有技术的描述对本发明作简单地介绍，显而易见地，下面关于附图结构的描述仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本发明，但并不构成对本发明的限定。
实施例：
如图2所示，本实施例公开了一种M-LVDS驱动电路，包括上拉驱动控制电路201、下拉驱动控制电路202、上拉开关电路203、下拉开关电路204、上拉输入逻辑控制电路206和下拉输入逻辑控制电路207；
所述上拉输入逻辑控制电路206的两个输入端分别接入数据输入信号DIN+和使能控制信号DEN，所述上拉输入逻辑控制电路206的输出端依次通过所述上拉驱动控制电路201与所述上拉开关电路203引出输出端信号DOUT-；
所述下拉输入逻辑控制电路207的两个输入端分别接入所述数据输入信号DIN+和所述使能控制信号DEN，所述下拉输入逻辑控制电路207的输出端依次通过所述下拉驱动控制电路202与所述下拉开关电路204引出所述输出端信号DOUT-。
具体地，本实施例中，所述上拉输入逻辑控制电路206用于对数据输入信号DIN+和使能控制信号DEN进行处理，并输出第一信号至所述上拉驱动控制电路201，所述上拉驱动控制电路201用于检测所述第一信号的输入逻辑，并确认打开或关闭所述上拉开关电路203，具体为确认依次打开还是依次关闭所述上拉开关电路203中的上拉开关管，以便于所述上拉开关电路203上拉输出端信号DOUT-。所述下拉输入逻辑控制电路207用于对数据输入信号DIN+和使能控制信号DEN进行处理，并输出第二信号至所述下拉驱动控制电路202，所述下拉驱动控制电路202用于检测所述第二信号的输入逻辑，并确认打开或关闭所述下拉开关电路204，具体为确认依次打开还是依次关闭所述下拉开关电路204中的下拉开关管，以便于所述下拉开关电路204下拉输出端信号DOUT-。
具体地，本实施例能够通过上拉输入逻辑控制电路206打开或关闭所述上拉开关电路203，具体为按照一定顺序依次打开或关闭上拉开关电路203中的上拉开关管，并通过下拉输入逻辑控制电路207打开或关闭所述下拉开关电路204，具体为按照一定顺序依次打开或关闭下拉开关电路204中的下拉开关管，进而有效减小开关噪声尖峰，降低由关闭较大开关管引起的EMI，同时有助于减少信号在传输介质终端发生反射，从而提高传输信号的完整性。
本实施例中，所述上拉驱动控制电路201包括两个输入端，所述上拉输入逻辑控制电路206包括两个输出端，所述上拉驱动控制电路201的第一输入端与所述上拉输入逻辑控制电路206的第一输出端连接，所述上拉驱动控制电路201的第二输入端与所述上拉输入逻辑控制电路206的第二输出端连接；
所述上拉驱动控制电路201包括K个输出端，K为正整数，具体地，本实施例中，K≥5，下同，对应地，所述上拉开关电路203包括与所述上拉驱动控制电路201的K个输出端一一对应设置的K个上拉开关管，所述上拉驱动控制电路201的K个输出端分别与K个上拉开关管的栅极对应连接，K个上拉开关管的漏极均接入第一偏置电压BIASP，K个上拉开关管的源极均引出所述输出端信号DOUT-。
具体地，本实施例中，所述上拉驱动控制电路201的K个输出端中，第一输出端接信号线DRVP1’，第二输出端接信号线DRVP2’，......，第(K-2)输出端接信号线DRVP(K-2)’，第(K-1)输出端接信号线DRVP(K-1)’，第K输出端接信号线DRVPK’。
对应地，K个上拉开关管分为第一上拉开关管MP1_1、第二上拉开关管MP1_2、......、第(K-2)上拉开关管MP1_(K-2)、第(K-1)上拉开关管MP1_(K-1)和第K上拉开关管MP1_K。其中，所述第一上拉开关管MP1_1的栅极接信号线DRVP1，第二上拉开关管MP1_2的栅极接信号线DRVP2，......，第(K-2)上拉开关管MP1_(K-2)的栅极接信号线DRVP(K-2)，第(K-1)上拉开关管MP1_(K-1)的栅极接信号线DRVP(K-1)，第K上拉开关管MP1_K的栅极接信号线DRVPK。
本实施例中，所述M-LVDS驱动电路还包括总线电压保护电路205，所述总线电压保护电路205包括与所述上拉驱动控制电路201的K个输出端一一对应设置的K个NMOS管、与K个NMOS管一一对应设置的K个从PMOS管、主PMOS管MP3和二极管D1；
所述二极管D1的正极接入电源电压VDD，所述二极管D1的负极接入输出信号SUB；
所述主PMOS管MP3的栅极接入所述电源电压VDD，所述主PMOS管MP3的漏极引出所述输出端信号DOUT-，所述主PMOS管MP3的源极和衬底均接入所述输出信号SUB；
K个NMOS管的栅极均接入所述电源电压VDD，K个NMOS管的源极分别与所述上拉驱动控制电路201的K个输出端对应连接，K个NMOS管的漏极分别与K个从PMOS管的漏极对应连接，并分别作为所述总线电压保护电路205的K个输出端与K个上拉开关管的栅极一一连接，K个上拉开关管的衬底接入所述输出信号SUB；
K个从PMOS管的栅极均接入所述电源电压VDD，K个从PMOS管的源极引出所述输出端信号DOUT-，K个从PMOS管的衬底接入所述输出信号SUB。
具体地，本实施例中，K个NMOS管分为第一NMOS管MN2_1、第二NMOS管MN2_2、......、第(K-2)NMOS管MN2_(K-2)、第(K-1)NMOS管MN2_(K-1)和第KNMOS管MN2_K，K个从PMOS管分为第一从PMOS管MP2_1、第二从PMOS管MP2_2、......、第(K-2)从PMOS管MP2_(K-2)、第(K-1)从PMOS管MP2_(K-1)和第K从PMOS管MP2_K；
其中，所述第一NMOS管MN2_1的漏极接入第一从PMOS管MP2_1的漏极，并作为所述总线电压保护电路205的第一输出端DRVP1，其栅极接入所述电源电压VDD，其源极和衬底接入信号线DRVP1’；所述第一从PMOS管MP2_1的栅极接入所述电源电压VDD，其源极接驱动电路的输出端DOUT-，其衬底接入所述输出信号SUB；
所述第二NMOS管MN2_2的漏极接入第二从PMOS管MP2_2的漏极，并作为所述总线电压保护电路205的第二输出端DRVP2，其栅极接入所述电源电压VDD，其源极和衬底接信号线DRVP2’；所述第二从PMOS管MP2_2的栅极接入所述电源电压VDD，其源极接驱动电路的输出端DOUT-，其衬底接入所述输出信号SUB；
......
所述第(K-2)NMOS管MN2_(K-2)的漏极接入第(K-2)从PMOS管MP2_(K-2)的漏极，并作为所述总线电压保护电路205的第(K-2)输出端DRVP(K-2)，其栅极接入所述电源电压VDD，其源极和衬底接信号线DRVP(K-2)’；所述第(K-2)从PMOS管MP2_(K-2)的栅极接入所述电源电压VDD，其源极接驱动电路的输出端DOUT-，其衬底接入所述输出信号SUB；
所述第(K-1)NMOS管MN2_(K-1)的漏极接入第(K-1)从PMOS管MP2_(K-1)的漏极，并作为所述总线电压保护电路205的第(K-1)输出端DRVP(K-1)，其栅极接入所述电源电压VDD，其源极和衬底接信号线DRVP(K-1)’；所述第(K-1)从PMOS管MP2_(K-1)的栅极接入所述电源电压VDD，其源极接驱动电路的输出端DOUT-，其衬底接入所述输出信号SUB；
所述第KNMOS管MN2_K的漏极接入第K从PMOS管MP2_K的漏极，并作为所述总线电压保护电路205的第K输出端DRVPK，其栅极接入所述电源电压VDD，其源极和衬底接信号线DRVPK；所述第K从PMOS管MP2_K的栅极接入所述电源电压VDD，其源极接驱动电路的输出端DOUT-，其衬底接入所述输出信号SUB。
具体地，所述总线电压保护电路205用于当总线电压高于驱动电路的电源电压时，关闭电流通路，防止电流由总线流至驱动电路的电源。
本实施例中，由于总线电压保护电路205的设置，可使得通过输出端信号得到的总线电压DOUT-高于本实施例中M-LVDS驱动电路的电源电压VDD时，关闭电流通路，由此防止电流由总线流至驱动电路的电源。
本实施例中，所述下拉驱动控制电路202包括两个输入端，所述下拉输入逻辑控制电路207包括两个输出端，所述下拉驱动控制电路202的第一输入端与所述下拉输入逻辑控制电路207的第一输出端连接，所述下拉驱动控制电路202的第二输入端与下拉输入逻辑控制电路207的第二输出端连接；
所述下拉驱动控制电路202包括K个输出端，K为正整数，所述下拉开关电路204包括与所述下拉驱动控制电路202的K个输出端一一对应设置的K个下拉开关管，所述下拉驱动控制电路202的K个输出端分别与K个下拉开关管的栅极对应连接，K个下拉开关管的漏极均接入第二偏置电压BIASN，K个下拉开关管的源极均引出所述输出端信号DOUT-。
具体地，所述下拉驱动控制电路202的K个输出端中，第一输出端接信号线DRVN1，第二输出端接信号线DRVN2，......，第(K-2)输出端接信号线DRVN(K-2)，第(K-1)输出端接信号线DRVN(K-1)，第K输出端接信号线DRVNK。
对应地，K个下拉开关管分为第一下拉开关管MN1_1、第二下拉开关管MN1_2、......、第(K-2)下拉开关管MN1_(K-2)、......、第(K-1)下拉开关管MN1_(K-1)和第K下拉开关管MN1_K。其中，所有下拉开关管的衬底端接地，所述第一下拉开关管MN1_1的栅极接信号线DRVN1，第二下拉开关管MN1_2的栅极接信号线DRVN2，......，第(K-2)下拉开关管MN1_(K-2)的栅极接信号线DRVN(K-2)，第(K-1)下拉开关管MN1_(K-1)的栅极接信号线DRVN(K-1)，第K下拉开关管MN1_K的栅极接信号线DRVNK。
本实施例中，所述上拉驱动控制电路201和所述下拉驱动控制电路202均采用驱动控制电路，具体地，本实施例中，所述上拉驱动控制电路201和所述下拉驱动控制电路202为相同的电路；所述驱动控制电路包括依次连接的驱动控制一电路、驱动控制二电路和驱动控制三电路，其中，所述驱动控制一电路设置有K-2个，K为大于等于3的自然数；
所有驱动控制一电路中，第一级驱动控制一电路的第一输入端INX_1与所述驱动控制三电路的第二输入端INY_3连接，并作为所述驱动控制电路的第一输入端；所有驱动控制一电路的第二输入端INY_1均与所述驱动控制二电路的第二输入端INY_2连接，并作为所述驱动控制电路的第二输入端；
所有驱动控制一电路的任意两个相邻驱动控制一电路中，前一级驱动控制一电路的第三输入端INZ_1与后一级驱动控制一电路的第一输出端OUTX_1连接；前一级驱动控制一电路的第二输出端OUTY_1与后一级驱动控制一电路的第一输入端INX_1连接；
所有驱动控制一电路中，第K-2级驱动控制一电路的第三输入端INZ_1与所述驱动控制二电路的第一输出端OUTX_2连接，第K-2级驱动控制一电路的第二输出端OUTY_1与所述驱动控制二电路的第一输入端INX_2连接；
所述驱动控制二电路的第三输入端INZ_2与所述驱动控制三电路的输出端OUTX_3连接，所述驱动控制二电路的第二输出端OUTX与所述驱动控制三电路的第三输入端INZ_3连接，所述驱动控制二电路的第三输出端OUTY_2与所述驱动控制三电路的第一输入端INX_3连接；
所有驱动控制一电路的第一输出端OUTX_1、所述驱动控制二电路的第一输出端OUTX_2和所述驱动控制三电路的输出端OUTX_3分别作为所述驱动控制电路的K个输出端。
具体地，本实施例中，所述驱动控制电路由K-2个驱动控制一电路、驱动控制二电路201_(K-1)和驱动控制三电路201_K组成，其中，K-2个驱动控制一电路为相同的电路，K-2个驱动控制一电路分为第一驱动控制一电路201_1、第二驱动控制一电路201_2、……、第(K-2)驱动控制一电路201_(K-2)。
具体地，所述第一驱动控制一电路201_1的第一输入端INX_1与驱动控制三电路201_K的第二输入端INY_3连接并作为所述驱动控制电路的第一输入端；
所述第一驱动控制一电路201_1的第二输入端INY_1分别与第二驱动控制一电路201_2的第二输入端INY_1、……、第(K-2)驱动控制一电路201_(K-2)的第二输入端INY_1、驱动控制二电路201_(K-1)的第二输入端INY_2连接，并作为所述驱动控制电路的第二输入端；
所述第一驱动控制一电路201_1的第一输出端OUTX_1作为所述驱动控制电路的第一输出端，其第二输出端OUTY_1与第二驱动控制一电路201_2的第一输入端INVX_1连接，所述第二驱动控制一电路201_2的第一输出端OUTX_1与所述第一驱动控制一电路201_1的第三输入端INZ_1连接并作为所述驱动控制电路的第二输出端；……；所述第(K-2)驱动控制一电路201_(K-2)的第一输出端OUTX_1与前一级驱动控制一电路（图中未示出）的第三输入端INZ_1连接并作为所述驱动控制电路的第(K-2)输出端，其第二输出端OUTY_1与所述驱动控制二电路201_(K-1)的第一输入端INX_2连接；所述驱动控制二电路201_(K-1)的第一输出端OUTX_2与第(K-2)驱动控制一电路201_(K-2)的第三输入端INZ_1连接并作为所述驱动控制电路的第(K-1)输出端，其第二输出端OUTX与驱动控制三电路201_K的第三输入端INZ_3连接，其第三输出端OUTY_2与驱动控制三电路201_K的第一输入端INX_3连接；所述驱动控制三电路201_K的输出端与驱动控制二电路201_(K-1)的第三输入端INZ_2连接并作为所述驱动控制电路的第K输出端。
本实施例中，所述驱动控制一电路用于输出依次打开或关闭与其对应的开关管的控制信号；具体地，如图3所示，所述驱动控制一电路包括第一或非门301、第一反相器302和第二或非门303；所述第一或非门301的第一输入端作为所述驱动控制一电路的第一输入端INX_1，所述第一或非门301的第二输入端与所述第一反相器302的输出端连接，所述第一或非门301的输出端与所述第二或非门303的第一输入端连接并作为所述驱动控制一电路的第一输出端OUTX_1；所述第一反相器302的输入端作为所述驱动控制一电路的第三输入端INZ_1；所述第二或非门303的第二输入端与作为所述驱动控制一电路的第二输入端INY_1，所述第二或非门303的输出端作为所述驱动控制一电路的第二输出端OUTY_1。
本实施例中，所述驱动控制二电路用于输出依次打开或关闭与其对应的开关管的控制信号；具体地，如图4所示，所述驱动控制二电路包括第三或非门401、第二反相器402和第四或非门403；所述第三或非门401的第一输入端作为所述驱动控制二电路201_(K-1)的第一输入端INX_2，所述第三或非门401的第二输入端与所述第二反相器402的输出端连接并作为所述驱动控制二电路201_(K-1)的第二输出端OUTX，所述第三或非门401的输出端与所述第四或非门403的第一输入端连接并作为所述驱动控制二电路201_(K-1)的第一输出端OUTX_2；所述第二反相器402的输入端作为所述驱动控制二电路201_(K-1)的第三输入端INZ_2；所述第四或非门403的第二输入端作为所述驱动控制二电路201_(K-1)的第二输入端INY_2，所述第四或非门403的输出端作为所述驱动控制二电路201_(K-1)的第三输出端OUTY_2。
本实施例中，所述驱动控制三电路用于输出依次打开或关闭与其对应的开关管的控制信号；具体地，如图5所示，所述驱动控制三电路包括第五或非门501、第三反相器502和第一与非门503；所述第五或非门501的第一输入端作为所述驱动控制三电路201_K的第一输入端INX_3，所述第五或非门501的第二输入端与所述第三反相器502的输出端连接，所述第五或非门501的输出端作为所述驱动控制三电路201_K的输出端OUTX_3；所述第三反相器502的输入端与所述第一与非门503的输出端连接；所述第一与非门503的第一输入端作为所述驱动控制三电路201_K的第三输入端INZ_3，所述第一与非门503的第二输入端作为所述驱动控制三电路201_K的第二输入端INY_3。
本实施例中，所述上拉输入逻辑控制电路206包括第六或非门XI1和第四反相器XI2；所述第六或非门XI1的第一输入端接入所述数据输入信号DIN+，所述第六或非门XI1的第二输入端接入所述使能控制信号DEN，所述第六或非门XI1的输出端与所述第四反相器XI2的输入端连接，并作为所述上拉输入逻辑控制电路206的第一输出端，所述第四反相器XI2的输出端作为所述上拉输入逻辑控制电路206的第二输出端。
本实施例中，所述下拉输入逻辑控制电路207包括第五反相器XI3、第二与非门XI4和第六反相器XI5；所述第五反相器XI3的输入端接入所述使能控制信号DEN，所述第五反相器XI3的输出端接入所述第二与非门XI4的第一输入端，所述第二与非门XI4的第二输入端接入所述数据输入信号DIN+，所述第二与非门XI4的输出端接入所述第六反相器XI5的输入端，并作为所述下拉输入逻辑控制电路207的第一输出端，所述第六反相器XI5的输出端作为所述下拉输入逻辑控制电路207的第二输出端。
本实施例中，当使能控制信号DEN为逻辑低电平时正常传输信号，此时上拉输入逻辑控制电路206中的第六或非门XI1的第二输入端为逻辑低电平，因此其输入逻辑取决于数据输入信号DIN+，上拉驱动控制电路201能够正常接收数据输入信号DIN+的逻辑状态，同时，下拉输入逻辑控制电路207中的第二与非门XI4的第二输入端为逻辑高电平，因此其输入逻辑也取决于数据输入信号DIN+，下拉驱动控制电路202能够正常接收数据输入信号DIN+的逻辑状态。
当使能控制信号DEN为逻辑高电平时信号传输功能关断，驱动电路输出高阻态，此时上拉输入逻辑控制电路206中的第六或非门XI1的第二输入端为逻辑高电平，因此数据输入信号DIN+被屏蔽，上拉输入逻辑控制电路206的第一输出端被锁定为逻辑低电平，其第二输出端被锁定为逻辑高电平，经过上拉驱动控制电路201后，上拉驱动控制电路201所有的输出端都被置于逻辑高电平，即信号线DRVP1’、DRVP2’、……、DRVP(K-2)’、DRVP(K-1)’、DRVPK’都被置于逻辑高电平，所以所有上拉开关管的栅极也被置于逻辑高电平，即信号线DRVP1、DRVP2、……、DRVP(K-2)、DRVP(K-1)、DRVPK为逻辑高电平，上拉开关管为高阻态；与此同时，下拉输入逻辑控制电路207中的第二与非门XI4的第二输入端为逻辑低电平，因此数据输入信号DIN+被屏蔽，下拉输入逻辑控制电路207的第一输出端被锁定为逻辑高电平，其第二输出端被锁定为逻辑低电平，经过下拉驱动控制电路202后，下拉驱动控制电路202的所有输出端都被置于逻辑低电平，即信号线DRVN1、DRVN2、……、DRVN(K-2)、DRVN(K-1)、DRVNK为逻辑低电平，下拉开关管为高阻态。
二极管D1和主PMOS管MP3的连接方式使SUB节点的电压约等于电源电压VDD和通过输出端信号得到的总线电压DOUT-的较大值，在使能控制信号DEN为高电平时，驱动电路处于高阻态，此时若总线电压DOUT-高于电源电压VDD，则信号线DRVP1、DRVP2、……、DRVP(K-2)、DRVP(K-1)和DRVPK约等于总线电压DOUT-，使上拉开关电路203处于关断状态无漏电流存在，切断了总线电压DOUT-与第一偏置电压BIASP之间的电流通路；同时，第一NMOS管MN2_1、第二NMOS管MN2_2、……、第(K-2)NMOS管MN2_(K-2)、第(K-1)NMOS管MN2_(K-1)和第KNMOS管MN2_K也为关断状态无漏电流存在，切断了总线电压DOUT-与电源电压VDD之间的电流通路，可以有效防止电流由总线流至驱动电路的电源。
结合图2中本实施例公开的M-LVDS驱动电路，在分析信号传输过程中保持使能控制信号DEN为逻辑低电平，即数据输入信号DIN+可以正常传输至输出端DOUT-。
如图6是本实施例公开的M-LVDS驱动电路的数据输入信号DIN+由逻辑低电平变化至逻辑高电平时关键信号节点的时序波形图，当数据输入信号DIN+由逻辑低电平变化至逻辑高电平时，上拉输入逻辑控制电路206的第一输出端将由逻辑高电平变化至逻辑低电平，其第二输出端将由逻辑低电平变化至逻辑高电平；信号传输至上拉驱动电路201：其第一驱动控制一电路201_1、第二驱动控制一电路201_2、……、第(K-2)驱动控制一电路201_(K-2)和驱动控制二电路201_(K-1)的第二输入端都由逻辑低电平变化至逻辑高电平，因此，其第一驱动控制一电路201_1、第二驱动控制一电路201_2、……、第(K-2)驱动控制一电路201_(K-2)、驱动控制二电路201_(K-1)和驱动控制三电路201_K的第一输入端都由逻辑高电平变化至逻辑低电平，由于驱动控制三电路201_K的第二输入端由逻辑高电平变化至逻辑低电平，使信号线DRVPK’最先由逻辑低电平变化至逻辑高电平，上拉开关管MP1_K被关闭，随后信号线DRVPK’把电平变化情况传输给驱动控制二电路201_(K-1)的第三输入端，使信号线DRVP(K-1)’由逻辑低电平变化至逻辑高电平，上拉开关管MP1_(K-1)被关闭，然后信号线DRVP(K-1)’把电平变化情况传输给第(K-2)驱动控制一电路201_(K-2)的第三输入端，使信号线DRVP(K-2)’由逻辑低电平变化至逻辑高电平，上拉开关管MP1_(K-2)被关闭，……，电平变化情况传输给第二驱动控制一电路201_2的第三输入端，使信号线DRVP2’由逻辑低电平变化至逻辑高电平，上拉开关管MP1_2被关闭，最后信号线DRVP2’把电平变化情况传输给第一驱动控制一电路201_1的第三输入端，使信号线DRVP1’由逻辑低电平变化至逻辑高电平，上拉开关管MP1_1被关闭，至此，所有上拉开关管按照一定次序依次关闭，有效减小开关噪声尖峰和由关闭较大开关管引起的EMI，有助于减少信号在传输介质终端发生反射。
如图7是本实施例公开的M-LVDS驱动电路的数据输入信号DIN+由逻辑高电平变化至逻辑低电平时关键信号节点的时序波形图，当数据输入信号DIN+由逻辑高电平变化至逻辑低电平时，上拉输入逻辑控制电路206的第一输出端将由逻辑低电平变化至逻辑高电平，其第二输出端将由逻辑高电平变化至逻辑低电平；信号传输至上拉驱动电路201：其第一驱动控制一电路201_1、第二驱动控制一电路201_2、……、第(K-2)驱动控制一电路201_(K-2)和驱动控制二电路201_(K-1)的第二输入端都由逻辑高电平变化至逻辑低电平，其第一驱动控制一电路201_1、第二驱动控制一电路201_2、……、第(K-2)驱动控制一电路201_(K-2)、驱动控制二电路201_(K-1)和驱动控制三电路201_K的第一输入端首先保持上一状态的逻辑低电平不变，由于第一驱动控制一电路201_1的第一输入端由逻辑低电平变化至逻辑高电平，使信号线DRVP1’最先由逻辑高电平变化至逻辑低电平，上拉开关管MP1_1被打开，随后信号线DRVP1’把电平变化情况传输给第二驱动控制一电路201_2的第一输入端，使信号线DRVP2’由逻辑高电平变化至逻辑低电平，上拉开关管MP1_2被打开，……，电平变化情况传输给第(K-2)驱动控制一电路201_(K-2)的第一输入端，使信号线DRVP(K-2)’由逻辑高电平变化至逻辑低电平，上拉开关管MP1_(K-2)被打开，然后信号线DRVP(K-2)’把电平变化情况传输给驱动控制二电路201_(K-1)的第一输入端，使信号线DRVP(K-1)’由逻辑高电平变化至逻辑低电平，上拉开关管MP1_(K-1)被打开，最后信号线DRVP(K-2)’把电平变化情况传输给驱动控制三电路201_K的第一输入端，使信号线DRVPK’由逻辑高电平变化至逻辑低电平，上拉开关管MP1_K被打开，至此，所有上拉开关管按照一定次序依次打开，有效减小开关噪声尖峰和由打开较大开关管引起的EMI，有助于减少信号在传输介质终端发生反射。
同理可以推出，当数据输入信号DIN+由逻辑低电平变化至逻辑高电平时，所有下拉开关管按照一定次序依次打开，有效减小开关噪声尖峰和由打开较大开关管引起的EMI，有助于减少信号在传输介质终端发生反射；当数据输入信号DIN+由逻辑高电平变化至逻辑低电平时，所有下拉开关管按照一定次序依次关闭，有效减小开关噪声尖峰和由关闭较大开关管引起的EMI，有助于减少信号在传输介质终端发生反射。
最后需要说明的是，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种M-LVDS驱动电路，其特征在于：包括上拉驱动控制电路（201）、下拉驱动控制电路（202）、上拉开关电路（203）、下拉开关电路（204）、上拉输入逻辑控制电路（206）和下拉输入逻辑控制电路（207）；
所述上拉输入逻辑控制电路（206）的两个输入端分别接入数据输入信号DIN+和使能控制信号DEN，所述上拉输入逻辑控制电路（206）的输出端依次通过所述上拉驱动控制电路（201）与所述上拉开关电路（203）引出输出端信号DOUT-；
所述下拉输入逻辑控制电路（207）的两个输入端分别接入所述数据输入信号DIN+和所述使能控制信号DEN，所述下拉输入逻辑控制电路（207）的输出端依次通过所述下拉驱动控制电路（202）与所述下拉开关电路（204）引出所述输出端信号DOUT-。
2.根据权利要求1所述的一种M-LVDS驱动电路，其特征在于：所述上拉驱动控制电路（201）包括两个输入端，所述上拉输入逻辑控制电路（206）包括两个输出端，所述上拉驱动控制电路（201）的第一输入端与所述上拉输入逻辑控制电路（206）的第一输出端连接，所述上拉驱动控制电路（201）的第二输入端与所述上拉输入逻辑控制电路（206）的第二输出端连接；
所述上拉驱动控制电路（201）包括K个输出端，K为正整数，所述上拉开关电路（203）包括与所述上拉驱动控制电路（201）的K个输出端一一对应设置的K个上拉开关管，所述上拉驱动控制电路（201）的K个输出端分别与K个上拉开关管的栅极对应连接，K个上拉开关管的漏极均接入第一偏置电压BIASP，K个上拉开关管的源极均引出所述输出端信号DOUT-。
3.根据权利要求2所述的一种M-LVDS驱动电路，其特征在于：所述M-LVDS驱动电路还包括总线电压保护电路（205），所述总线电压保护电路（205）包括与所述上拉驱动控制电路（201）的K个输出端一一对应设置的K个NMOS管、与K个NMOS管一一对应设置的K个从PMOS管、主PMOS管（MP3）和二极管（D1）；
所述二极管（D1）的正极接入电源电压VDD，所述二极管（D1）的负极接入输出信号SUB；
所述主PMOS管（MP3）的栅极接入所述电源电压VDD，所述主PMOS管（MP3）的漏极引出所述输出端信号DOUT-，所述主PMOS管（MP3）的源极和衬底均接入所述输出信号SUB；
K个NMOS管的栅极均接入所述电源电压VDD，K个NMOS管的源极分别与所述上拉驱动控制电路（201）的K个输出端对应连接，K个NMOS管的漏极分别与K个从PMOS管的漏极对应连接，并分别作为所述总线电压保护电路（205）的K个输出端与K个上拉开关管的栅极一一连接，K个上拉开关管的衬底接入所述输出信号SUB；
K个从PMOS管的栅极均接入所述电源电压VDD，K个从PMOS管的源极引出所述输出端信号DOUT-，K个从PMOS管的衬底接入所述输出信号SUB。
4.根据权利要求1所述的一种M-LVDS驱动电路，其特征在于：所述下拉驱动控制电路（202）包括两个输入端，所述下拉输入逻辑控制电路（207）包括两个输出端，所述下拉驱动控制电路（202）的第一输入端与所述下拉输入逻辑控制电路（207）的第一输出端连接，所述下拉驱动控制电路（202）的第二输入端与下拉输入逻辑控制电路（207）的第二输出端连接；
所述下拉驱动控制电路（202）包括K个输出端，K为正整数，所述下拉开关电路（204）包括与所述下拉驱动控制电路（202）的K个输出端一一对应设置的K个下拉开关管，所述下拉驱动控制电路（202）的K个输出端分别与K个下拉开关管的栅极对应连接，K个下拉开关管的漏极均接入第二偏置电压BIASN，K个下拉开关管的源极均引出所述输出端信号DOUT-。
5.根据权利要求1所述的一种M-LVDS驱动电路，其特征在于：所述上拉驱动控制电路（201）和所述下拉驱动控制电路（202）均采用驱动控制电路；所述驱动控制电路包括依次连接的驱动控制一电路、驱动控制二电路和驱动控制三电路，其中，所述驱动控制一电路设置有K-2个，K为大于等于3的自然数；
所有驱动控制一电路中，第一级驱动控制一电路的第一输入端INX_1与所述驱动控制三电路的第二输入端INY_3连接，并作为所述驱动控制电路的第一输入端；所有驱动控制一电路的第二输入端INY_1均与所述驱动控制二电路的第二输入端INY_2连接，并作为所述驱动控制电路的第二输入端；
所有驱动控制一电路的任意两个相邻驱动控制一电路中，前一级驱动控制一电路的第三输入端INZ_1与后一级驱动控制一电路的第一输出端OUTX_1连接；前一级驱动控制一电路的第二输出端OUTY_1与后一级驱动控制一电路的第一输入端INX_1连接；
所有驱动控制一电路中，第K-2级驱动控制一电路的第三输入端INZ_1与所述驱动控制二电路的第一输出端OUTX_2连接，第K-2级驱动控制一电路的第二输出端OUTY_1与所述驱动控制二电路的第一输入端INX_2连接；
所述驱动控制二电路的第三输入端INZ_2与所述驱动控制三电路的输出端OUTX_3连接，所述驱动控制二电路的第二输出端OUTX与所述驱动控制三电路的第三输入端INZ_3连接，所述驱动控制二电路的第三输出端OUTY_2与所述驱动控制三电路的第一输入端INX_3连接；
所有驱动控制一电路的第一输出端OUTX_1、所述驱动控制二电路的第一输出端OUTX_2和所述驱动控制三电路的输出端OUTX_3分别作为所述驱动控制电路的K个输出端。
6.根据权利要求5所述的一种M-LVDS驱动电路，其特征在于：所述驱动控制一电路包括第一或非门（301）、第一反相器（302）和第二或非门（303）；所述第一或非门（301）的第一输入端作为所述驱动控制一电路的第一输入端INX_1，所述第一或非门（301）的第二输入端与所述第一反相器（302）的输出端连接，所述第一或非门（301）的输出端与所述第二或非门（303）的第一输入端连接并作为所述驱动控制一电路的第一输出端OUTX_1；所述第一反相器（302）的输入端作为所述驱动控制一电路的第三输入端INZ_1；所述第二或非门（303）的第二输入端与作为所述驱动控制一电路的第二输入端INY_1，所述第二或非门（303）的输出端作为所述驱动控制一电路的第二输出端OUTY_1。
7.根据权利要求5所述的一种M-LVDS驱动电路，其特征在于：所述驱动控制二电路包括第三或非门（401）、第二反相器（402）和第四或非门（403）；所述第三或非门（401）的第一输入端作为所述驱动控制二电路的第一输入端INX_2，所述第三或非门（401）的第二输入端与所述第二反相器（402）的输出端连接并作为所述驱动控制二电路的第二输出端OUTX，所述第三或非门（401）的输出端与所述第四或非门（403）的第一输入端连接并作为所述驱动控制二电路的第一输出端OUTX_2；所述第二反相器（402）的输入端作为所述驱动控制二电路的第三输入端INZ_2；所述第四或非门（403）的第二输入端作为所述驱动控制二电路的第二输入端INY_2，所述第四或非门（403）的输出端作为所述驱动控制二电路的第三输出端OUTY_2。
8.根据权利要求5所述的一种M-LVDS驱动电路，其特征在于：所述驱动控制三电路包括第五或非门（501）、第三反相器（502）和第一与非门（503）；所述第五或非门（501）的第一输入端作为所述驱动控制三电路的第一输入端INX_3，所述第五或非门（501）的第二输入端与所述第三反相器（502）的输出端连接，所述第五或非门（501）的输出端作为所述驱动控制三电路的输出端OUTX_3；所述第三反相器（502）的输入端与所述第一与非门（503）的输出端连接；所述第一与非门（503）的第一输入端作为所述驱动控制三电路的第三输入端INZ_3，所述第一与非门（503）的第二输入端作为所述驱动控制三电路的第二输入端INY_3。
9.根据权利要求1所述的一种M-LVDS驱动电路，其特征在于：所述上拉输入逻辑控制电路（206）包括第六或非门（XI1）和第四反相器（XI2）；所述第六或非门（XI1）的第一输入端接入所述数据输入信号DIN+，所述第六或非门（XI1）的第二输入端接入所述使能控制信号DEN，所述第六或非门（XI1）的输出端与所述第四反相器（XI2）的输入端连接，并作为所述上拉输入逻辑控制电路（206）的第一输出端，所述第四反相器（XI2）的输出端作为所述上拉输入逻辑控制电路（206）的第二输出端。
10.根据权利要求1所述的一种M-LVDS驱动电路，其特征在于：所述下拉输入逻辑控制电路（207）包括第五反相器（XI3）、第二与非门（XI4）和第六反相器（XI5）；所述第五反相器（XI3）的输入端接入所述使能控制信号DEN，所述第五反相器（XI3）的输出端接入所述第二与非门（XI4）的第一输入端，所述第二与非门（XI4）的第二输入端接入所述数据输入信号DIN+，所述第二与非门（XI4）的输出端接入所述第六反相器（XI5）的输入端，并作为所述下拉输入逻辑控制电路（207）的第一输出端，所述第六反相器（XI5）的输出端作为所述下拉输入逻辑控制电路（207）的第二输出端。
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