CN109921769A - 一种高速低功耗电平位移电路 - Google Patents
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Abstract
本发明公开一种高速低功耗电平位移电路，属于集成电路技术领域。所述高速低功耗电平位移电路通过增加Speedup_OFF和Speedup_ON信号：Low_Logic变高时产生Speedup_OFF的窄脉冲实现对高端驱动功率管的关闭加速，Low_Logic变低时产生Speedup_ON的窄脉冲实现对高端驱动功率管的开启加速。减小了高端驱动功率管的关闭和开启时间，提升了芯片的最大工作频率，扩大了芯片的应用范围；在芯片稳态时Speedup_OFF和Speedup_ON恒定为0，电平位移电路不会引入额外电流，降低了芯片功耗。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种高速低功耗电平位移电路。
背景技术
随着半导体集成电路工艺水平的飞速发展，除在手机和移动设备等低压领域，功率集成电路在高铁和IGBT等高压应用领域也有了越来越广泛的应用。在现有众多智能功率集成电路中H桥功率驱动芯片为典型代表，为近年来国内外重点研究方向，其适用于直流电机驱动、交流电机驱动和高压逆变电源等诸多领域。
在H桥驱动芯片中，高低端功率管均选用N型LDMOS以满足低导通阻抗的要求。由于N型LDMOS开启时需确保其栅源压差高于其阈值电压(正值)，因此高端驱动管的栅极需相对于其源极电位浮动供电，以保证在正常开启时栅源压差恒定。H桥驱动芯片中控制逻辑由内部低压模块产生，而最终控制高端驱动管开启和关闭的高压驱动信号由自举电路浮动供电，因此需采用电平位移电路以实现从低压控制逻辑到高压驱动信号的转换。在传统H桥驱动芯片中受限于功耗要求，无法采用大电流对高端驱动管栅极电位实现快速充放电，因此整体芯片工作频率无法提高且应用范围受限。
传统电平位移电路如图1所示：1、当低压控制逻辑Low_Logic为高时，NMOS管MN1开启且迅速下拉反向器INV1输入端，此时高压驱动信号Hside_drive为高，高端驱动管被开启；2、当低压控制逻辑Low_Logic为低时，NMOS管MN1关闭，电流源I1以恒定速度上拉反向器INV1输入端，此时高压驱动信号Hside_drive为低，高端驱动管被关闭。因此传统电平位移电路存在高端驱动功率管开启时电路功耗显著增大，且其关断速度受限于电流源I1大小，工作频率无法提高的问题。
发明内容
本发明的目的在于提供一种高速低功耗电平位移电路，以解决传统电平位移电路由于高端驱动功率管开启时电路功耗显著增大，其关断速度受限于电流源I1大小而工作频率无法提高的问题。
为解决上述技术问题，本发明提供一种高速低功耗电平位移电路，包括：电阻R1～R2、电容C1、NMOS管MN1～MN11、PMOS管MP1～MP9、电流源I1～I2、反向器INV1～INV4和双输入与非门NAND1；其中，
电阻R1并联在电容C1两端，并且所述电阻R1和所述电容C1的一端共同接浮动电源VHB，另一端接反向器INV1输入端；NMOS管MN1和PMOS管MP1的漏端互连，栅端同接低压控制逻辑Low_Logic，所述NMOS管MN1的源端接电流源I1；NMOS管MN2和PMOS管MP2的漏端互连，栅端共接电路使能信号EN，所述NMOS管MN2的源端接电流源I2；NMOS管MN3的栅端接加速关闭信号Speedup_OFF，其漏端接NMOS管MN8源端；NMOS管MN4的栅端接加速开启信号Speedup_ON，漏端接NMOS管MN7源端；NMOS管MN5栅端接电路内部低压电源VDD，漏端接PMOS管MP3漏端，其源端接PMOS管MP2漏端；NMOS管MN6源端接浮动地VHS，其栅端与自身漏端互连并接至PMOS管MP4的漏端；NMOS管MN7栅端接电路内部低压电源VDD，漏端接PMOS管MP5漏端，其源端接NMOS管MN4漏端；NMOS管MN8栅端接VDD，漏端接PMOS管MP7漏端，源端接NMOS管MN1漏端；NMOS管MN9漏端接自身栅端，其栅端接PMOS管MP8漏端，其源端接VHS；NMOS管MN10漏端接PMOS管MP9漏端，其栅端接NMOS管MN9栅端，其源端接VHS；NMOS管MN11漏端通过电阻R2接VHB，其栅端接NMOS管MN6栅端，其源端接VHS；
PMOS管MP1栅端接Low_Logic，源端接VDD，漏端接NMOS管MN1漏端；PMOS管MP2源端接VDD，栅端接EN，漏端接NMOS管MN2漏端；PMOS管MP3源端接VHB，其栅端接其漏端并共接至NMOS管MN5漏端；PMOS管MP4漏端接NMOS管MN6漏端，其栅端接PMOS管MP3栅端，其源端接VHB；PMOS管MP5漏端接其栅端，其栅端接NMOS管MN7漏端，其源端接VHB；PMOS管MP6其漏端接NMOS管MN6栅端，其栅端接PMOS管MP5栅端，其源端接VHB；PMOS管MP7其漏端接其栅端，其栅端接NMOS管MN8漏端，其源端接VHB；PMOS管MP8其漏端接NMOS管MN9漏端，其栅端接NMOS管MN7栅端，其源端接VHB；PMOS管其漏端接NMOS管MN10漏端，其栅端接PMOS管MP6栅端，其源端接VHB；
所述反向器INV1的输出端接反向器INV3输入端；反向器INV2输入端接电阻R2和NMOS管MN11的漏端之间，输出端接双输入与非门NAND的第一输入端；反向器INV3输出端接双输入与非门NAND的第二输入端；双输入与非门NAND的输出端接反向器INV4的输入端，反向器INV4的输出端接高压驱动信号Hside_drive。
可选的，所述加速关闭信号Speedup_OFF和加速开启信号Speedup_ON分别通过延时加速关闭模块电路和延时加速开启模块电路产生。
可选的，所述延时加速关闭模块电路包括NMOS管MN12～MN14、PMOS管MP10～MP11、反相器INV5～INV7、电容C2和电流源I3；
PMOS管MP10和MP11的源端互连并接至VDD，漏端互连并接至反相器INV7的输入端，PMOS管MP10和NMOS管MN14的漏端互连，栅端互连并与反相器INV6的输出端相连；VDD通过电流源I3接至NMOS管MN12的漏端，NMOS管MN12的栅端接反相器INV5的输出端；电容C2并联在所述电流源I3两端；NMOS管MN14的源端与NMOS管MN13的漏端相连，NMOS管MN13的栅端接至Low_Logic；反相器INV7的输出端接加速关闭信号Speedup_OFF。
可选的，所述延时加速开启模块电路包括NMOS管MN15～MN17、PMOS管MP12～MP13、反相器INV8～INV10、电容C3和电流源I4；
PMOS管MP12、MP13的源端接VDD，漏端均接至反相器INV10的输入端；PMOS管MP12的漏端接至NMOS管MN17的漏端，PMOS管MP12和NMOS管MN17的栅端互连并接至反相器INV9的输出端；VDD通过电流源I4接至NMOS管MN15的漏端；电容CE并联在电流源I4两端；NMOS管MN17的源端接NMOS管MN16漏端，NMOS管MN16的栅端接反相器INV8的输出端；反相器INV8的输入端和NMOS管MN15的栅端均接Low_Logic；反相器INV10的输出端接加速开启信号Speedup_ON。
可选的，所述浮动电源VHB为高端驱动功率管栅端供电的浮动电源。
可选的，所述浮动地VHS为高端驱动功率管栅端供电的浮动地。
在本发明中提供了一种高速低功耗电平位移电路，其通过增加Speedup_OFF和Speedup_ON信号：Low_Logic变高时产生Speedup_OFF的窄脉冲实现对高端驱动功率管的关闭加速，Low_Logic变低时产生Speedup_ON的窄脉冲实现对高端驱动功率管的开启加速。减小了高端驱动功率管的关闭和开启时间，提升了芯片的最大工作频率，扩大了芯片的应用范围；在芯片稳态时Speedup_OFF和Speedup_ON恒定为0，电平位移电路不会引入额外电流，降低了芯片功耗。
附图说明
图1是传统电平位移电路的结构示意图；
图2是本发明提供的高速低功耗电平位移电路结构示意图；
图3是延时加速关闭模块电路的结构示意图；
图4是延时加速开启模块电路的结构示意图；
图5为高速低功耗电平位移电路工作时关键信号波形示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种高速低功耗电平位移电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种高速低功耗电平位移电路，其结构如图2所示。所述高速低功耗电平位移电路包括：电阻R1～R2、电容C1、NMOS管MN1～MN11、PMOS管MP1～MP9、电流源I1～I2、反向器INV1～INV4和双输入与非门NAND1。
具体的，电阻R1并联在电容C1两端，并且所述电阻R1和所述电容C1的一端共同接浮动电源VHB，另一端接反向器INV1输入端；NMOS管MN1和PMOS管MP1的漏端互连，栅端同接低压控制逻辑Low_Logic，所述NMOS管MN1的源端接电流源I1；NMOS管MN2和PMOS管MP2的漏端互连，栅端共接电路使能信号EN，所述NMOS管MN2的源端接电流源I2；NMOS管MN3的栅端接加速关闭信号Speedup_OFF，其漏端接NMOS管MN8源端；NMOS管MN4的栅端接加速开启信号Speedup_ON，漏端接NMOS管MN7源端；NMOS管MN5栅端接电路内部低压电源VDD，漏端接PMOS管MP3漏端，其源端接PMOS管MP2漏端；NMOS管MN6源端接浮动地VHS，其栅端与自身漏端互连并接至PMOS管MP4的漏端；NMOS管MN7栅端接电路内部低压电源VDD，漏端接PMOS管MP5漏端，其源端接NMOS管MN4漏端；NMOS管MN8栅端接VDD，漏端接PMOS管MP7漏端，源端接NMOS管MN1漏端；NMOS管MN9漏端接自身栅端，其栅端接PMOS管MP8漏端，其源端接VHS；NMOS管MN10漏端接PMOS管MP9漏端，其栅端接NMOS管MN9栅端，其源端接VHS；NMOS管MN11漏端通过电阻R2接VHB，其栅端接NMOS管MN6栅端，其源端接VHS。
请继续参阅图2，PMOS管MP1栅端接Low_Logic，源端接VDD，漏端接NMOS管MN1漏端；PMOS管MP2源端接VDD，栅端接EN，漏端接NMOS管MN2漏端；PMOS管MP3源端接VHB，其栅端接其漏端并共接至NMOS管MN5漏端；PMOS管MP4漏端接NMOS管MN6漏端，其栅端接PMOS管MP3栅端，其源端接VHB；PMOS管MP5漏端接其栅端，其栅端接NMOS管MN7漏端，其源端接VHB；PMOS管MP6其漏端接NMOS管MN6栅端，其栅端接PMOS管MP5栅端，其源端接VHB；PMOS管MP7其漏端接其栅端，其栅端接NMOS管MN8漏端，其源端接VHB；PMOS管MP8其漏端接NMOS管MN9漏端，其栅端接NMOS管MN7栅端，其源端接VHB；PMOS管其漏端接NMOS管MN10漏端，其栅端接PMOS管MP6栅端，其源端接VHB；所述反向器INV1的输出端接反向器INV3输入端；反向器INV2输入端接电阻R2和NMOS管MN11的漏端之间，输出端接双输入与非门NAND的第一输入端；反向器INV3输出端接双输入与非门NAND的第二输入端；双输入与非门NAND的输出端接反向器INV4的输入端，反向器INV4的输出端接高压驱动信号Hside_drive。优选的，所述浮动电源VHB为高端驱动功率管栅端供电的浮动电源；所述浮动地VHS为高端驱动功率管栅端供电的浮动地。
进一步的，所述加速关闭信号Speedup_OFF和加速开启信号Speedup_ON分别通过延时加速关闭模块电路和延时加速开启模块电路产生。所述延时加速关闭模块电路包括NMOS管MN12～MN14、PMOS管MP10～MP11、反相器INV5～INV7、电容C2和电流源I3，如图3所示。PMOS管MP10和MP11的源端互连并接至VDD，漏端互连并接至反相器INV7的输入端，PMOS管MP10和NMOS管MN14的漏端互连，栅端互连并与反相器INV6的输出端相连；VDD通过电流源I3接至NMOS管MN12的漏端，NMOS管MN12的栅端接反相器INV5的输出端；电容C2并联在所述电流源I3两端；NMOS管MN14的源端与NMOS管MN13的漏端相连，NMOS管MN13的栅端接至Low_Logic；反相器INV7的输出端接加速关闭信号Speedup_OFF。如图4所示为延时加速开启模块电路的结构示意图，所述延时加速开启模块电路包括NMOS管MN15～MN17、PMOS管MP12～MP13、反相器INV8～INV10、电容C3和电流源I4；PMOS管MP12、MP13的源端接VDD，漏端均接至反相器INV10的输入端；PMOS管MP12的漏端接至NMOS管MN17的漏端，PMOS管MP12和NMOS管MN17的栅端互连并接至反相器INV9的输出端；VDD通过电流源I4接至NMOS管MN15的漏端；电容CE并联在电流源I4两端；NMOS管MN17的源端接NMOS管MN16漏端，NMOS管MN16的栅端接反相器INV8的输出端；反相器INV8的输入端和NMOS管MN15的栅端均接Low_Logic；反相器INV10的输出端接加速开启信号Speedup_ON。
本发明提供的高速低功耗电平位移电路的工作原理为：
图5是所述高速低功耗电平位移电路在工作时关键信号波形示意图(以电路内部低压电源VDD＝15V为列)。
EN(使能信号)分析
1、EN为低→MP2开启→MN5源端电压为VDD→MN5截止→MN6截止→MN11截止→INV2输入端被电阻R2上拉→INV2输出低电平→NAND输出高电平→Hside_drive为低→高端驱动功率管被强制关闭。
2、EN为高→MN2开启→流过MN5与MP3的电流均为I2→MP4镜像MP3电流→MN11镜像MN6电流→电平位移电路处于正常工作状态→Hside_drive状态由Low_Logic状态决定。
Low_Logic(低压控制信号)分析
1、Low_Logic为高瞬间→Speedup_OFF为一延时窄脉冲且Speedup_ON为低→流过MN8的电流为电流源I1与Speedup_OFF延时窄脉冲将MN3开启后产生的脉冲电流总和(大电流能够提高对信号传输路径中节点的充放电速度)→MP8镜像MP7电流→MN10镜像MN9电流→INV1输入端被MN10下拉→INV3输出低电平→NAND输出高电平→Hside_drive为低→高端驱动功率管被关闭。当Low_Logic稳定为高后，Speedup_OFF的延时窄脉冲消失，MN3被关闭，流过MN8的电流仅为电流源I1，整体电路功耗较低。
2、Low_Logic为低瞬间→Speedup_ON为一延时窄脉冲且Speedup_OFF为低→流过MP5的电流为Speedup_ON延时窄脉冲将MN4开启后产生的脉冲电流→MP6镜像MP5电流→MN11镜像MN6电流→MN11快速下拉INV2输入端→INV2输出高电平。且Low_Logic为低瞬间→MN8关断→MN10关断→INV1输入端被MP9快速上拉至高(MP9此时镜像MP5中的窄脉冲电流)→INV1输出低电平→INV3输出高电平。最终NAND输出低电平→Hside_drive为高→高端驱动功率管被开启。当Low_Logic稳定为低后，Speedup_ON的延时窄脉冲消失，MN4被关闭，整体电路功耗较低(MP9与MP5中的窄脉冲电流在Low_Logic稳定为低后不存在)。
加速关闭模块分析
Low_Logic为低→MN13立刻关闭→MP11立刻开启→INV7输入端被MP11上拉至高电平→Speedup_OFF为低。
Low_Logic为高→MN13立刻开启且MP11立刻关闭→MN12关闭且电流源I3对INV6输入端电容C2缓慢充电→调节C2大小可调节延时时间(即改变Speedup_OFF窄脉冲宽度)→在设定延时时间内INV7输入端保持为低且Speedup_OFF保持为高，可实现加速关断效果。在设定延时结束后INV7输入端翻转为高且Speedup_OFF翻转为低，可降低电路稳态功耗。
加速开启模块分析
Low_Logic为高→MN16立刻关闭→MP13立刻开启→INV10输入端被MP13上拉至高电平→Speedup_ON为低。
Low_Logic为低→MN16立刻开启且MP13立刻关闭→MN15关闭且电流源I4对INV9输入端电容C3缓慢充电→调节C3大小可调节延时时间(即改变Speedup_ON窄脉冲宽度)→在设定延时时间内INV10输入端保持为低且Speedup_ON保持为高，可实现加速开启效果。在设定延时结束后INV10输入端翻转为高且Speedup_ON翻转为低，可降低电路稳态功耗。
通过对图2、图3和图4的工作原理分析以及结合图5的工作波形示意，可知：1、通过增加延时脉冲产生模块，获得对高端驱动功率管分别实现加速关闭和开启的Speedup_OFF和Speedup_ON信号。其通过Low_Logic变高时产生Speedup_OFF的窄脉冲实现对高端驱动功率管的关闭加速，通过Low_Logic变低时产生Speedup_ON的窄脉冲实现对高端驱动功率管的开启加速，其减小了高端驱动功率管的关闭和开启时间，提升了芯片的最大工作频率，扩大了芯片的应用范围；2、在芯片稳态时Speedup_OFF和Speedup_ON恒定为0，电平位移电路不会引入额外电流，降低了芯片功耗。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (6)
1.一种高速低功耗电平位移电路，其特征在于，包括：电阻R1～R2、电容C1、NMOS管MN1～MN11、PMOS管MP1～MP9、电流源I1～I2、反向器INV1～INV4和双输入与非门NAND1；其中，
电阻R1并联在电容C1两端，并且所述电阻R1和所述电容C1的一端共同接浮动电源VHB，另一端接反向器INV1输入端；NMOS管MN1和PMOS管MP1的漏端互连，栅端同接低压控制逻辑Low_Logic，所述NMOS管MN1的源端接电流源I1；NMOS管MN2和PMOS管MP2的漏端互连，栅端共接电路使能信号EN，所述NMOS管MN2的源端接电流源I2；NMOS管MN3的栅端接加速关闭信号Speedup_OFF，其漏端接NMOS管MN8源端；NMOS管MN4的栅端接加速开启信号Speedup_ON，漏端接NMOS管MN7源端；NMOS管MN5栅端接电路内部低压电源VDD，漏端接PMOS管MP3漏端，其源端接PMOS管MP2漏端；NMOS管MN6源端接浮动地VHS，其栅端与自身漏端互连并接至PMOS管MP4的漏端；NMOS管MN7栅端接电路内部低压电源VDD，漏端接PMOS管MP5漏端，其源端接NMOS管MN4漏端；NMOS管MN8栅端接VDD，漏端接PMOS管MP7漏端，源端接NMOS管MN1漏端；NMOS管MN9漏端接自身栅端，其栅端接PMOS管MP8漏端，其源端接VHS；NMOS管MN10漏端接PMOS管MP9漏端，其栅端接NMOS管MN9栅端，其源端接VHS；NMOS管MN11漏端通过电阻R2接VHB，其栅端接NMOS管MN6栅端，其源端接VHS；
PMOS管MP1栅端接Low_Logic，源端接VDD，漏端接NMOS管MN1漏端；PMOS管MP2源端接VDD，栅端接EN，漏端接NMOS管MN2漏端；PMOS管MP3源端接VHB，其栅端接其漏端并共接至NMOS管MN5漏端；PMOS管MP4漏端接NMOS管MN6漏端，其栅端接PMOS管MP3栅端，其源端接VHB；PMOS管MP5漏端接其栅端，其栅端接NMOS管MN7漏端，其源端接VHB；PMOS管MP6其漏端接NMOS管MN6栅端，其栅端接PMOS管MP5栅端，其源端接VHB；PMOS管MP7其漏端接其栅端，其栅端接NMOS管MN8漏端，其源端接VHB；PMOS管MP8其漏端接NMOS管MN9漏端，其栅端接NMOS管MN7栅端，其源端接VHB；PMOS管其漏端接NMOS管MN10漏端，其栅端接PMOS管MP6栅端，其源端接VHB；
所述反向器INV1的输出端接反向器INV3输入端；反向器INV2输入端接电阻R2和NMOS管MN11的漏端之间，输出端接双输入与非门NAND的第一输入端；反向器INV3输出端接双输入与非门NAND的第二输入端；双输入与非门NAND的输出端接反向器INV4的输入端，反向器INV4的输出端接高压驱动信号Hside_drive。
2.如权利要求1所述的高速低功耗电平位移电路，其特征在于，所述加速关闭信号Speedup_OFF和加速开启信号Speedup_ON分别通过延时加速关闭模块电路和延时加速开启模块电路产生。
3.如权利要求2所述的高速低功耗电平位移电路，其特征在于，所述延时加速关闭模块电路包括NMOS管MN12～MN14、PMOS管MP10～MP11、反相器INV5～INV7、电容C2和电流源I3；
PMOS管MP10和MP11的源端互连并接至VDD，漏端互连并接至反相器INV7的输入端，PMOS管MP10和NMOS管MN14的漏端互连，栅端互连并与反相器INV6的输出端相连；VDD通过电流源I3接至NMOS管MN12的漏端，NMOS管MN12的栅端接反相器INV5的输出端；电容C2并联在所述电流源I3两端；NMOS管MN14的源端与NMOS管MN13的漏端相连，NMOS管MN13的栅端接至Low_Logic；反相器INV7的输出端接加速关闭信号Speedup_OFF。
4.如权利要求2所述的高速低功耗电平位移电路，其特征在于，所述延时加速开启模块电路包括NMOS管MN15～MN17、PMOS管MP12～MP13、反相器INV8～INV10、电容C3和电流源I4；
PMOS管MP12、MP13的源端接VDD，漏端均接至反相器INV10的输入端；PMOS管MP12的漏端接至NMOS管MN17的漏端，PMOS管MP12和NMOS管MN17的栅端互连并接至反相器INV9的输出端；VDD通过电流源I4接至NMOS管MN15的漏端；电容CE并联在电流源I4两端；NMOS管MN17的源端接NMOS管MN16漏端，NMOS管MN16的栅端接反相器INV8的输出端；反相器INV8的输入端和NMOS管MN15的栅端均接Low_Logic；反相器INV10的输出端接加速开启信号Speedup_ON。
5.如权利要求1所述的高速低功耗电平位移电路，其特征在于，所述浮动电源VHB为高端驱动功率管栅端供电的浮动电源。
6.如权利要求1所述的高速低功耗电平位移电路，其特征在于，所述浮动地VHS为高端驱动功率管栅端供电的浮动地。
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