CN114826244A - 一种电平移位电路 - Google Patents

Abstract

本申请提供一种电平移位电路，所述电路包括：并联的高压输出支路和低压输出支路，其中，所述高压输出支路包括第一NMOS管、若干第二NMOS管，第一PMOS管、第二PMOS管；所述低压输出支路包括第一反相器、第三NMOS管、若干第四NMOS管。本申请所述的一种电平移位电路中，增加与第一NOMS管并联的若干第二NMOS管和与第三NMOS管并联的若干第四NMOS管，可以提高电平移位电路将低压信号转换为高压信号的能力。

Description

一种电平移位电路

技术领域

本申请涉及集成电路技术领域，尤其涉及一种电平移位电路。

背景技术

电平移位电路(Level-upShiftCircuits)用于将低压控制信号转换为高压控制信号，以实现低电压逻辑电路对高电压功率输出级地控制，电平移位电路广泛地应用于集成电路领域。例如，在现代集成电路中，电平移位电路被广泛用作芯片核心区域(CoreDomain)和输入输出区域(IO Domain)之间的信号缓冲器。

然而，随着芯片核心区域电压的减小，一些电平移位电路的电压转换能力已经不能满足需求，因此，有必要提供更有效、更可靠的技术方案。

发明内容

本申请提供一种电平移位电路，可以提高电平移位电路将低压信号转换为高压信号的能力。

本申请提供一种电平移位电路，包括：并联的高压输出支路和低压输出支路，其中，所述高压输出支路连接所述电平移位电路的输入端用于输出高压信号，所述高压输出支路包括第一NMOS管、若干第二NMOS管，第一PMOS管、第二PMOS管，所述第一NMOS管和若干第二NMOS管的栅极连接所述电平移位电路的输入端，所述第一PMOS管的漏极连接第一NMOS管和若干第二NMOS管的漏极，所述第二PMOS管的栅极连接第一PMOS管的栅极，所述第二PMOS管的漏极连接电平移位电路的输出端；所述低压输出支路连接所述电平移位电路的输入端用于输出低压信号，所述低压输出支路包括第一反相器、第三NMOS管、若干第四NMOS管，所述第一反相器的输入端连接电平移位电路的输入端，所述第三NMOS管和若干第四NMOS管的栅极连接所述第一反相器的输出端，所述第三NMOS管和若干第四NMOS管的漏极连接所述电平移位电路的输出端。

在本申请的一些实施例中，所述电平移位电路还包括：若干第五NMOS管和若干第六NMOS管，其中，所述若干第五NMOS管的源极与所述若干第二NMOS管的漏极连接，所述第五NMOS管的栅极连接VDD，所述第五NMOS管的漏极连接所述第一PMOS管的漏极；所述若干第六NMOS管的源极与所述若干第四NMOS管的漏极连接，所述第六NMOS管的栅极连接VDD，所述第六NMOS管的漏极连接所述电平移位电路的输出端。

在本申请的一些实施例中，所述若干第二NMOS管为核心器件，所述第五NMOS管为本地器件；所述若干第四NMOS管为核心器件，所述第六NMOS管为本地器件。

在本申请的一些实施例中，所述若干第二NMOS管采用薄栅极氧化层，所述第五NMOS管采用厚栅极氧化层；所述若干第四NMOS管采用薄栅极氧化层，所述第六NMOS管采用厚栅极氧化层。

在本申请的一些实施例中，所述第一NMOS管的源极连接VSS，所述若干第二NMOS管的源极连接VSS，所述第三NMOS管的源极连接VSS，所述若干第四NMOS管的源极连接VSS。

在本申请的一些实施例中，所述电平移位电路还包括：第七NMOS管和第二反相器，其中，所述第七NMOS管的栅极与第二反相器的输出端相连，所述第七NMOS管的源极与所述第一NMOS管和若干第二NMOS管的漏极相连，所述第七NMOS管的漏极与所述第一PMOS管的漏极相连，所述第二反相器的输入端与所述第三NMOS管和若干第四NMOS管的漏极相连。

在本申请的一些实施例中，所述电平移位电路还包括：第三PMOS管，所述第三PMOS管的漏极与所述电平移位电路的输出端相连，所述第三PMOS管的源极与VDDD相连。

在本申请的一些实施例中，所述电平移位电路还包括：第四PMOS管，所述第四PMOS管的栅极与所述电平移位电路的输出端相连，所述第四PMOS管的漏极与所述第一PMOS管和第二PMOS管的栅极相连，所述第四PMOS管的源极与VDDD相连。

在本申请的一些实施例中，所述第四PMOS管采用厚栅极氧化层。

在本申请的一些实施例中，所述第一PMOS管的源极与VDDD相连，所述第二PMOS管的源极与VDDD相连。

本申请所述的一种电平移位电路中，增加与第一NOMS管并联的若干第二NMOS管和与第三NMOS管并联的若干第四NMOS管，可以提高电平移位电路将低压信号转换为高压信号的能力。

附图说明

以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。

其中：

图1为一种电平移位电路的电路示意图；

图2为本申请实施例所述的电平移位电路的电路示意图。

具体实施方式

以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。

下面结合实施例和附图对本发明技术方案进行详细说明。

图1为一种电平移位电路的电路示意图。

参考图1所示，所述电平移位电路主要包括：第一NMOS管NM1、第二NMOS管NM2、第一PMOS管PM1、第二PMOS管PM2和反相器INV。

所述第一NMOS管NM1的栅极连接于电平移位电路的输入端IN，源极连接于VSS，漏极连接于第一PMOS管PM1的漏极，所述第一NMOS管NM1的栅极还和反相器INV的输入端相连。

所述第一PMOS管PM1的栅极和漏极相连，所述第一PMOS管PM1的漏极与第一NMOS管NM1的漏极相连，其源极与VDDD相连。

所述第二PMOS管PM2的栅极和第一PMOS管PM1的栅极相连，所述第二PMOS管PM2的源极与VDDD相连，其漏极与电平移位电路的输出端OUT相连。

所述第二NMOS管NM2的栅极与反相器INV的输出端相连，源极连接于VSS，漏极连接于第二PMOS管PM2的漏极。

反相器INV的输入端和电平移位电路的输入端IN相连，所述反相器INV的输出端和第二NMOS管NM2的栅极相连。

电平移位电路工作过程中，通过输入端IN加载输入信号，当所述输入信号为低电平时，第一NMOS管NM1处于关闭状态，输入信号经过反相器INV反相之后成为高电平，因此第二NMOS管NM2处于打开状态，第一PMOS管PM1和第二PMOS管PM2处于关闭状态，所述电平移位电路的输出端OUT输出低电压。当输入信号从低电平切换到高电平时，第一NMOS管NM1处于打开状态，输入信号经过反相器INV反相之后成为低电平，因此第二NMOS管NM2处于关闭状态，第一PMOS管PM1和第二PMOS管PM1处于打开状态，所述电平移位电路的输出端输出高电压。

在一些电平移位电路中，输出端通常只需要固定输出3.3V，但是输入端的电压却不是固定的，当输入端的电压较低(例如低于1V)时，电平移位电路转换电压的能力不足，效果较差，器件性能不能满足需要。

针对上述问题，本申请提供一种电平移位电路，增加与第一NOMS管并联的若干第二NMOS管和与第三NMOS管并联的若干第四NMOS管，可以提高电平移位电路将低压信号转换为高压信号的能力。

图2为本申请实施例所述的电平移位电路的电路示意图。下面结合附图对本申请所述的电平移位电路进行详细说明。

参考图2所示，本申请提供一种电平移位电路，包括：并联的高压输出支路100和低压输出支路200，其中，所述高压输出支路100连接所述电平移位电路的输入端IN用于输出高压信号，所述低压输出支路200连接所述电平移位电路的输入端IN用于输出低压信号。具体地，电平移位电路工作过程中，通过输入端IN加载输入信号，当所述输入信号为低电平时，所述低压输出支路200连通，所述电平移位电路的输出端OUT输出低电压；当输入信号从低电平切换到高电平时，所述高压输出支路100连通，所述电平移位电路的输出端OUT输出高电压。

继续参考图2所示，所述高压输出支路100包括：第一NMOS管NM1、若干第二NMOS管NM2、第一PMOS管PM1、第二PMOS管PM2。所述第一NMOS管NM1和所述若干第二NMOS管NM2并联。所述若干第二NMOS管NM2可以提高所述高压输出支路100转换电压的能力。

在本申请的一些实施例中，所述若干第二NMOS管的数量为一个，例如图2所示。在本申请的其他实施例中，所述若干第二NMOS管的数量也可以是多个，例如两个、三个或四个等。

在本申请的一些实施例中，所述第一NMOS管NM1的数量也可以是多个。

在本申请的一些实施例中，所述第一NMOS管NM1采用厚栅极氧化层，这是为了避免其栅极被高电压击穿。

在本申请的一些实施例中，所述第一NMOS管NM1和所述若干第二NMOS管NM2被设置为只允许通过高电平信号。这可以通过制作所述第一NMOS管NM1和所述若干第二NMOS管NM2时设置特定的栅极阈值电压来实现。

所述第一NMOS管NM1和所述若干第二NMOS管NM2的栅极连接所述电平移位电路的输入端IN，所述第一NMOS管NM1和所述若干第二NMOS管NM2的源极连接VSS，所述第一NMOS管NM1和所述若干第二NMOS管NM2的漏极连接所述第一PMOS管PM1的漏极。

所述第一PMOS管PM1的漏极连接第一NMOS管NM1和若干第二NMOS管NM2的漏极，所述第一PMOS管PM1的栅极和漏极连接，所述第一PMOS管PM1的源极连接VDDD。

所述第二PMOS管PM2的栅极连接第一PMOS管PM1的栅极，所述第二PMOS管PM2的漏极连接电平移位电路的输出端OUT，所述第二PMOS管PM2的源极连接VDDD。

继续参考图2所示，所述低压输出支路200包括：第一反相器INV1、第三NMOS管NM3、若干第四NMOS管NM4。所述第三NMOS管NM3和所述若干第四NMOS管NM4并联。所述若干第四NMOS管NM4可以提高所述低压输出支路200转换电压的能力。

在本申请的一些实施例中，所述若干第四NMOS管的数量为一个，例如图2所示。在本申请的其他实施例中，所述若干第四NMOS管的数量也可以是多个，例如两个、三个或四个等。

在本申请的一些实施例中，所述第三NMOS管NM3的数量也可以是多个。

在本申请的一些实施例中，所述第三NMOS管NM3采用厚栅极氧化层，这是为了避免其栅极被高电压击穿。

在本申请的一些实施例中，所述第三NMOS管NM3和所述若干第四NMOS管NM4被设置为只允许通过低电平信号。这可以通过制作所述第三NMOS管NM3和所述若干第四NMOS管NM4时设置特定的栅极阈值电压来实现。

所述第一反相器INV1的输入端连接电平移位电路的输入端IN。

所述第三NMOS管NM3和所述若干第四NMOS管NM4的栅极连接所述第一反相器INV1的输出端，所述第三NMOS管NM3和所述若干第四NMOS管NM4的源极连接VSS，所述第三NMOS管NM3和所述若干第四NMOS管NM4的漏极连接所述电平移位电路的输出端OUT。

电平移位电路工作过程中，通过输入端IN加载输入信号。当所述输入信号为低电平时，第一NMOS管NM1和第二NMOS管NM2处于关闭状态(因为所述第一NMOS管NM1和所述若干第二NMOS管NM2被设置为只允许通过高电平信号)，输入信号经过第一反相器INV1反相之后成为高电平，因此第三NMOS管NM3和第四NMOS管NM4处于打开状态，第一PMOS管PM1和第二PMOS管PM2处于关闭状态，所述电平移位电路的输出端OUT输出低电压。当输入信号从低电平切换到高电平时，第一NMOS管NM1和第二NMOS管NM2处于打开状态，输入信号经过第一反相器INV1反相之后成为低电平，因此第三NMOS管NM3和第四NMOS管NM4处于关闭状态(因为所述第三NMOS管NM3和所述若干第四NMOS管NM4被设置为只允许通过低电平信号)，第一PMOS管PM1和第二PMOS管PM1处于打开状态，所述电平移位电路的输出端OUT输出高电压。

在本申请的一些实施例中，参考图2所示，所述电平移位电路还包括：若干第五NMOS管NM5和若干第六NMOS管NM6。所述若干第五NMOS管NM5和所述若干第六NMOS管NM6的数量分别和所述若干第二NMOS管NM2和若干第四NMOS管NM4的数量对应。

所述若干第五NMOS管NM5的源极与所述若干第二NMOS管NM2的漏极连接，所述第五NMOS管NM5的栅极连接VDD，所述第五NMOS管NM5的漏极连接所述第一PMOS管PM1的漏极。所述第五NMOS管NM5可以保持其源极电压在一定水平(因为栅极与VDD连接)，以避免第二NMOS管NM2的潜在可靠性问题。

所述若干第六NMOS管NM6的源极与所述若干第四NMOS管NM4的漏极连接，所述第六NMOS管NM6的栅极连接VDD，所述第六NMOS管NM6的漏极连接所述电平移位电路的输出端OUT。所述第六NMOS管NM6可以保持其源极电压在一定水平(因为栅极与VDD连接)，以避免第四NMOS管NM4的潜在可靠性问题。

在本申请的一些实施例中，所述若干第二NMOS管NM2为核心器件(core device)，所述第五NMOS管NM5为本地器件(native device)；所述若干第四NMOS管NM4为核心器件，所述第六NMOS管NM6为本地器件。

在本申请的一些实施例中，所述若干第二NMOS管NM2采用薄栅极氧化层，所述第五NMOS管NM5采用厚栅极氧化层，由于第二NMOS管NM2采用薄栅极氧化层，因此需要第五NMOS管NM5来避免其栅极被高电压击穿；所述若干第四NMOS管NM4采用薄栅极氧化层，所述第六NMOS管NM6采用厚栅极氧化层，由于第四NMOS管NM4采用薄栅极氧化层，因此需要第六NMOS管NM6来避免其栅极被高电压击穿。

在本申请的一些实施例中，参考图2所示，所述电平移位电路还包括：第七NMOS管NM7和第二反相器INV2，其中，所述第七NMOS管NM7的栅极与第二反相器INV2的输出端相连，所述第七NMOS管NM7的源极与所述第一NMOS管NM1和若干第二NMOS管NM2的漏极相连，所述第七NMOS管NM7的漏极与所述第一PMOS管PM1的漏极相连，所述第二反相器INV2的输入端与所述第三NMOS管NM3和若干第四NMOS管NM4的漏极相连。

当所述第一NMOS管NM1、所述第二NMOS管NM2、所述第一PMOS管PM1打开时，可能会发生从第一PMOS管PM1到所述第一NMOS管NM1和所述第二NMOS管NM2的泄漏电流。而所述第七NMOS管NM7和第二反相器INV2可以避免所述泄露电流。

在本申请的一些实施例中，所述电平移位电路还包括：第三PMOS管PM3，所述第三PMOS管PM3的漏极与所述电平移位电路的输出端OUT相连，所述第三PMOS管PM3的源极与VDDD相连。

所述第三PMOS管PM3可以拉高输出端从而避免当输出端处于静态高电平时进入浮置状态(being floating)。

在本申请的一些实施例中，所述电平移位电路还包括：第四PMOS管PM4，所述第四PMOS管PM4的栅极与所述电平移位电路的输出端OUT相连，所述第四PMOS管PM4的漏极与所述第一PMOS管PM1和第二PMOS管PM2的栅极相连，所述第四PMOS管PM4的源极与VDDD相连。

所述第四PMOS管PM4可以拉高所述第一PMOS管PM1和第二PMOS管PM2的栅极的连接节点，从而避免当输出端处于静态高电平时所述连接节点进入浮置状态(beingfloating)，进而提高所述连接节点的抗噪声能力。

在本申请的一些实施例中，所述第四PMOS管PM4采用厚栅极氧化层。

如图1所示的电平移位电路最高能将1.1V以上的低电压转换到3.3V的高电压，但是当输入电压进一步降低时(低于1.1V，例如1V，0.9V，0.8V等)，如图1所示的电平移位电路的电压转换能力就不够了，不能实现电压转换的功能。而如图2所示的本申请所述的电平移位电路，至少能够将0.7V的低电压转换到3.3V的高电压，打打提高了电平移位电路的电压转换能力。

本申请所述的一种电平移位电路中，增加与第一NOMS管并联的若干第二NMOS管和与第三NMOS管并联的若干第四NMOS管，可以提高电平移位电路将低压信号转换为高压信号的能力。

综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。

应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。

还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。

此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (10)

1.一种电平移位电路，其特征在于，包括：并联的高压输出支路和低压输出支路，其中，

所述高压输出支路连接所述电平移位电路的输入端用于输出高压信号，所述高压输出支路包括第一NMOS管、若干第二NMOS管，第一PMOS管、第二PMOS管，所述第一NMOS管和若干第二NMOS管的栅极连接所述电平移位电路的输入端，所述第一PMOS管的漏极连接第一NMOS管和若干第二NMOS管的漏极，所述第二PMOS管的栅极连接第一PMOS管的栅极，所述第二PMOS管的漏极连接电平移位电路的输出端；

所述低压输出支路连接所述电平移位电路的输入端用于输出低压信号，所述低压输出支路包括第一反相器、第三NMOS管、若干第四NMOS管，所述第一反相器的输入端连接电平移位电路的输入端，所述第三NMOS管和若干第四NMOS管的栅极连接所述第一反相器的输出端，所述第三NMOS管和若干第四NMOS管的漏极连接所述电平移位电路的输出端。

2.如权利要求1所述的电平移位电路，其特征在于，还包括：若干第五NMOS管和若干第六NMOS管，其中，

所述若干第五NMOS管的源极与所述若干第二NMOS管的漏极连接，所述第五NMOS管的栅极连接VDD，所述第五NMOS管的漏极连接所述第一PMOS管的漏极；

所述若干第六NMOS管的源极与所述若干第四NMOS管的漏极连接，所述第六NMOS管的栅极连接VDD，所述第六NMOS管的漏极连接所述电平移位电路的输出端。

3.如权利要求2所述的电平移位电路，其特征在于，所述若干第二NMOS管为核心器件，所述第五NMOS管为本地器件；所述若干第四NMOS管为核心器件，所述第六NMOS管为本地器件。

4.如权利要求2所述的电平移位电路，其特征在于，所述若干第二NMOS管采用薄栅极氧化层，所述第五NMOS管采用厚栅极氧化层；所述若干第四NMOS管采用薄栅极氧化层，所述第六NMOS管采用厚栅极氧化层。

5.如权利要求1所述的电平移位电路，其特征在于，所述第一NMOS管的源极连接VSS，所述若干第二NMOS管的源极连接VSS，所述第三NMOS管的源极连接VSS，所述若干第四NMOS管的源极连接VSS。

6.如权利要求1所述的电平移位电路，其特征在于，还包括：第七NMOS管和第二反相器，其中，

所述第七NMOS管的栅极与第二反相器的输出端相连，所述第七NMOS管的源极与所述第一NMOS管和若干第二NMOS管的漏极相连，所述第七NMOS管的漏极与所述第一PMOS管的漏极相连，所述第二反相器的输入端与所述第三NMOS管和若干第四NMOS管的漏极相连。

7.如权利要求1所述的电平移位电路，其特征在于，还包括：第三PMOS管，所述第三PMOS管的漏极与所述电平移位电路的输出端相连，所述第三PMOS管的源极与VDDD相连。

8.如权利要求1所述的电平移位电路，其特征在于，还包括：第四PMOS管，所述第四PMOS管的栅极与所述电平移位电路的输出端相连，所述第四PMOS管的漏极与所述第一PMOS管和第二PMOS管的栅极相连，所述第四PMOS管的源极与VDDD相连。

9.如权利要求8所述的电平移位电路，其特征在于，所述第四PMOS管采用厚栅极氧化层。

10.如权利要求1所述的电平移位电路，其特征在于，所述第一PMOS管的源极与VDDD相连，所述第二PMOS管的源极与VDDD相连。

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