WO1995022146A1 - Semiconductor circuit - Google Patents

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WO1995022146A1
WO1995022146A1 PCT/JP1995/000204 JP9500204W WO9522146A1 WO 1995022146 A1 WO1995022146 A1 WO 1995022146A1 JP 9500204 W JP9500204 W JP 9500204W WO 9522146 A1 WO9522146 A1 WO 9522146A1
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mos transistor
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PCT/JP1995/000204
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Tadashi Shibata
Tadahiro Ohmi
Takeo Yamashita
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Tadashi Shibata
Tadahiro Ohmi
Takeo Yamashita
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    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
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    • G11C2211/5611—Multilevel memory cell with more than one control gate
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 

Definitions

  • the present invention relates to a semiconductor circuit, and in particular, quantifies analog data, converts the data into multi-valued data, and can statically hold the converted data. It is intended to provide a high-performance semiconductor integrated circuit that can be set arbitrarily. Background art
  • Image signal processing for video cameras and the like has conventionally been performed by converting a huge amount of analog data taken in by a image sensor into digital data and processing it by a digital computer.
  • the number of data to be processed increases as the number of pixels increases, and it becomes impossible to perform signal processing in real time.
  • an object of the present invention is to provide a semiconductor circuit capable of taking in and storing multi-value data using a simple circuit. It is another object of the present invention to provide a multi-valued memory in which the number of quantization levels can be freely changed by an external signal. Disclosure of the invention
  • a semiconductor circuit includes: a first circuit that converts a first signal into a signal group including a plurality of quantized signals; and a second circuit that converts the signal group into a multi-valued second signal. And a means for feeding back the second signal as the first signal to the first circuit, wherein at least one signal of the signal group is a signal of the second circuit. Means for electrically isolating from the input; andthe second signal as an input to the second circuit instead of at least one signal of the signal group electrically isolated from the input of the second circuit. It is characterized by having means for returning.
  • the first circuit is configured by an AZD converter that converts an input signal into a plurality of weighted binary digit signals
  • the second circuit is configured by a plurality of weighted binary signals.
  • ⁇ It consists of a D / A converter that converts digital signals to multi-valued signals.
  • the first circuit and / or the second circuit have a semiconductor region of one conductivity type on a substrate, and source and drain regions of opposite conductivity type provided in this region; and the source and drain regions. And a plurality of input gate electrodes which are provided in a region separating them via an insulating film and which are in a floating state in terms of potential, and which are capacitively coupled to the floating gate electrode via an insulating film. It is preferable to use at least one Neuron MOS transistor.
  • the second circuit includes an N-type neuron MOS transistor sharing a floating gate and a P-type neuron MOS transistor, and includes a source of the N-type neuron MOS transistor and a P-type two-Euron MOS transistor.
  • the source is electrically connected
  • the signal group is electrically coupled to the floating gate by capacitive coupling.
  • the multi-level input first signal can be converted into a predetermined multi-level signal (second signal) and latched.
  • the quantization of the multilevel signal can be reduced. It is possible to change the level.
  • the first circuit and the second circuit are configured by the neuron MOS, so that the number of elements and power consumption can be significantly reduced.
  • FIG. 1 is a circuit diagram and a characteristic diagram illustrating a basic configuration of the present invention.
  • FIG. 2 is a conceptual diagram showing a first embodiment of the present invention.
  • FIG. 3 is a graph showing the relationship between the input voltage of the MOS transistor and the potential of the floating gate of the first embodiment.
  • FIG. 4 is a conceptual diagram showing a third embodiment of the present invention.
  • FIG. 5 is a graph showing the relationship between the input voltage and the potential of the floating gate in Example 3 of the present invention.
  • FIG. 6 is a graph showing a circuit simulation result of the third embodiment.
  • FIG. 7 is a graph showing a write signal according to the third embodiment.
  • FIG. 8 is a conceptual diagram illustrating the structure and basic principle of a MOS transistor. (Explanation of code)
  • a first embodiment of the present invention will be described with reference to the circuit shown in FIG.
  • This is the circuitry that can be changed to any number of levels of force ⁇ quantization is a circuit which outputs the accepted signal j N from the input pin as multilevel signal quantized by the external signal [Phi 2 .
  • Fig. 1 (b) shows a 3-bit DZA Comparator. Three binary, digital, X, ⁇ , and Z inputs are input, and multi-valued signals are output. This output
  • V 0UT is
  • V 0UT (4X + 2Y + Z) / 1 (1)
  • V 0UT (4X + 2 Y + V 0UT ) / 7 C2)
  • V 0UT (4X + 2 Y) / 6 (3)
  • Equation (3) is the input / output characteristic of a 2-bit D / A converter, the output is fed back to the input, and the input is fed back to the input. It is possible to realize input / output characteristics as if there were no force terminal.
  • ⁇ 0UT (4X + 2V 0UT + V 0UT ) / 1 (4)
  • FIG. 1 (e) shows the case without feedback.
  • the input / output characteristics of this circuit have a step-like characteristic as shown in FIG.
  • This circuit has a function to statically hold these eight values, and can be used as a so-called multi-valued sticky memory.
  • the 3-bit AZD converter is used as a 2-bit A / D converter
  • the 3-bit D / A converter is used as a 2-bit A / D converter.
  • the stable operating point is as shown in Fig. 1 (g) because it functions as a DZA converter.
  • the staircase characteristic is when feedback is not applied when a multi-valued memory is configured using a 2-bit AZD comparator and a 2-bit D / A comparator.
  • Bok AZD compactors Isseki is 3 bits Bok A / D comparator Isseki, also 3 bits D / A comparator
  • One night functions as a one-bit D / A converter, so the stable operating point is as shown in Fig. 1 (h). In other words, this circuit functions as a 1-bit static memory.
  • a multi-valued memory can be realized in which the number of quantization levels can be freely changed by the externally applied input signal ⁇ 2 .
  • FIG. Fig. 2 shows the configuration of Fig. 1 (a) using neuron MOS transistors. It consists of a 3-bit MOSA / D Comparator and a 3-bit MOS DZA Comparator.
  • FIG. 8A shows an example of a cross-sectional structure of a 4-input N-channel MOS transistor (N-MOS), where 401 is a P-type silicon substrate, for example, and 402 and 403 are N + diffusion layers.
  • the formed source and drain, 404 are a gate insulating film (for example, SiO 2 film) provided on a channel region 405 between the source and the drain, and 406 is electrically insulated and in a potential floating state.
  • Floating Nguge one gate electrode, 4 0 7, for example S i 0 9 like the insulating film, is 408 a, 408 b, 408 c , 408 d is the electrode in input gate.
  • FIG 8b is a further simplified drawing for analyzing the MOS operation.
  • C 2 as shown in Figure the capacitive coupling coefficients between each input gate one Bok electrode and Floating Nguge one Bok, c 3, c 4, the capacitive coupling coefficient between Floating Ngugeto and silicon substrate and c 0 Then, furo one tee
  • Nggate ⁇ « is given by the following equation.
  • V l, a V 2, V 3, V 4 are respectively input gate one Bok 408 a, 408 b, 408 c , 4 0 8 voltage applied to the d, the potential of the sheet re con substrate 0 V, i.e. It is grounded.
  • the potential of the source 402 is set to 0 V. That is, the potentials of all the electrodes are set to values measured with reference to the source. Then, if the floating gate 406 is regarded as a normal gate electrode, it is the same as a normal N-channel MOS transistor, and its gate potential ⁇ D F is larger than the threshold (V TH *). Then, an electron channel (N-channel) is formed in a region 405 between the source 402 and the drain 403, and the source and the drain are electrically connected. That is,
  • the MOS When the condition is satisfied, the MOS is turned on.
  • FIG. 8A there is a device in which the source 402, the drain 403, and the substrate 401 are all of the opposite conductivity type. That is, the substrate is N-type, and the source and the drain are a MOS formed with a P + diffusion layer, which is called a P-channel MOS transistor (P-MOS).
  • P-MOS P-channel MOS transistor
  • MO MOS 3 bits The threshold values of the inversions 201, 202, and 203 during the AZD comparator are 3 V DD / 14, V DD / 2, and 11 V DD / 14, respectively. Can be realized by the ion injection process, but it can also be realized by connecting a part of the input terminals to V DD or ground by using a MOS configuration. The other outputs of Invar are designed to be V DD / 2.
  • the emission MO S invar evening 2 0 5, d: C 2 : C. : ⁇ is designed to be 2: 2: 2: 7.
  • Matale MO S inverter Isseki 204: C 2 4: 7 is designed.
  • the output of the most significant bit 206 of the A / 'D converter overnight has a threshold of ⁇ 1) 1) / ' / 2, so the input is 0 ⁇ ⁇ '' ]) 1) / 2 It is 1 when the time 0, V DD / 2 ⁇ V DD of.
  • the change in F is shown in Fig. 3 (a).
  • Fig. 3 (b) shows the change in the voltage of the switch.
  • ⁇ indicates
  • the 3-bit MOSDZA converter 209 has a source follower configuration of NMOS and PMOS, and when the threshold value viewed from the floating gate of NMOS and PMOS is set to 0, the voltage of floating gate is output as it is. Appears. 3 bit Les MO SD / A compactors' Isseki 209 of the capacitive coupling ratio of the input terminal (Cj: C 2: C Q ) 4: 2: 1 and is turned, the inputted all three outputs of AZD Converter In this case, the three outputs of the A / D converter are automatically converted to analog signals on the floating gate. Therefore, the output of the three bits of the AZD converter DZA converted appears at the output of the 3-bit MOSDZA converter 209.
  • the operating point of the circuit is as shown in FIG. 1 (f), functions as a [Phi 2 Gato monitor off 8 levels of the multi-level scan evening tea Kkumemori. Further, as shown in the first embodiment, the number of quantization levels can be arbitrarily changed by the values of and ⁇ .
  • FIG. Fig. 4 shows the configuration of Fig. 1 (a) using a neuron MOS transistor, and is composed of a 3-bit MOSA / D converter and a 3-bit MO SD / A converter.
  • the difference from the circuit shown in the second embodiment is that the analog input signal is not directly input to the MOS inverters 308 and 309 during the A / D conversion.
  • the apparent thresholds viewed from the input terminals are respectively V DD / 14, 3 V DD / 14, 5 V DD / 14, ⁇ 2, 9 V DD It is designed as Z14'11V14, 1314.
  • the coupling capacitance ratios between the inputs are all the same.
  • FIG. 5 (a) shows the change of the floating gate voltage with respect to the input voltage of the MOS inverter 309
  • FIG. 5 (b) shows the change of the floating gate voltage with respect to the input voltage of the MOS inverter 308.
  • MO Since the V DD and ground potential are always input to the seven input terminals of the MOS inverter at a ratio of 3: 4 or 4: 3, the change of the floating gate voltage with respect to the input voltage is 3 between 7 V DD / 7 and 4 7 V DD / 7 transits alternately. In addition, since this transition is all performed by the inversion of the previous stage, the floating gate voltage changes steeply.
  • m is the result of circuit simulation for the circuit of FIG.
  • the input signal is represented by a sine wave 312, and the output signal is represented by 313.
  • the output matches the input signal when the write signal ( Figure 7) that controls the write is on, but the write When only the signal turns off, it converges to the nearest stable point. This result, alpha ⁇ , [Phi 2 ON, it can be seen that change the accuracy of quantization in real time by off.
  • a switch may be attached to the floating gate to appropriately initialize the potential of the floating gate to an arbitrary potential.
  • the power supply voltage, the threshold value of the transistor, the ratio and the value of the capacitance may be set to any values other than the values given as examples, and may be appropriately set according to the design. Needless to say, it may be arbitrary depending on the application. Industrial applicability

Description

明細書 半導体回路
技術分野
本発明は、 半導体回路に係り、 特にアナログのデータを量 化し、 多値のデー 夕に変換してそれを静的に保持することができ、 さらにその量子化のレべノレ数を 外部信号により任意に設定することができる高機能半導体集積回路を提供するも のである。 背景技術
ビデオカメラなどの画像信号処理は従来ィメ一ジセンサで取り入れた莫大なァ ナログデータをそのつどディジタルに変換してディジタルコンピュータにより処 理していた。
この手法では画素数の増大にともない、 処理するべきデータ数が増加し、 信号 処理を実時間で行うことが不可能となる。
そこで入力データをアナログもしくは多値のままハードウエアレベルで完全並 列に信号処理を行う必要があるが、 そのためにはセンサから取り込んだアナ口グ もしくは多値のデータや演算途中のデータを一時的に保管する回路が必要であつ た。
しかし、 従来このような回路を実現するためには数多くの素子を必要とし、 ま た多値の加算を電流加算で行っているために消費電力が多く、 全ての画素センサ の中に組み込んでハ一ドウエアレベルの完 並列信号処理をすることは困難であ つた。
そこで本発明の目的は、 簡単な回路を用いてアナ口グゃ多値のデー夕を取り入 れて保存することのできる半導体回路を提供するものである。 さらに、 量子化の レベル数を外部信号により自由に変化できる多値のメモリを提供することを目的 とする。 発明の開示
本発明の半導体回路は、 第 1の信号を量子化された複数の信号からなる信号群 に変換する第 1の回路と、 前記信号群を多値の第 2の信号に変換する第 2の回路 と、 前記第 2の信号を前記第 1の信号として前記第 1の回路に帰還せしめる手段 とから構成される半導体回路であって、 前記信号群の少なくとも 1つの信号を前 記第 2の回路の入力から電気的に隔絶する手段、 及び、 前記第 2の信号を前記第 2の回路の入力から電気的に隔絶された前記信号群の少なくとも 1つの信号にか わり前記第 2の回路の入力として帰還せしめる手段を有することを特徴とする。 また、 前記第 1の回路が入力信号を重みづけされた複数のバイナリ ·ディジ夕 ルの信号に変換する A Z Dコンパ'一夕により構成され、 前記第 2の回路が重みづ けされた複数のバイナリ · ディジタルの信号を多値の信号に変換する D / Aコン バー夕によって構成されていることを特徵とする。
前記第 1の回路または/および前記第 2の回路は、 基板上に一導電型の半導体 領域を有し、 この領域内に設けられた反対導電型のソース及びドレイン領域と、 前記ソース及びドレイン領域を隔てる領域に絶縁膜を介して設けられた電位的に フローティング状態にあるフローティングゲ一ト電極と、 前記フローティング ゲー卜電極と絶緣膜を介して容量結合する複数の入力ゲ—ト電極とを有する二 ュ一ロン M O S トランジスタを少なくとも 1個用いて、 構成されるのが好まし い。
前記第 2の回路がフローティングゲ一トを共有した N型ニューロン M O S トラ ンジス夕と P型ニューロン M O S トランジスタにより構成され、 前記 N型ニュー ロン M 0 S トランジスタのソースと前記 P型二ユーロン M O S トランジスタの ソースが電気的に接続されており、 前記信号群が該フローティ ングゲー トと容量 結合により電気的に結合しているのが好ましい。 作用
入力された第 1の信号を量子化された複数の信号からなる信号群に変換する第 1の回路と、 この信号群を多値の第 2の信号に変換する第 2の回路とから構成 し、 第 2の信号を第 1の回路の入力部に帰還させることにより、 アナログまたは 多値で入力された第 1の信号を所定の多値信号 （第 2の信号） に変換してラ チ することができる。
さらに、 信号群の少なくとも 1つの信号を第 2の回路の入力から電気的に隔絶 し、 代わりに第 2の信号を第 2の回路の入力として帰還することにより、 多値信 号の量子化のレベルを変えることが可能となる。
また、 第 1の回路及び第 2の回路は、 ニューロン MO Sで構成することによ り、 素子数及び消費電力を大幅に削減することが可能となる。 図面の簡単な説明
図 1は、 本発明の基本構成を説明する回路図及び特性図である。
図 2は、 本発明の第 1の実施例を示す概念図である。
図 3は、 実施例 1の レ MOSィンバ一夕の入力電圧とフローティングゲ一卜の 電位の関係を示すグラフである。
図 4は、 本発明の第 3の実施例を示す概念図である。
図 5は、 実施例 3のン M〇Sィンパ一夕の入力電圧とフローティ ングゲ一卜の 電位の関係を示すグラフである。
図 6は、 実施例 3の回路シ ミ ュレ一ショ ン結果を示すグラフである。
図 7は、 実施例 3の書き込み信号を示すグラフである。
図 8は、 レ MOS トランジスタの構造及び基本原理を説明する概念図である。 (符号の説明）
20 1, 202, 203 ィンバータ、
204, 205 レ MOSインバー夕、
206〜208 A/Dコンバータの出力、
209 3ビッ ト レ MOSDZAコンバータ、
301〜 307 ィンバ一夕、
308, 309 レ MOSインバー夕、
3 1 0 3ビッ ト レ MOSD/Aコンバータ、
312 入力信号、
31 3 出力信号、 40 1 P型のシリコン基板、
402, 403 N 1拡散層ソ一ス及びドレイ ン、
404 ゲー卜絶縁膜 （例えば S i 09膜） 、
406 フローティ ングゲート電極、
407 絶縁膜、
408 a, 408 b, 408 c, 408 d 入力ゲート。
発明を実施するための最良の形態
以下に実施例を上げ本発明を詳細に説明するが、 本発明がこれら実施例に限定 されるものではないことはいうまでもない。
(実施例 1 )
本発明の第 1の実施例を、 図 1 (a ) の回路を用いて説明する。 これは入力端 子から取り込んだ信号 j Nを量子化された多値信号として出力する回路である 力 \ この量子化のレベル数を外部信号 Φ2で任意に変化することができる回 路である。
この回路の動作を説明するために、 D/Aコンバータの出力を DZAコンパ一 夕の入力に帰還したときの動作について先に述べる。
図 1 ( b ) は 3ビッ 卜 DZAコンパ'一夕を示している。 バイナリ .ディジタル の 3つの入力 X, Υ, Zが入力され、 多値の信号が出力される。 この出力
V0UTは、
V0UT= (4X+2Y + Z) /1 (1 )
と表わされる。
この回路において、 図 1 (c) の様に Zが入力している端子に D/Aコンパ'一 夕の出力を帰還すると、 式 （ 1 ) において、 z = v0UTとなり、
V0UT= (4X + 2 Y + V0UT) /7 C2 )
が成り立つ。 これより、 出力 vQUTは、
V0UT= (4X + 2 Y) /6 (3)
となることがわかる。 この （3) 式は、 2ビッ 卜の D/A変換器の入出力特性で あることから、 出力を入力に帰還することにより、 出力が帰還されているその入 力端子があたかも存在しないかのような入出力特性を実現することができる。 図 1 (d) は Yと Zが入力する 2つの端子に対して帰還をかけた図である。 こ の場合は式 （ 1 ) において γ:^^^, ζ = λ'Γ ουτとなり、
\0UT= (4X+ 2V0UT+V0UT) /1 (4)
が成り立つので、 結局
V0UT=4X/4=X (5)
となる。 これは、 Xが 1であれば 1， 0であれば 0を出力する回路となる。 以上が、 DZAコンバータの出力を DZAコンパ'一夕の入力に帰還したときの回 路動作の説明である。
次に、 図 1 ( a ) において、 D/Aコンパ'一夕の出力を A/Dコンパ '一夕の入 力としてフィー ドバックをかける効果について説明する。 図 1 (e) はフィード バックがかかっていない場合の図である。 この回路の入出力特性は、 図 1 (f ) に示すように階段状の特性となる。 このような入出力特性を持つ回路でフィ一ド バックを形成すると、 V j N = V QUTの関係も同時に満たすことになり図中に示し たような安定動作点が生じる。 この場合 8つの安定動作点が生じることになる。 この回路は静的にこれらの 8つの値を保持する機能があり、 、わゆる多値のス夕 ティ ックメモリとして用いることができる。
図 1 (a) の説明に戻るが、 0^及び Φ2が両方ともオフのとき、 つまり A/D コンパ一夕の出力が全て D/Aコンバータに入力されているときには、 回路の動 作は図 1 ( f ) に示したように 8レベルのスタティ ックメモリとして機能するこ とになる。
0^がオンになり DZAコンバータの最下位ビッ 卜の入力が実効的になくなる と、 3ビッ ト AZDコンバータは 2ビッ ト A/Dコンバータとして、 また 3ビッ ト D/Aコンパ一夕は 2ビッ ト DZ Aコンパ一夕として機能するため、 安定動作 点は図 1 (g) に示すようになる。 図 1 (g) において、 階段状の特性は 2ビッ ト AZDコンパ一夕と 2ビッ ト D/Aコンパ'一夕を用いて多値のメモリを構成し た時のフィ一ドバックをかけない場合の入出力特性である。 フィ一 ドバックをか けることで、 V i N = V DUTの関係も同時に満たすことになり図中に示したような 4つの安定動作点が生じる。 Φ2もオンになり DZAコンバータの 2つの下位ビッ 卜の入力が実効的になく なると、 3ビッ 卜 A/Dコンパ一夕は 1 ビッ 卜 AZDコンパ一夕として、 また 3 ビッ ト D/Aコンパ一夕は 1ビッ ト D/Aコンパ'一夕として機能するため、 安定 動作点は図 1 (h) に示すようになる。 つまりこの回路は 1ビッ トのスタティッ クメモリとして機能する。
Φ2だけがオンになり D/Aコンパ'一夕の真ん中のビッ 卜の入力だけが実効的 になくなると、 3ビッ 卜 AZDコンパ一夕は 2ビッ 卜 A/Dコンバータとして、 また 3ビッ 卜 DZ Αコンパ'一夕は 2ビッ 卜 D/ Aコンパ'一夕として機能するが、 これらは通常の 2ビッ ト A/Dコンバータ、 DZAコンバータではなく、安定動 作点は図 1 ) に示すようになる。 つまりこの回路は入力信号が小さい領域と 大き 、領域に精度を持った変則的な 4値のスタティ ックメモリとなる。
このように、 外部から与える入力信号 Φ2により量子化のレベル数を自由 に変えることができる多値のメモリが実現できる。
ここでは 3ビッ 卜の回路について述べたが、 これは任意のビッ ト数でよいこと は言うまでもない。
(実施例 2 )
本発明の第 2の実施例を、 図 2の回路を用いて説明する。 図 2は図 1 (a) を ニューロン M O S トランジスタを用いて構成したものである。 3 ビッ ト レ MOSA/Dコンパ'一夕と 3ビッ トレ MO S DZAコンパ'一夕から構成されてい る。
ここで図 2の回路動作を説明するために、 まず最初にレ M 0 Sの構造と動作原 理について説明する。 図 8 (a) は 4入力の Nチャネルレ MO S トランジスタ (N- MO S ) の断面構造の 1例を示したものであり、 401は例えば P型の シリコン基板、 402、 403は N+拡散層で形成されたソース及びドレイン、 404はソース ' ドレイン間のチャネル領域 405上に設けられたゲート絶縁膜 (例えば S i 02膜） 、 406は電気的に絶縁され電位的にフローティングの状 態にあるフローティ ングゲ一 ト電極、 4 0 7は例えば S i 09等の絶縁膜、 408 a、 408 b、 408 c、 408 dは入力ゲートで電極である。
図 8 b ) はン MO S動作を解析するために さらに簡略化した図面である。 各入力ゲ一 卜電極とフローティ ングゲ一 卜間の容量結合係数を図のように c2、 c3、 c4、 フローティ ングゲートとシリ コン基板間の容量結合係数を c0と すると、 フロ一ティ ングゲ一卜の電位 Φρ«は次式で与えられる。
Φρ= ( 1ノ cT0T) (w c9v9+ c3、,3+ c4v4)
iaし、 し = CQ + し i+〇2 + し +C
Vl、 V2、 V3、 V4はそれぞれ入力ゲ一 卜 408 a、 408 b、 408 c、 4 0 8 dに印加されている電圧であり、 シ リ コン基板の電位は 0 V、 すなわち アースされているとした。
今、 ソース 4 0 2の電位を 0 Vとする。 即ちすベての電極の電位をソース基準 として測定した値とする。 そうすれば、 フローティ ングゲー ト 4 0 6を通常の ゲー ト電極とみなせば通常の Nチャネル MO S トランジスタと同じであり、 その ゲー ト電位 <DFがしきい値 （VTH*) より大となるとソース 4 0 2、 ドレイン 4 0 3間の領域 40 5に電子のチャネル （ Nチャネル） が形成され、 ソース ' ド レイン間が電気的に接続される。 即ち、
( 1 /CT0T) (0^^+ CnVn+ C3V3+C4V4) > VTH*
の条件か.茼たされたときレ MO Sは導通 （オン） するのである。
以上は Nチャネルレ MOS トランジスタについての説明であるが、 図 8 (a) においてソース 4 02、 ドレイン 4 0 3及び基板 4 0 1をすベて反対導電型にし たデバイスも存在する。 即ち、 基板は N型であり、 ソース ' ドレインが P+拡散 層で形成されたレ MO Sであり、 これを Pチャネル MOS トランジスタ （P—レ MOS.) と呼ぶ。
レ MO S 3ビッ ト AZDコンパ一夕中のインバー夕 2 0 1， 202, 2 0 3の 閾値はそれぞれ 3 VDD/1 4， VDD/2， 1 1 VDD/ 1 4としており、 これはィ オン注入プロセスで実現できるが、 レ MO S構成にして入力端子の一部を VDDあ るいはグラン ドに接続することでも実現できる。 そのほかのインバ一夕の出力は VDD/2に設計している。
また、 ン MO Sインバー夕 2 0 5において、 d ： C2： C。： 〇 は 2 ： 2 ： 2 ： 7に設計している。 またレ MO Sインバ一夕 204において ： C2は 4 ： 7に設計している。 A/'Dコンバ一夕の最上位ビッ 卜 2 0 6の出力はインバー夕 2 0 2の閾値が \ 1)1)/'/2なので入カが0〜\''])1)/2の時0、 VDD/2〜VDDの時は 1となる。 レ MOSインパー夕 205の入力電圧 （VIN) に対するフローティ ングゲ一 卜の電 位 0)Fの変化を図 3 ( a ) 、 レ MO Sイ ンパー夕 2 0 4の入力電圧に対するフ 口一ティ ングゲー トの電圧の変化を図 3 ( b ) に示す。 なお、 図において、 Ί は、
7 ~ 、し TQT—し 0 ) ζ ^ τοτ
で定義される値である。
図 3 ( a ) 、 （b ) より、 入力電圧が 0〜VDDZ14の時は 206， 207， 208の出力が （0， 0， 0 ) 、 VDD/ 1 4〜 3 VDDZ 1 4の時は （ 0， 0， 1 ) 、 3 VDD 1 4〜 5 VDDZ 1 4の時は （ 0， 1， 0 ) 、 5 V m/ 1 4〜 7 VDD 14の時は （ 0 , 1， 1 ) 、 7 VDDZ 14〜 9 V^ 14の時は （ 1， 0， 0 、 9 VDD/ 1 4〜： L 1 VDD/ 14の時は （ 1， 0， 1 ) 、 1 1 VDD/ 1 4〜 1 3 VD])/ 1 4の時は （ 1， 1， 0 ) 、 1 3 V ^/ 1 4〜 VDDの時は ( 1， 1 , 1 ) となる。
3ビッ ト レ MOSDZAコンバータ 209は NMO S及び PMO Sのソースフ ォロワ一構成になっており、 NMOS及び PMOSのフローティ ングゲ一 卜から 見た閾値を 0にすると出力にはフローティ ングゲ一 卜の電圧がそのまま現われ る。 3ビッ ト レ MO S D/Aコンパ'一夕 209の入力端子の容量結合比 （Cj： C2： CQ) は 4 ： 2 ： 1となっており、 AZDコンバータの 3つの出力がすべて 入力されているときには、 フローティ ングゲー トには A/Dコンバータの 3つの 出力がゲー ト上で自動的に Dノ A変換される。 よって、 3ビッ トレ MOSDZA コンバータ 209の出力には AZDコンパ一夕の 3つの出力が DZA変換された ものが現われる。
これにより、 この回路の動作点は図 1 (f ) に示すようになり、 Φ2がと もにオフで 8レベルの多値ス夕ティ ックメモリとして機能する。 またこれは、 実 施例 1で示したように 及び Φοの値で量子化のレベル数を任意に変化すること ができる。
ここではィンパ一夕の閾値を指定していたが、 これらは適宜変化してもよい。 (実施例 3 )
本発明の第 3の実施例を、 図 4の回路を用いて説明する。 図 4は図 1 (a) を ニューロン M O S トランジスタを用 t、て構成したものであり、 3 ビッ ト レ MO S A/Dコンパ'一夕と 3ビッ トレ MO S D/ Aコンバータから構成されてい る。 実施例 2で示した回路との違いは、 A/Dコンパ'一夕中のレ MO Sイ ンバ一 夕 3 0 8， 3 0 9にはアナログ入力信号は直接入力されていないことである。 ィ ンパ '一夕 3 0 1〜3 0 7は入力端子から見た見かけの閾値がそれぞれ、 VDD/ 1 4， 3 VDD/ 1 4 , 5 VDD/ 1 4 , Υ 2 , 9 VDDZ 1 4 ' 1 1 V 1 4 , 1 3 1 4と設計している。 レ MO Sインバ一夕 3 0 8及び 3 0 9の
Figure imgf000011_0001
各入力間での結合容量比は全て同じである。
図 5 (a) に レ MO Sイ ンバー夕 3 0 9の、 また図 5 (b ) に レ MO Sイ ン バータ 3 0 8の入力電圧に対するフローティングゲ一卜の電圧の変化を示す。 レ MO Sインバー夕 3 0 9の 7つの入力端子には常に 3 : 4もしくは 4 : 3の 割合で vDDとグランド電位が入力されるために、 入力電圧に対するフローティン グゲートの電圧の変化は 3 7 VDD/ 7と 4 7 VDD/ 7の間を交互に遷移する。 ま たこの遷移は前段のインバー夕の反転により全て行われるために、 フローティン グゲー卜電圧は急峻に変化する。
レ MO Sィンパ一夕 3 0 8の 3つの入力端子には常に 1 ： 2もしくは 2 ： 1の 割合で V DDとグランド電位が入力されるために、 入力電圧に対するフローテイ ン グゲートの電圧の変化は 7 VDD/3と 2 7 VDDノ 3の間を交互に遷移する。 また この遷移も前段のインバー夕の反転により全て行われるために、 フローティング ゲート電圧は急峻に変化する。
この様に設計することで、 レ M 0 Sインパ '一夕の閾値がばらついたときでも、 レ M O Sイ ンパー夕 3 0 8, 3 0 9が反転する入力電圧は変動せず、 閾値のばら つきによる AZDコンパ'一夕出力のビッ ト落ちを防ぐことができ、 図 2の回路に 比べて高精度の A Z D変換が可能となる。
m は、 図 4の回路について回路シミュレーションをした結果である。 入力信 号は正弦波 3 1 2で、 出力信号は 3 1 3で示されている。 出力は書き込みを制御 する書き込み信号 （図 7 ) がオンのときには入力信号に一致しているが、 書き込 み信号がオフになると、 最寄りの安定点に収束している。 この結果から、 α^, Φ 2のオン、 オフにより実時間で量子化の精度を変化できることがわかる。
以上において述べた回路中のニューロン M O S トランジス夕すべてにおいて、 フローティングゲ一卜にスィツチをつけてフローティングゲ一卜の電位を任意の 電位に適宜初期化してもよい。 また電源電圧、 トランジスタの閾値、 容量の比率 や値は例としてあげられている値以外に適宜設計に応じて任意の値を用いて良 く、 A /Dコンバータ、 D /Aコンバータのビッ ト数も用途に応じて任意で良い ことは言うまでもない。 産業上の利用可能性
本発明により、 量子化のレベル数を外部信号により自由に変化できる多値のメ モリを簡単に実現することが可能となった。
しかも、 ニューロン M O S トランジスタを用いることで極めて少数の素子で実 現できるため、 L S I化が容易である。 従って、 高速 '実時間処理の要求される 画像処理の分野を始めとし、 多値を用いた新しい回路アーキテクチャなど、 広範 な応用分野を開拓することが可能となる。

Claims

請求の範囲
1 . 第 1の信号を量子化された複数の信号からなる信号群に変換する第 1の回 路と、 前記信号群を多値の第 2の信号に変換する第 2の回路と、 前記第 2の信号 を前記第 1の信号として前記第 1の回路に帰還せしめる手段とから構成される半 導体回路であって、 前記信号群の少なくとも 1つの信号を前記第 2の回路の入力 から電気的に隔絶する手段、 及び、 前記第 2の信号を前記第 2の回路の入力から 電気的に隔絶された前記信号群の少なくとも 1つの信号にかわり前記第 2の回路 の入力として帰還せしめる手段を有することを特徴とする半導体回路。
2 . 前記第 1の回路が入力信号を重みづけされた複数のバイナリ 'ディジタル の信号に変換する A/ Dコンバータにより構成され、 前記第 2の回路が重みづけ された複数のバイナリ ·ディジタルの信号を多値の信号に変換する D / Aコン バ一タによって構成されていることを特徴とする請求項 1に記載の半導体回路。
3 . 前記第 1の回路または Zおよび前記第 2の回路は、 基板上に一導電型の半 導体領域を有し、 この領域内に設けられた反対導電型のソース及びドレイン領域 と、 前記ソース及びドレイン領域を隔てる領域に絶縁膜を介して設けられた電位 的にフローティング状態にあるフローティングゲ一ト電極と、 前記フローティン グゲ一卜電極と絶縁膜を介して容量結合する複数の入力ゲー卜電極とを有する二 ユーロン M O S トランジスタを少なくとも 1個用いて、 構成されていることを特 徵とする請求項 1または 2に記載の半導体回路。
4 . 前記第 2の回路がフローティングゲ一トを共有した N型ニューロン M O S トランジスタと P型ニューロン M O S トランジスタにより構成され、 前記 N型二 ユーロン M O S トランジスタのソースと前記 P型ニューロン M O S トランジスタ のソースが電気的に接続されており、 前記信号群が該フローティングゲ一卜と容 量結合により電気的に結合していることを特徴とする請求項 3に記載の半導体回 路。
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