JP3305267B2 - シナプス素子、しきい値回路およびニューロン装置 - Google Patents
シナプス素子、しきい値回路およびニューロン装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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Description
【０００１】
【発明の属する技術分野】本発明は、ニューラルネット
ワークの要素技術となる、シナプス素子と、これを用い
たしきい値回路即ちニューロン回路、および学習可能な
ニューロン装置に関する。
ワークの要素技術となる、シナプス素子と、これを用い
たしきい値回路即ちニューロン回路、および学習可能な
ニューロン装置に関する。
【０００２】
【従来の技術】高度に発達してきたノイマン型計算機
は、数値計算においては人間を遙かに超える性能を有す
る。しかし、パターン認識や画像処理にはまだ長い演算
時間を必要とするし、特に人間が得意とする連想、記
憶、学習といった情報処理は不得手である。これらの処
理に適した演算機能を持たせるため人の脳の機能を模倣
したニューラルネットワークを構築して利用しようとい
う研究の流れがある。
は、数値計算においては人間を遙かに超える性能を有す
る。しかし、パターン認識や画像処理にはまだ長い演算
時間を必要とするし、特に人間が得意とする連想、記
憶、学習といった情報処理は不得手である。これらの処
理に適した演算機能を持たせるため人の脳の機能を模倣
したニューラルネットワークを構築して利用しようとい
う研究の流れがある。
【０００３】人の脳は非常に高度な機能を有するがその
基本的な構造は単純である。即ち、ニューロンと呼ばれ
る演算機能を持った神経細胞と、その演算結果を他のニ
ューロンに伝える神経繊維とから構成される。ニューロ
ンと神経繊維はシナプス結合と呼ばれる結合をしここで
神経繊維を伝わってきた信号に重みを掛けてニューロン
に入力する。ニューロンは入力された信号強度の総和が
小さいうちは何の出力も出さないが、その総和がある閾
値を超えると活性化して別のニューロンと繋がっている
神経繊維に信号出力する。ニューロンが出力信号を出す
こと発火という。人の脳は極めて多数のニューロンが相
互に接続された層を６層重ねた構造になっていて複雑な
情報処理をこなしているとされる。なお、人間が学習す
る過程はシナプス結合における重みが変化していく過程
として捉えることができる。
基本的な構造は単純である。即ち、ニューロンと呼ばれ
る演算機能を持った神経細胞と、その演算結果を他のニ
ューロンに伝える神経繊維とから構成される。ニューロ
ンと神経繊維はシナプス結合と呼ばれる結合をしここで
神経繊維を伝わってきた信号に重みを掛けてニューロン
に入力する。ニューロンは入力された信号強度の総和が
小さいうちは何の出力も出さないが、その総和がある閾
値を超えると活性化して別のニューロンと繋がっている
神経繊維に信号出力する。ニューロンが出力信号を出す
こと発火という。人の脳は極めて多数のニューロンが相
互に接続された層を６層重ねた構造になっていて複雑な
情報処理をこなしているとされる。なお、人間が学習す
る過程はシナプス結合における重みが変化していく過程
として捉えることができる。
【０００４】ニューラルネットワークは脳における神経
回路網をモデルとした演算機構であって、ニューロン機
能を有する素子を多数相互接続して形成された層を多段
に結合して構成しようとするもので、パターン認識、画
像処理、連想、記憶、学習といった高度な情報処理をよ
り容易に行えると期待されている。近年の半導体技術の
進歩により、ニューラルネットワークは概念としてばか
りでなく、実際に構成可能性が追求できる状況になって
きた。
回路網をモデルとした演算機構であって、ニューロン機
能を有する素子を多数相互接続して形成された層を多段
に結合して構成しようとするもので、パターン認識、画
像処理、連想、記憶、学習といった高度な情報処理をよ
り容易に行えると期待されている。近年の半導体技術の
進歩により、ニューラルネットワークは概念としてばか
りでなく、実際に構成可能性が追求できる状況になって
きた。
【０００５】しかし、今日においてもまた将来的には勿
論、数１００のシナプスが接続されたニューロンが数１
００あるいは数１０００も集積されたニューラルネット
ワークが必要とされる。したがってシナプス当たり１個
のトランジスタを節約できれば数１０万個という膨大な
数のトランジスタの節約につながる。また、ニューロン
のモデルとして最も簡単でかつ最も普通に検討されてい
るのはしきい値素子（ＴＥ）である。しきい値素子は、
アナログ増幅器、出力接続インバータ、あるいはフロー
ティングゲートを用いたνＭＯＳ回路などにより構成す
ることが提案されている。
論、数１００のシナプスが接続されたニューロンが数１
００あるいは数１０００も集積されたニューラルネット
ワークが必要とされる。したがってシナプス当たり１個
のトランジスタを節約できれば数１０万個という膨大な
数のトランジスタの節約につながる。また、ニューロン
のモデルとして最も簡単でかつ最も普通に検討されてい
るのはしきい値素子（ＴＥ）である。しきい値素子は、
アナログ増幅器、出力接続インバータ、あるいはフロー
ティングゲートを用いたνＭＯＳ回路などにより構成す
ることが提案されている。
【０００６】ところでしきい値回路においては、入力の
重みの加算値と物理的にあるいは技術的に決められるパ
ラメータである閾値がクリティカルなパラメータとな
る。しかし、学習可能なニューロンではパラメータの変
化は学習中に補償されることから、むしろどの方法でも
同様に扱える出力増幅器の感度がクリティカルになる。
結局、学習可能なニューロンを構築するときには、しき
い値素子におけるシナプス１個あたりのトランジスタの
個数を主な評価基準とすることが適当である。
重みの加算値と物理的にあるいは技術的に決められるパ
ラメータである閾値がクリティカルなパラメータとな
る。しかし、学習可能なニューロンではパラメータの変
化は学習中に補償されることから、むしろどの方法でも
同様に扱える出力増幅器の感度がクリティカルになる。
結局、学習可能なニューロンを構築するときには、しき
い値素子におけるシナプス１個あたりのトランジスタの
個数を主な評価基準とすることが適当である。
【０００７】従来の半導体技術では、ニューロン１個に
対応する機能をハード化するために多数の半導体素子を
組み合わせる必要があり、半導体チップ上に実用的な数
のニューロン素子を集積することができないため、事実
上ニューラルネットワークを構築することは極めて困難
な技術的課題であった。このような困難を改善するため
に１個のニューロン機能を１個のＭＯＳ（金属酸化物半
導体構造）トランジスタに集約する発明が特開平３−６
６７９号公報に開示されている。
対応する機能をハード化するために多数の半導体素子を
組み合わせる必要があり、半導体チップ上に実用的な数
のニューロン素子を集積することができないため、事実
上ニューラルネットワークを構築することは極めて困難
な技術的課題であった。このような困難を改善するため
に１個のニューロン機能を１個のＭＯＳ（金属酸化物半
導体構造）トランジスタに集約する発明が特開平３−６
６７９号公報に開示されている。
【０００８】ここに開示されたニューロン機能を有する
半導体装置はνＭＯＳと名付けられたＭＯＳ型半導体素
子であって、フローティング状態にあるゲート電極と容
量結合する複数の入力ゲート電極を有し、入力ゲート電
極はそれぞれ入力信号に掛ける重みに対応する電極面積
を有するように形成される。これら入力ゲート電極に印
加された入力電圧に電極面積に対応する所定の重みが掛
かるとそれらの加算値がフローティングゲート電極の電
位に対応するようになるのでその値が所定の閾値より大
きくなるとフローティングゲート電極の下にチャンネル
が形成されて通電し、ニューロンの発火に対応するよう
になっている。
半導体装置はνＭＯＳと名付けられたＭＯＳ型半導体素
子であって、フローティング状態にあるゲート電極と容
量結合する複数の入力ゲート電極を有し、入力ゲート電
極はそれぞれ入力信号に掛ける重みに対応する電極面積
を有するように形成される。これら入力ゲート電極に印
加された入力電圧に電極面積に対応する所定の重みが掛
かるとそれらの加算値がフローティングゲート電極の電
位に対応するようになるのでその値が所定の閾値より大
きくなるとフローティングゲート電極の下にチャンネル
が形成されて通電し、ニューロンの発火に対応するよう
になっている。
【０００９】νＭＯＳを用いることで、従来必要とされ
ていたバイポーラトランジスタの数が激減しチップ上に
占める面積を１桁以上小さくすることが可能となったば
かりでなく、電圧制御型デバイスであるＭＯＳを使用す
ることから本質的に低消費電力動作が可能になりニュー
ロコンピュータの実用化が現実のものとなったと評価さ
れている。
ていたバイポーラトランジスタの数が激減しチップ上に
占める面積を１桁以上小さくすることが可能となったば
かりでなく、電圧制御型デバイスであるＭＯＳを使用す
ることから本質的に低消費電力動作が可能になりニュー
ロコンピュータの実用化が現実のものとなったと評価さ
れている。
【００１０】ところで、このようにフローティングゲー
ト電極に対する入力ゲート電極の容量結合により重みを
決める方法では、入力の数や入力に掛ける重み係数はν
ＭＯＳの構造で決まり、素子形成後には変更することが
できない。これでは認識、連想、学習といった人間の柔
軟な情報処理能力を模擬することはできない。これを解
決する一方法として、係数を調整できる掛け算器を備
え、入力信号それぞれに係数を掛けてからνＭＯＳに入
力する構成が提案されている。このように構成されたも
のではシナプス当たりの半導体素子数が増大するがデバ
イスの汎用性がより大きくなる。
ト電極に対する入力ゲート電極の容量結合により重みを
決める方法では、入力の数や入力に掛ける重み係数はν
ＭＯＳの構造で決まり、素子形成後には変更することが
できない。これでは認識、連想、学習といった人間の柔
軟な情報処理能力を模擬することはできない。これを解
決する一方法として、係数を調整できる掛け算器を備
え、入力信号それぞれに係数を掛けてからνＭＯＳに入
力する構成が提案されている。このように構成されたも
のではシナプス当たりの半導体素子数が増大するがデバ
イスの汎用性がより大きくなる。
【００１１】また、特開平６−１３９３８０号公報には
自己学習機能を付与したνＭＯＳについて開示されてい
る。これは教示結果と演算結果に差があるときにフロー
ティングゲートの電荷を調整することによりシナプス荷
重値を調整するものである。この方法ではニューロンに
入力信号を供給しているシナプスの重み係数を自動的に
調整することができるので、外部のコンピュータにより
シナプスの重みを一つ一つ計算して変更する必要がな
く、その場その場で学習によりシステムの最適値制御が
できるようになるとされる。実行させる論理によって高
い割合で最適化することができることがシミュレーショ
ンにより証明されている。
自己学習機能を付与したνＭＯＳについて開示されてい
る。これは教示結果と演算結果に差があるときにフロー
ティングゲートの電荷を調整することによりシナプス荷
重値を調整するものである。この方法ではニューロンに
入力信号を供給しているシナプスの重み係数を自動的に
調整することができるので、外部のコンピュータにより
シナプスの重みを一つ一つ計算して変更する必要がな
く、その場その場で学習によりシステムの最適値制御が
できるようになるとされる。実行させる論理によって高
い割合で最適化することができることがシミュレーショ
ンにより証明されている。
【００１２】なお、本出願発明者の発明に係るβ係数調
整型しきい値素子（βＤＴＥ）が特願平１０−５４０７
９号に開示されている。線形の論理式とある種の論理式
は下式のしきい値関数で表すことができる。 Ｙ＝Sign（Σj=0〜n-1ΩjＸj−Ｔ）＝Sign（Σj∈!SΩj
Ｘj−Σj∈SΩj！Ｘj） ここでＳはΩｊの和がＴとなるような部分集合を意味す
る。即ち、Σj∈SΩj＝Ｔである。また、！は否定を意
味する。なお、Ｘjは０または１のいずれかの値を取
り、Ωは整数である。
整型しきい値素子（βＤＴＥ）が特願平１０−５４０７
９号に開示されている。線形の論理式とある種の論理式
は下式のしきい値関数で表すことができる。 Ｙ＝Sign（Σj=0〜n-1ΩjＸj−Ｔ）＝Sign（Σj∈!SΩj
Ｘj−Σj∈SΩj！Ｘj） ここでＳはΩｊの和がＴとなるような部分集合を意味す
る。即ち、Σj∈SΩj＝Ｔである。また、！は否定を意
味する。なお、Ｘjは０または１のいずれかの値を取
り、Ωは整数である。
【００１３】そこで、Ｔで正規化したΩj即ちωj＝Ωj
／Ｔを用いて、ある部分集合Ｓに属する入力Ｘjについ
てβ値をωjに対応するように調整したｐチャンネルＭ
ＯＳトランジスタと、Ｓに属しない入力についてβ値を
ωjに対応するように調整したｎチャンネルＭＯＳトラ
ンジスタをそれぞれ並列に接続したもの同士を直列に接
続すると、その接続端子に現れる出力Ｖoutは Ｖout＝Σj∈!SωjＸj／Σj∈Sωj！Ｘj （１ ） となる。したがって判定インバータのしきい値αを α＝Σj∈!Sωj／Σj∈Sωj＝Σβｎ／Σβｐ （２ ） にセットしておいて、この判定インバータで出力Ｖout
としきい値αを比較することにより容易にしきい値関数
の真偽が判定できる。
／Ｔを用いて、ある部分集合Ｓに属する入力Ｘjについ
てβ値をωjに対応するように調整したｐチャンネルＭ
ＯＳトランジスタと、Ｓに属しない入力についてβ値を
ωjに対応するように調整したｎチャンネルＭＯＳトラ
ンジスタをそれぞれ並列に接続したもの同士を直列に接
続すると、その接続端子に現れる出力Ｖoutは Ｖout＝Σj∈!SωjＸj／Σj∈Sωj！Ｘj （１ ） となる。したがって判定インバータのしきい値αを α＝Σj∈!Sωj／Σj∈Sωj＝Σβｎ／Σβｐ （２ ） にセットしておいて、この判定インバータで出力Ｖout
としきい値αを比較することにより容易にしきい値関数
の真偽が判定できる。
【００１４】この原理を利用して構成したものがβ値調
整型しきい値素子（βＤＴＥ）である。図１３は、βＤ
ＴＥの概念を表す回路図である。論理式中のｎ個の変数
Ｘjのうち部分集合Ｓに属する変数Ｘjがそれぞれ入力さ
れるｐチャンネルＭＯＳトランジスタＰ1、Ｐ2、・・・
Ｐkと、それ以外の変数Ｘjがそれぞれ入力されるｎチャ
ンネルＭＯＳトランジスタＮ1、Ｎ2、・・・Ｎn-kが設
けられ、それら全てのドレーンが接続されている。接続
されたドレーン部分に現れる電圧Ｖoutはしきい値がα
である判定インバータへ入力され、その出力が最終結果
Ｙとして得られる。このβＤＴＥでは、入力毎に１個の
ＭＯＳトランジスタを用いればよく、極めて少ない数の
トランジスタでしきい値素子を構築することができる。
なお、すなわち電流増幅率βはゲート電極の幅と長さで
決められるから、入力の重み係数ωjはトランジスタの
幅のみで決めることができる。
整型しきい値素子（βＤＴＥ）である。図１３は、βＤ
ＴＥの概念を表す回路図である。論理式中のｎ個の変数
Ｘjのうち部分集合Ｓに属する変数Ｘjがそれぞれ入力さ
れるｐチャンネルＭＯＳトランジスタＰ1、Ｐ2、・・・
Ｐkと、それ以外の変数Ｘjがそれぞれ入力されるｎチャ
ンネルＭＯＳトランジスタＮ1、Ｎ2、・・・Ｎn-kが設
けられ、それら全てのドレーンが接続されている。接続
されたドレーン部分に現れる電圧Ｖoutはしきい値がα
である判定インバータへ入力され、その出力が最終結果
Ｙとして得られる。このβＤＴＥでは、入力毎に１個の
ＭＯＳトランジスタを用いればよく、極めて少ない数の
トランジスタでしきい値素子を構築することができる。
なお、すなわち電流増幅率βはゲート電極の幅と長さで
決められるから、入力の重み係数ωjはトランジスタの
幅のみで決めることができる。
【００１５】
【発明が解決しようとする課題】しかし、脳は学習がで
きることが重要な利点であり、学習機能が備わっていな
いニューラルネットワークは人の脳の情報処理機能を十
分に模擬することはできない。上記従来技術では、特殊
な半導体構造を用いてニューロンを構成するものでネッ
トワークを一旦構築すると入力に対する重み係数が固定
されてしまって学習による変更ができなかったり、せっ
かく簡単なシナプスやニューロン構成を得ることができ
ても学習機能を備えようとすると乗算器など過重な装備
が必要となり装置全体としての素子数が小さくならない
問題があった。そこで、本発明が解決しようとする課題
は、常用される半導体集積技術を用いて、少ない素子数
でシナプス素子やニューロン回路さらにニューロンネッ
トワークを構成すると共に、特に学習可能なニューロン
装置を少ない素子で構成する技術を提供するところにあ
る。
きることが重要な利点であり、学習機能が備わっていな
いニューラルネットワークは人の脳の情報処理機能を十
分に模擬することはできない。上記従来技術では、特殊
な半導体構造を用いてニューロンを構成するものでネッ
トワークを一旦構築すると入力に対する重み係数が固定
されてしまって学習による変更ができなかったり、せっ
かく簡単なシナプスやニューロン構成を得ることができ
ても学習機能を備えようとすると乗算器など過重な装備
が必要となり装置全体としての素子数が小さくならない
問題があった。そこで、本発明が解決しようとする課題
は、常用される半導体集積技術を用いて、少ない素子数
でシナプス素子やニューロン回路さらにニューロンネッ
トワークを構成すると共に、特に学習可能なニューロン
装置を少ない素子で構成する技術を提供するところにあ
る。
【００１６】
【課題を解決するための手段】上記課題を解決するた
め、本発明のシナプス素子は、直列接続した２個のＭＩ
Ｓ（金属絶縁体半導体構造）トランジスタのセットを用
いて、第１のトランジスタのゲート電極に印加する電圧
により直列接続トランジスタセットの実効的なβ値を調
整し、第２のトランジスタのゲート電極に入力信号を印
加してスイッチングすることを特徴とする。なお、トラ
ンジスタセットに代えて１個のトランジスタで構成し、
ゲート電極を第１電極と第２電極に分割して第１電極に
印加する電圧により実効的なβ値を調整できるようにし
てもよい。
め、本発明のシナプス素子は、直列接続した２個のＭＩ
Ｓ（金属絶縁体半導体構造）トランジスタのセットを用
いて、第１のトランジスタのゲート電極に印加する電圧
により直列接続トランジスタセットの実効的なβ値を調
整し、第２のトランジスタのゲート電極に入力信号を印
加してスイッチングすることを特徴とする。なお、トラ
ンジスタセットに代えて１個のトランジスタで構成し、
ゲート電極を第１電極と第２電極に分割して第１電極に
印加する電圧により実効的なβ値を調整できるようにし
てもよい。
【００１７】本発明のシナプス素子は、さらに第１トラ
ンジスタのゲート電極に電圧保持素子を接続し、そのゲ
ート電極と昇圧電源および降圧電源に接続される電源端
子との間にスイッチ素子を介装し、そのスイッチ素子を
入力信号に基づいて開閉するようにすることが好まし
い。また、このスイッチ素子はゲート電極に入力信号を
供給するようにしたＭＩＳトランジスタであり、電圧保
持素子は容量素子であってもよい。
ンジスタのゲート電極に電圧保持素子を接続し、そのゲ
ート電極と昇圧電源および降圧電源に接続される電源端
子との間にスイッチ素子を介装し、そのスイッチ素子を
入力信号に基づいて開閉するようにすることが好まし
い。また、このスイッチ素子はゲート電極に入力信号を
供給するようにしたＭＩＳトランジスタであり、電圧保
持素子は容量素子であってもよい。
【００１８】本発明のシナプス素子によれば、第１のト
ランジスタでβ値を調整し第２のトランジスタに供給す
る入力信号で通電を制御するようにしたので、トランジ
スタセットの実効的β値を調整することによりシナプス
素子の重み係数を容易に選択設定することができ、神経
繊維を伝達してくる信号があるとそれに重みを掛けた出
力信号を発生するシナプス機能を有する素子を構成する
ことができる。本発明のシナプス素子は、従来のシナプ
ス素子とは異なり特殊なゲート電極構造を採用する必要
はなく、重み係数に対応して電極面積を調整する必要も
ないので、極く普通のＭＩＳトランジスタ素子により構
成することができる。本発明のシナプス素子は極めて少
ないＭＩＳトランジスタ素子により構成することがで
き、半導体装置として１枚の基板上に形成することも容
易で、狭い面積中に多数のシナプス素子を集積すること
ができる。
ランジスタでβ値を調整し第２のトランジスタに供給す
る入力信号で通電を制御するようにしたので、トランジ
スタセットの実効的β値を調整することによりシナプス
素子の重み係数を容易に選択設定することができ、神経
繊維を伝達してくる信号があるとそれに重みを掛けた出
力信号を発生するシナプス機能を有する素子を構成する
ことができる。本発明のシナプス素子は、従来のシナプ
ス素子とは異なり特殊なゲート電極構造を採用する必要
はなく、重み係数に対応して電極面積を調整する必要も
ないので、極く普通のＭＩＳトランジスタ素子により構
成することができる。本発明のシナプス素子は極めて少
ないＭＩＳトランジスタ素子により構成することがで
き、半導体装置として１枚の基板上に形成することも容
易で、狭い面積中に多数のシナプス素子を集積すること
ができる。
【００１９】また、コンデンサなどの電圧保持素子とＭ
ＩＳトランジスタなどを利用したスイッチ素子を組み込
んで、ゲート電極に印加された電圧を保持して実効的な
β値が変化しないようにすると共に、第２トランジスタ
に印加される入力信号と同じものでスイッチ素子を開閉
するようにしたものは、学習機能付きニューロン装置に
組み込んだときに、学習により重み係数を変化させるべ
きシナプス素子を自動的に選択して必要な方向に印加電
圧を調整することができるようになる。これらの素子を
ＭＩＳトランジスタで組み上げる場合は、全体が１枚の
半導体基板上に形成することができるようになり、多数
のシナプス素子が集積した極めて小型の装置を作成する
ことが可能となる。
ＩＳトランジスタなどを利用したスイッチ素子を組み込
んで、ゲート電極に印加された電圧を保持して実効的な
β値が変化しないようにすると共に、第２トランジスタ
に印加される入力信号と同じものでスイッチ素子を開閉
するようにしたものは、学習機能付きニューロン装置に
組み込んだときに、学習により重み係数を変化させるべ
きシナプス素子を自動的に選択して必要な方向に印加電
圧を調整することができるようになる。これらの素子を
ＭＩＳトランジスタで組み上げる場合は、全体が１枚の
半導体基板上に形成することができるようになり、多数
のシナプス素子が集積した極めて小型の装置を作成する
ことが可能となる。
【００２０】上記課題を解決するため、本発明のしきい
値回路は、第２トランジスタのゲート電極に入力端子を
備えた上記いずれかのシナプス素子が複数並列に接続さ
れていて、並列接続されたシナプス素子の第１の接続端
子が共通電極線に接続され、第２の接続端子が相補的な
チャンネル形式を有する第３のＭＩＳトランジスタを介
して電源電極線に接続されていると共に出力インバータ
の入力端子に接続されていることを特徴とする。特に、
シナプス素子のＭＩＳトランジスタがｎチャンネルＭＯ
Ｓ（金属酸化物半導体構造）トランジスタであって、第
３ＭＩＳトランジスタがｐチャンネルのＭＯＳトランジ
スタであることが好ましい。
値回路は、第２トランジスタのゲート電極に入力端子を
備えた上記いずれかのシナプス素子が複数並列に接続さ
れていて、並列接続されたシナプス素子の第１の接続端
子が共通電極線に接続され、第２の接続端子が相補的な
チャンネル形式を有する第３のＭＩＳトランジスタを介
して電源電極線に接続されていると共に出力インバータ
の入力端子に接続されていることを特徴とする。特に、
シナプス素子のＭＩＳトランジスタがｎチャンネルＭＯ
Ｓ（金属酸化物半導体構造）トランジスタであって、第
３ＭＩＳトランジスタがｐチャンネルのＭＯＳトランジ
スタであることが好ましい。
【００２１】また、本発明第２のしきい値回路は、電源
の正極に接続される正極電源線と負極に接続される負極
電源線と、直列接続した第１と第２のｎチャンネルＭＩ
Ｓトランジスタからなる複数のｎチャンネルトランジス
タセットと、少なくとも１個のｐチャンネルＭＩＳトラ
ンジスタと、出力インバータを備え、第１ｎチャンネル
ＭＩＳトランジスタがゲート電極に印加する電圧により
ｎチャンネルトランジスタセットの実効的なβ値を調整
し、第２ｎチャンネルＭＩＳトランジスタのゲート電極
に入力信号を印加してスイッチングするように構成され
るもので、ｐチャンネルＭＩＳトランジスタのソース電
極が正極電源線に接続されゲート電極が負極電極線に接
続され、複数のｎチャンネルトランジスタセット同士が
並列接続されてそのソース電極端子が負極電極線に接続
されドレーン電極端子がｐチャンネルＭＩＳトランジス
タのドレーン電極に接続されていて、このドレーン電極
端子が出力インバータの入力端子に接続されていること
を特徴とする。
の正極に接続される正極電源線と負極に接続される負極
電源線と、直列接続した第１と第２のｎチャンネルＭＩ
Ｓトランジスタからなる複数のｎチャンネルトランジス
タセットと、少なくとも１個のｐチャンネルＭＩＳトラ
ンジスタと、出力インバータを備え、第１ｎチャンネル
ＭＩＳトランジスタがゲート電極に印加する電圧により
ｎチャンネルトランジスタセットの実効的なβ値を調整
し、第２ｎチャンネルＭＩＳトランジスタのゲート電極
に入力信号を印加してスイッチングするように構成され
るもので、ｐチャンネルＭＩＳトランジスタのソース電
極が正極電源線に接続されゲート電極が負極電極線に接
続され、複数のｎチャンネルトランジスタセット同士が
並列接続されてそのソース電極端子が負極電極線に接続
されドレーン電極端子がｐチャンネルＭＩＳトランジス
タのドレーン電極に接続されていて、このドレーン電極
端子が出力インバータの入力端子に接続されていること
を特徴とする。
【００２２】本発明のしきい値回路によれば、任意の数
の入力信号に対して対応するシナプス素子を並列接続し
てβ値調整することにより、入力にそれぞれ任意の重み
を掛けて合算した結果が所定の閾値を超えているか否か
を判定するニューロン機能素子を模擬することができ
る。また、しきい値回路を構成する主な素子はＭＩＳト
ランジスタであり、その素子数も極めて少ないため、半
導体基板上の狭い面積中に多くの回路を容易に集積する
ことができる。なお、しきい値回路はニューロンネット
ワークや多数決回路やフィルタ処理回路などに適用する
ことができる。
の入力信号に対して対応するシナプス素子を並列接続し
てβ値調整することにより、入力にそれぞれ任意の重み
を掛けて合算した結果が所定の閾値を超えているか否か
を判定するニューロン機能素子を模擬することができ
る。また、しきい値回路を構成する主な素子はＭＩＳト
ランジスタであり、その素子数も極めて少ないため、半
導体基板上の狭い面積中に多くの回路を容易に集積する
ことができる。なお、しきい値回路はニューロンネット
ワークや多数決回路やフィルタ処理回路などに適用する
ことができる。
【００２３】なお、上記いずれのしきい値回路において
も、論理式Ｙ＝Ｆ(Ｘi）をＹ＝Sign（ΣωiＸi−１）の
形に変形して得られたωiに対応する実効的β値にそれ
ぞれ調整したシナプス素子を並列接続し、合成された出
力信号を比較素子でしきい値と比較した結果を出力する
ように構成することができる。このようにβ値を選択し
たものは、極めて少ない数の極く普通の半導体素子で構
成することにより論理式の真偽を判定する小型で安価な
集積回路を得ることができる。
も、論理式Ｙ＝Ｆ(Ｘi）をＹ＝Sign（ΣωiＸi−１）の
形に変形して得られたωiに対応する実効的β値にそれ
ぞれ調整したシナプス素子を並列接続し、合成された出
力信号を比較素子でしきい値と比較した結果を出力する
ように構成することができる。このようにβ値を選択し
たものは、極めて少ない数の極く普通の半導体素子で構
成することにより論理式の真偽を判定する小型で安価な
集積回路を得ることができる。
【００２４】上記課題を解決するため、本発明のニュー
ロン装置は、外部から実効的β値を調整することができ
入力信号に基づいてβ値で規制される信号出力を発生す
る複数のシナプス素子を並列接続して構成されるしきい
値回路と、このしきい値回路の各シナプス素子の入力端
子に入力信号を供給する入力信号発生器と、入力信号の
セットが与えられたときに期待される出力信号期待値を
与える論理値表回路と、出力信号期待値としきい値回路
の出力信号を比較する比較器と、比較器の出力信号に基
づいてβ値を昇降する信号を選択的に発生する調整装置
とからなり、調整装置とシナプス素子のβ値調整端子は
入力信号により賦活されている場合に接続されるように
構成したことを特徴とするニューロン装置である。ここ
で、しきい値回路は上記本発明のしきい値回路であるこ
とが好ましい。
ロン装置は、外部から実効的β値を調整することができ
入力信号に基づいてβ値で規制される信号出力を発生す
る複数のシナプス素子を並列接続して構成されるしきい
値回路と、このしきい値回路の各シナプス素子の入力端
子に入力信号を供給する入力信号発生器と、入力信号の
セットが与えられたときに期待される出力信号期待値を
与える論理値表回路と、出力信号期待値としきい値回路
の出力信号を比較する比較器と、比較器の出力信号に基
づいてβ値を昇降する信号を選択的に発生する調整装置
とからなり、調整装置とシナプス素子のβ値調整端子は
入力信号により賦活されている場合に接続されるように
構成したことを特徴とするニューロン装置である。ここ
で、しきい値回路は上記本発明のしきい値回路であるこ
とが好ましい。
【００２５】上記課題を解決するため、本発明第２のニ
ューロン装置は、第１の電流制御素子と第２の電流制御
素子を第１電圧と第２電圧の間に直列に接続し、少なく
とも第２電流制御素子の特性を変化させる補助回路を設
け、少なくとも１個の第２電流制御素子に入力信号が供
給できるように構成され、さらに第１電流制御素子と第
２電流制御素子の接続部分に現れる中間電圧を入力する
しきい値判定回路を設け、補助回路の作用により同じ入
力信号セットに対し中間電圧が変化してしきい値判定結
果を変更できるように構成したことを特徴とする。
ューロン装置は、第１の電流制御素子と第２の電流制御
素子を第１電圧と第２電圧の間に直列に接続し、少なく
とも第２電流制御素子の特性を変化させる補助回路を設
け、少なくとも１個の第２電流制御素子に入力信号が供
給できるように構成され、さらに第１電流制御素子と第
２電流制御素子の接続部分に現れる中間電圧を入力する
しきい値判定回路を設け、補助回路の作用により同じ入
力信号セットに対し中間電圧が変化してしきい値判定結
果を変更できるように構成したことを特徴とする。
【００２６】なお、第１電流制御素子が定常的に通電さ
れていて、第２電流制御素子に入力信号が印加されて通
電と遮断を制御するようにしてもよい。さらに、第２電
流制御素子が並列に接続されて、複数の入力信号を扱う
ことができるようにしてもよい。また、第１電流制御素
子と第２電流制御素子が互いに相補的な電界効果型トラ
ンジスタであることが好ましい。なお、調整可能な電流
制御素子特性として電流増幅率を用いることができる。
れていて、第２電流制御素子に入力信号が印加されて通
電と遮断を制御するようにしてもよい。さらに、第２電
流制御素子が並列に接続されて、複数の入力信号を扱う
ことができるようにしてもよい。また、第１電流制御素
子と第２電流制御素子が互いに相補的な電界効果型トラ
ンジスタであることが好ましい。なお、調整可能な電流
制御素子特性として電流増幅率を用いることができる。
【００２７】さらに、上記補助回路は、電界効果型トラ
ンジスタのゲート電極に接続された電圧保持素子と、電
圧保持素子に充電もしくは放電する電流の断接をするス
イッチ素子から成り、スイッチ素子を入力信号に基づい
て開閉するように構成することができる。また、第２電
流制御素子が並列に接続されていて、しきい値判定結果
と期待値を比較した結果に基づいて補助回路を制御する
調整回路をさらに備えるようにして学習機能を備えるよ
うにすることもできる。
ンジスタのゲート電極に接続された電圧保持素子と、電
圧保持素子に充電もしくは放電する電流の断接をするス
イッチ素子から成り、スイッチ素子を入力信号に基づい
て開閉するように構成することができる。また、第２電
流制御素子が並列に接続されていて、しきい値判定結果
と期待値を比較した結果に基づいて補助回路を制御する
調整回路をさらに備えるようにして学習機能を備えるよ
うにすることもできる。
【００２８】本発明のニューロン装置によれば、極めて
少数の半導体素子を用いてニューロンネットワークを形
成することができ、かつニューロンネットワークは出力
結果を期待値と比較してシナプス素子の重み係数を調整
することが可能であり、その結果を保持することにより
人の行う学習と同様の機能を持つことができる。
少数の半導体素子を用いてニューロンネットワークを形
成することができ、かつニューロンネットワークは出力
結果を期待値と比較してシナプス素子の重み係数を調整
することが可能であり、その結果を保持することにより
人の行う学習と同様の機能を持つことができる。
【００２９】
【発明の実施の形態】以下、本発明を、実施例を用い図
面を参照して詳細に説明する。図１から図６は本実施例
におけるシナプス素子を表す回路図である。また、図７
から図９は本実施例におけるしきい値回路すなわちニュ
ーロン回路を表す回路図である。図１０は本実施例のニ
ューロン装置を表すブロック図であり、図１１と図１２
はその学習性能を検証した結果を表すグラフである。な
お、ここで説明する実施例は発明を分かりやすく説明す
る目的で使用するものであって、本発明の技術的思想を
限定するものでなく、これらに関する容易な改変等は本
発明の内容をなすものであることはいうまでもない。
面を参照して詳細に説明する。図１から図６は本実施例
におけるシナプス素子を表す回路図である。また、図７
から図９は本実施例におけるしきい値回路すなわちニュ
ーロン回路を表す回路図である。図１０は本実施例のニ
ューロン装置を表すブロック図であり、図１１と図１２
はその学習性能を検証した結果を表すグラフである。な
お、ここで説明する実施例は発明を分かりやすく説明す
る目的で使用するものであって、本発明の技術的思想を
限定するものでなく、これらに関する容易な改変等は本
発明の内容をなすものであることはいうまでもない。
【００３０】シナプス素子をＭＩＳ（金属絶縁体半導体
構造）トランジスタあるいはシリコンを用いたＭＯＳ
（金属酸化物半導体構造）トランジスタにより半導体基
板上に形成するとき、ｊ番目のシナプス素子とするトラ
ンジスタの電流増幅率βjは、よく知られた関係式を用
いて βj＝με／ｔox・（Ｗj／Ｌj）＝με／ｔox・（Ｗ0／Ｌ0）ωj （３） と表すことができる。ここで、μはチャンネル領域にお
ける電子の移動度、εは絶縁体の誘電率、ｔoxは絶縁体
の厚さ、ＷjとＬjはそれぞれｊ番目のトランジスタのゲ
ート電極の幅と長さである。
構造）トランジスタあるいはシリコンを用いたＭＯＳ
（金属酸化物半導体構造）トランジスタにより半導体基
板上に形成するとき、ｊ番目のシナプス素子とするトラ
ンジスタの電流増幅率βjは、よく知られた関係式を用
いて βj＝με／ｔox・（Ｗj／Ｌj）＝με／ｔox・（Ｗ0／Ｌ0）ωj （３） と表すことができる。ここで、μはチャンネル領域にお
ける電子の移動度、εは絶縁体の誘電率、ｔoxは絶縁体
の厚さ、ＷjとＬjはそれぞれｊ番目のトランジスタのゲ
ート電極の幅と長さである。
【００３１】したがって、所望の重みωjが与えられた
とき、基準となるＷ0／Ｌ0にωjを掛けた値Ｗj／Ｌj＝
（Ｗ0／Ｌ0）ωjになるように電極の幅Ｗjと長さＬjを
調整することにより必要なβ値βjを得ることができ
る。このようにして、ニューロンへの入力Ｘjに対する
重みωjを対応するシナプス素子トランジスタの形状寸
法に基づいて決定して、出力としてωjＸjに対応する信
号を発生するシナプス素子を得ることができる。しか
し、トランジスタのβ値を形状寸法により決める方法は
重みωの変更が殆ど不可能という問題があった。
とき、基準となるＷ0／Ｌ0にωjを掛けた値Ｗj／Ｌj＝
（Ｗ0／Ｌ0）ωjになるように電極の幅Ｗjと長さＬjを
調整することにより必要なβ値βjを得ることができ
る。このようにして、ニューロンへの入力Ｘjに対する
重みωjを対応するシナプス素子トランジスタの形状寸
法に基づいて決定して、出力としてωjＸjに対応する信
号を発生するシナプス素子を得ることができる。しか
し、トランジスタのβ値を形状寸法により決める方法は
重みωの変更が殆ど不可能という問題があった。
【００３２】ところで、完全に導通したｎチャンネルと
ｐチャンネルのＭＯＳトランジスタから成る図１に示し
たようなＣＭＯＳ回路について考えると、もしＶth＜Ｖ
out＜Ｖdd−Ｖthであって両方のトランジスタが不飽和
状態であるとすれば、 Ｉn＝βn((Ｖdd−Ｖth)Ｖout−Ｖout2／２) （４） Ｉp＝βp((Ｖdd−Ｖth)(Ｖdd−Ｖout)−(Ｖdd−Ｖout)2／２) （５） 成る関係が成立することが知られている。ここで、Ｉn
とＩpはそれぞれｎチャンネルとｐチャンネルのＭＯＳ
トランジスタを流れるドレーン電流、βnとβpはそれぞ
れの電流増幅率、Ｖddはゲートに印加される電源電圧、
Ｖthはトランジスタのしきい値電圧、ただし簡単のため
両トランジスタとも同じ値とした。またＶoutはドレー
ン電圧に当たる出力電圧である。
ｐチャンネルのＭＯＳトランジスタから成る図１に示し
たようなＣＭＯＳ回路について考えると、もしＶth＜Ｖ
out＜Ｖdd−Ｖthであって両方のトランジスタが不飽和
状態であるとすれば、 Ｉn＝βn((Ｖdd−Ｖth)Ｖout−Ｖout2／２) （４） Ｉp＝βp((Ｖdd−Ｖth)(Ｖdd−Ｖout)−(Ｖdd−Ｖout)2／２) （５） 成る関係が成立することが知られている。ここで、Ｉn
とＩpはそれぞれｎチャンネルとｐチャンネルのＭＯＳ
トランジスタを流れるドレーン電流、βnとβpはそれぞ
れの電流増幅率、Ｖddはゲートに印加される電源電圧、
Ｖthはトランジスタのしきい値電圧、ただし簡単のため
両トランジスタとも同じ値とした。またＶoutはドレー
ン電圧に当たる出力電圧である。
【００３３】式（４）に明らかなように、トランジスタ
を流れるドレーン電流Ｉnと電流増幅率βnの間には線形
の関係がある。従って、ゲート電圧を調整してドレーン
電流を制御することによっても実効的なβ値βnを調整
することができることが分かる。この原理を用いたシナ
プス素子は例えば図２に示した回路で容易に実現するこ
とができる。図２の回路はｎチャンネルＭＯＳトランジ
スタが直列接続されたトランジスタセット１で、図外の
ｐチャンネルＭＯＳトランジスタと相補的に接続され電
源電圧と接地線との間に配設されたものである。ｎチャ
ンネルＭＯＳトランジスタセットの部分における一方の
端子は電源線２に接続され中間的な電源電圧Ｖdd／２が
印加され、他方の端子は接地線３に接続されている。
を流れるドレーン電流Ｉnと電流増幅率βnの間には線形
の関係がある。従って、ゲート電圧を調整してドレーン
電流を制御することによっても実効的なβ値βnを調整
することができることが分かる。この原理を用いたシナ
プス素子は例えば図２に示した回路で容易に実現するこ
とができる。図２の回路はｎチャンネルＭＯＳトランジ
スタが直列接続されたトランジスタセット１で、図外の
ｐチャンネルＭＯＳトランジスタと相補的に接続され電
源電圧と接地線との間に配設されたものである。ｎチャ
ンネルＭＯＳトランジスタセットの部分における一方の
端子は電源線２に接続され中間的な電源電圧Ｖdd／２が
印加され、他方の端子は接地線３に接続されている。
【００３４】トランジスタセット１の第１のトランジス
タ１１のゲート電極１３に電流制御用電圧Ｖcontrが印
加され、第２のトランジスタ１２のゲート電極１４にシ
ナプスの入力に対応する入力信号が印加される。入力信
号がオン状態のときには、第２トランジスタ１２のゲー
ト電極１４に電源電圧Ｖddが印加されるので第２トラン
ジスタ１２は導通し、第１トランジスタ１１で規制され
る電流がトランジスタセット１に流れる。トランジスタ
セット１に印加される中間的な電源電圧Ｖdd／２がフロ
ートする場合は、この電圧はトランジスタセット１に流
れる電流に伴って変化し、シナプス素子の出力電圧Ｖou
tに対応することになる。
タ１１のゲート電極１３に電流制御用電圧Ｖcontrが印
加され、第２のトランジスタ１２のゲート電極１４にシ
ナプスの入力に対応する入力信号が印加される。入力信
号がオン状態のときには、第２トランジスタ１２のゲー
ト電極１４に電源電圧Ｖddが印加されるので第２トラン
ジスタ１２は導通し、第１トランジスタ１１で規制され
る電流がトランジスタセット１に流れる。トランジスタ
セット１に印加される中間的な電源電圧Ｖdd／２がフロ
ートする場合は、この電圧はトランジスタセット１に流
れる電流に伴って変化し、シナプス素子の出力電圧Ｖou
tに対応することになる。
【００３５】図３は図２のトランジスタセット１の実効
的β値βnが一方のトランジスタ１１に印加される電流
制御用電圧Ｖcontrで変化する様子を回路シミュレータ
ＳＰＩＣＥを用いて求めた結果を表したグラフである。
横軸がＶcontrを表し縦軸がβnを表す。なお、図におけ
る縦軸は電流制御用電圧Ｖcontrに電源電圧Ｖddを印加
したときの値を１として目盛ったものである。グラフを
みると、実効β値は電流制御用電圧Ｖcontrがしきい値
電圧に当たる０．８Ｖあたりから変化し始め、５Ｖにな
るまで単調に増加していることが分かる。したがって適
当な電流制御用電圧Ｖcontrを設定することにより任意
のβ値が選択できる。
的β値βnが一方のトランジスタ１１に印加される電流
制御用電圧Ｖcontrで変化する様子を回路シミュレータ
ＳＰＩＣＥを用いて求めた結果を表したグラフである。
横軸がＶcontrを表し縦軸がβnを表す。なお、図におけ
る縦軸は電流制御用電圧Ｖcontrに電源電圧Ｖddを印加
したときの値を１として目盛ったものである。グラフを
みると、実効β値は電流制御用電圧Ｖcontrがしきい値
電圧に当たる０．８Ｖあたりから変化し始め、５Ｖにな
るまで単調に増加していることが分かる。したがって適
当な電流制御用電圧Ｖcontrを設定することにより任意
のβ値が選択できる。
【００３６】このようにして、外部入力によって調整で
きる特性を有するトランジスタを含む２個のトランジス
タの簡単な配列により、入力信号に調整可能な重みを掛
けて出力する機能を持つシナプス素子を実際に得ること
ができる。またＭＯＳトランジスタを使用して上記のシ
ナプス素子を形成すれば極めて小さな面積しか必要とし
ない。
きる特性を有するトランジスタを含む２個のトランジス
タの簡単な配列により、入力信号に調整可能な重みを掛
けて出力する機能を持つシナプス素子を実際に得ること
ができる。またＭＯＳトランジスタを使用して上記のシ
ナプス素子を形成すれば極めて小さな面積しか必要とし
ない。
【００３７】また、上記第１トランジスタと第２トラン
ジスタを合体して１個のトランジスタとすることができ
る。図４は実効β値調整機能を有するシナプス素子を１
個のトランジスタで形成した例を示す図面である。１個
のＭＩＳトランジスタのゲート電極を２個に分割し、一
方を実効β値制御用電極１３として電流制御用電圧Ｖco
ntrを印加し、他方を入力用電極１４として入力信号を
印加する。このように構成することにより、シナプス素
子を製造する手順が節約できかつシナプス素子の占める
面積がより小さくなる利点がある。
ジスタを合体して１個のトランジスタとすることができ
る。図４は実効β値調整機能を有するシナプス素子を１
個のトランジスタで形成した例を示す図面である。１個
のＭＩＳトランジスタのゲート電極を２個に分割し、一
方を実効β値制御用電極１３として電流制御用電圧Ｖco
ntrを印加し、他方を入力用電極１４として入力信号を
印加する。このように構成することにより、シナプス素
子を製造する手順が節約できかつシナプス素子の占める
面積がより小さくなる利点がある。
【００３８】なお、上記実施例ではシナプス素子をｎチ
ャンネルＭＯＳトランジスタで構成した場合について説
明したが、図５に示すように、相補的なｐチャンネルＭ
ＯＳトランジスタを使用しても同様に構成でき、またこ
の場合にも１個のトランジスタで同じ機能を有するよう
にすることができることはいうまでもない。ｐチャンネ
ルのトランジスタを用いる場合は電圧Ｖddを有する電源
線４と中間的な電圧Ｖdd／２を有する電位線２の間に配
設され、中間的電位線２に素子の出力Ｖoutが現れる。
ャンネルＭＯＳトランジスタで構成した場合について説
明したが、図５に示すように、相補的なｐチャンネルＭ
ＯＳトランジスタを使用しても同様に構成でき、またこ
の場合にも１個のトランジスタで同じ機能を有するよう
にすることができることはいうまでもない。ｐチャンネ
ルのトランジスタを用いる場合は電圧Ｖddを有する電源
線４と中間的な電圧Ｖdd／２を有する電位線２の間に配
設され、中間的電位線２に素子の出力Ｖoutが現れる。
【００３９】なお、シナプス素子の記憶機能に対応し
て、所望のβ値に対応して一旦セットした電流制御用電
圧Ｖcontrを保持するためには、容量素子など電荷を保
持して電位を一定に保つ電圧保持素子をゲート電極に設
ければよい。図６は、電圧保持素子を備えたシナプス素
子１０の１例を示す回路図である。図２に示したシナプ
ス素子における第１ｎチャンネルＭＯＳトランジスタ１
１のゲート電極１３と接地線３の間にはコンデンサ２１
が接続されていて、このコンデンサ２１に抵抗２２を介
して電流を供給することができるようになっている。コ
ンデンサ２１と抵抗器２２の間にｎチャンネルＭＯＳト
ランジスタ５が介装されていて電流の断接をするための
スイッチ素子を形成している。抵抗器２２はコンデンサ
２１を充電したり放電するときの時定数を決める素子で
あって、抵抗器としてスイッチ用ＭＯＳトランジスタ５
の抵抗を用いることもできる。
て、所望のβ値に対応して一旦セットした電流制御用電
圧Ｖcontrを保持するためには、容量素子など電荷を保
持して電位を一定に保つ電圧保持素子をゲート電極に設
ければよい。図６は、電圧保持素子を備えたシナプス素
子１０の１例を示す回路図である。図２に示したシナプ
ス素子における第１ｎチャンネルＭＯＳトランジスタ１
１のゲート電極１３と接地線３の間にはコンデンサ２１
が接続されていて、このコンデンサ２１に抵抗２２を介
して電流を供給することができるようになっている。コ
ンデンサ２１と抵抗器２２の間にｎチャンネルＭＯＳト
ランジスタ５が介装されていて電流の断接をするための
スイッチ素子を形成している。抵抗器２２はコンデンサ
２１を充電したり放電するときの時定数を決める素子で
あって、抵抗器としてスイッチ用ＭＯＳトランジスタ５
の抵抗を用いることもできる。
【００４０】また、ｐチャンネルＭＯＳトランジスタ３
１とｎチャンネルＭＯＳトランジスタ３２を直列接続し
て形成された調整用トランジスタセット７が電源線４と
接地線３の間に介装されていて、それぞれのゲート端子
が外部から導入された制御線に接続されている。両トラ
ンジスタのドレーン同士を接続した端子に抵抗器２２の
端子が接続されている。ｐチャンネルＭＯＳトランジス
タ３１は接地電位信号で駆動されて抵抗２２とスイッチ
用トランジスタ５を介してコンデンサ２１を充電して昇
圧させ、ｎチャンネルＭＯＳトランジスタ３２は電源電
圧Ｖddで駆動されてコンデンサ２１の電荷を接地線に放
電して降圧する。コンデンサ２１の電位によりトランジ
スタセット１の実効的β値が変化して、シナプス素子と
しての重みが変化する。なお、コンデンサ２１の役割は
第１ｎチャンネルＭＯＳトランジスタ１１のゲート電圧
をソース電圧に対して所定の値に保持することであるか
ら、コンデンサ２１の他端は接地電位に限らずソース電
圧に対して相対的に変化しない電位を有する部位に接続
してあればよい。
１とｎチャンネルＭＯＳトランジスタ３２を直列接続し
て形成された調整用トランジスタセット７が電源線４と
接地線３の間に介装されていて、それぞれのゲート端子
が外部から導入された制御線に接続されている。両トラ
ンジスタのドレーン同士を接続した端子に抵抗器２２の
端子が接続されている。ｐチャンネルＭＯＳトランジス
タ３１は接地電位信号で駆動されて抵抗２２とスイッチ
用トランジスタ５を介してコンデンサ２１を充電して昇
圧させ、ｎチャンネルＭＯＳトランジスタ３２は電源電
圧Ｖddで駆動されてコンデンサ２１の電荷を接地線に放
電して降圧する。コンデンサ２１の電位によりトランジ
スタセット１の実効的β値が変化して、シナプス素子と
しての重みが変化する。なお、コンデンサ２１の役割は
第１ｎチャンネルＭＯＳトランジスタ１１のゲート電圧
をソース電圧に対して所定の値に保持することであるか
ら、コンデンサ２１の他端は接地電位に限らずソース電
圧に対して相対的に変化しない電位を有する部位に接続
してあればよい。
【００４１】第２ｎチャンネルＭＯＳトランジスタ１３
とスイッチ用ＭＯＳトランジスタ５のゲートには入力信
号を供給する導線６が接続されていて、入力信号がある
ときには電源電圧Ｖddが印加されて導通し、入力信号が
ないときは電流を遮断するようになっている。重み係数
を妥当な値に調整して学習するときに、コンデンサ２１
の電位を変化させる必要があるのは入力信号を受けて出
力信号に関与しているシナプス素子だけであるからであ
る。また電圧保持素子としてＭＯＳダイオード、ＭＯＳ
コンデンサ、フローティングゲートを持ったＭＯＳトラ
ンジスタなどを用いることができる。ＭＯＳ素子を使用
する場合はシナプス素子と同じ基板上に通常の半導体製
造工程の中で容易に電圧保持素子を形成することができ
るという利点がある。
とスイッチ用ＭＯＳトランジスタ５のゲートには入力信
号を供給する導線６が接続されていて、入力信号がある
ときには電源電圧Ｖddが印加されて導通し、入力信号が
ないときは電流を遮断するようになっている。重み係数
を妥当な値に調整して学習するときに、コンデンサ２１
の電位を変化させる必要があるのは入力信号を受けて出
力信号に関与しているシナプス素子だけであるからであ
る。また電圧保持素子としてＭＯＳダイオード、ＭＯＳ
コンデンサ、フローティングゲートを持ったＭＯＳトラ
ンジスタなどを用いることができる。ＭＯＳ素子を使用
する場合はシナプス素子と同じ基板上に通常の半導体製
造工程の中で容易に電圧保持素子を形成することができ
るという利点がある。
【００４２】図７は上記の学習可能なシナプス素子をｎ
個組み込んだしきい値回路すなわちニューロン回路を示
す回路図である。２個のｎチャンネルＭＯＳトランジス
タを直列接続したシナプス素子１０が入力と同じ数ｎ個
だけ並列接続されていて、そのドレーン側の端子接続線
２０がｐチャンネルＭＯＳトランジスタ４０のドレーン
と比較インバータ５０の入力端子に接続されている。ま
たソース側の端子接続線３０は接地線３に接続されてい
る。
個組み込んだしきい値回路すなわちニューロン回路を示
す回路図である。２個のｎチャンネルＭＯＳトランジス
タを直列接続したシナプス素子１０が入力と同じ数ｎ個
だけ並列接続されていて、そのドレーン側の端子接続線
２０がｐチャンネルＭＯＳトランジスタ４０のドレーン
と比較インバータ５０の入力端子に接続されている。ま
たソース側の端子接続線３０は接地線３に接続されてい
る。
【００４３】ｐチャンネルＭＯＳトランジスタ４０のソ
ース電極は電源線４に接続され、ゲートが接地線３に接
続されている。したがってｐチャンネルＭＯＳトランジ
スタ４０は常時はオン状態になっている。さらに比較イ
ンバータ５０の出力信号は出力インバータ５２で反転し
て判定結果として出力するように構成されている。
ース電極は電源線４に接続され、ゲートが接地線３に接
続されている。したがってｐチャンネルＭＯＳトランジ
スタ４０は常時はオン状態になっている。さらに比較イ
ンバータ５０の出力信号は出力インバータ５２で反転し
て判定結果として出力するように構成されている。
【００４４】各シナプス素子１０は、第１ｎチャンネル
ＭＯＳトランジスタ１１のコンデンサ２１に保持された
電荷により決められるゲート電圧に基づいて、シナプス
の入力Ｘiに対する重みωiに対応するβ値βiを持つよ
うに調整されている。ニューロン回路として論理演算を
実行する間は、調整用トランジスタセット７のゲートに
調整用の駆動信号が供給されないので両トランジスタは
不導通となり、抵抗器２２の端子はフローティング状態
になっていてコンデンサ２１の電位は変化しない。
ＭＯＳトランジスタ１１のコンデンサ２１に保持された
電荷により決められるゲート電圧に基づいて、シナプス
の入力Ｘiに対する重みωiに対応するβ値βiを持つよ
うに調整されている。ニューロン回路として論理演算を
実行する間は、調整用トランジスタセット７のゲートに
調整用の駆動信号が供給されないので両トランジスタは
不導通となり、抵抗器２２の端子はフローティング状態
になっていてコンデンサ２１の電位は変化しない。
【００４５】ｉ番目のシナプス素子への入力Ｘiがオン
状態になると、第２ｎチャンネルＭＯＳトランジスタ１
２のゲートに電源電圧Ｖddが供給されて通電し、第１ｎ
チャンネルＭＯＳトランジスタ１１のゲート電圧Ｖcont
rで決まる実効的β値に基づいてシナプス素子の出力電
流がωiＸiと対応する値となる。並列接続されているシ
ナプス素子のうち入力信号があるもの全ての出力電流が
加算されてｐチャンネルＭＯＳトランジスタを流れよう
とするため、接続端子における出力電圧ＶoutはΣωiＸ
iに対応する値になる。そこで、比較インバータに予め
決めた閾値αを設定しておいて出力電圧Ｖoutと比較
し、しきい値回路に設定した論理式に対する真偽を判定
することができる。なお、出力インバータ５２は比較イ
ンバータ５０の電気的な出力信号と論理出力の整合を取
る都合により設置されたものである。
状態になると、第２ｎチャンネルＭＯＳトランジスタ１
２のゲートに電源電圧Ｖddが供給されて通電し、第１ｎ
チャンネルＭＯＳトランジスタ１１のゲート電圧Ｖcont
rで決まる実効的β値に基づいてシナプス素子の出力電
流がωiＸiと対応する値となる。並列接続されているシ
ナプス素子のうち入力信号があるもの全ての出力電流が
加算されてｐチャンネルＭＯＳトランジスタを流れよう
とするため、接続端子における出力電圧ＶoutはΣωiＸ
iに対応する値になる。そこで、比較インバータに予め
決めた閾値αを設定しておいて出力電圧Ｖoutと比較
し、しきい値回路に設定した論理式に対する真偽を判定
することができる。なお、出力インバータ５２は比較イ
ンバータ５０の電気的な出力信号と論理出力の整合を取
る都合により設置されたものである。
【００４６】このように構成したニューロン回路におい
て、演算しようとする論理式に従って適切に各シナプス
素子１０の重みを設定し、比較インバータ５０のしきい
値αとｐチャンネルＭＯＳトランジスタ４０のβp値を
設定することにより、論理式の真偽をリアルタイムで直
接出力インバータ５２の出力として得ることができるよ
うになる。ある入力信号セットの時に論理式が真であれ
ば出力信号ｙは１になり偽であるときは０となる。
て、演算しようとする論理式に従って適切に各シナプス
素子１０の重みを設定し、比較インバータ５０のしきい
値αとｐチャンネルＭＯＳトランジスタ４０のβp値を
設定することにより、論理式の真偽をリアルタイムで直
接出力インバータ５２の出力として得ることができるよ
うになる。ある入力信号セットの時に論理式が真であれ
ば出力信号ｙは１になり偽であるときは０となる。
【００４７】たとえば、論理式 Ｙ＝Ｘ1（Ｘ2＋Ｘ3（Ｘ4＋Ｘ5（Ｘ6＋Ｘ7））） （６） を解くための回路について考える。まず、上記の論理式
をＹ＝Sign（ΣΩiＸi−Ｔ）の形に変形する。式中の各
変数Ｘiの係数Ωiは、基本的には、論理式Ｙがｎ個の入
力Ｘiの論理和のときにＹ＝Sign（ΣＸi−１）と変形で
き、ｎ個の入力Ｘiの論理積のときにＹ＝Sign（ΣＸi−
ｎ）と変形できることから求められる。
をＹ＝Sign（ΣΩiＸi−Ｔ）の形に変形する。式中の各
変数Ｘiの係数Ωiは、基本的には、論理式Ｙがｎ個の入
力Ｘiの論理和のときにＹ＝Sign（ΣＸi−１）と変形で
き、ｎ個の入力Ｘiの論理積のときにＹ＝Sign（ΣＸi−
ｎ）と変形できることから求められる。
【００４８】論理式が複雑なときは下の論理に基づいて
内側の括弧内から順に係数を決定することができる。 １．新たな変数Ｘjがそれまでの式に対して論理和演算
される場合は、その係数Ωjはそれまでのしきい値Ｔj-1
と同じ値になり、その時のしきい値Ｔjはそれまでの値
Ｔj-1と変わらない。 ２．新たな変数Ｘjがそれまでの式に対して論理積演算
される場合は、その係数Ωjはそれまでの変数の係数の
和ΣΩiからそれまでのしきい値Ｔj-1を引いた値に１を
加えた値（ΣΩi−Ｔj-1＋１）になり、その時のしきい
値Ｔj-1はΣΩi＋１になる。
内側の括弧内から順に係数を決定することができる。 １．新たな変数Ｘjがそれまでの式に対して論理和演算
される場合は、その係数Ωjはそれまでのしきい値Ｔj-1
と同じ値になり、その時のしきい値Ｔjはそれまでの値
Ｔj-1と変わらない。 ２．新たな変数Ｘjがそれまでの式に対して論理積演算
される場合は、その係数Ωjはそれまでの変数の係数の
和ΣΩiからそれまでのしきい値Ｔj-1を引いた値に１を
加えた値（ΣΩi−Ｔj-1＋１）になり、その時のしきい
値Ｔj-1はΣΩi＋１になる。
【００４９】この手順に従って、上記の論理式をＹ＝Si
gn（ΣΩiＸi−Ｔ）の形に変形すると Ｙ＝Sign（１３Ｘ1＋８Ｘ2＋５Ｘ3＋３Ｘ4＋２Ｘ5＋Ｘ6＋Ｘ7−２１） （７） となる。こうして求められた式をさらに規格化してＹ＝
Sign（ΣωiＸi−１）の形にすると Ｙ＝Sign（０．６５Ｘ1＋０．３４４Ｘ2＋０．２１５Ｘ3＋０．１２９Ｘ4 ＋０．０８６Ｘ5＋０．０４３Ｘ6＋０．０４３Ｘ7−１） （８） となる。
gn（ΣΩiＸi−Ｔ）の形に変形すると Ｙ＝Sign（１３Ｘ1＋８Ｘ2＋５Ｘ3＋３Ｘ4＋２Ｘ5＋Ｘ6＋Ｘ7−２１） （７） となる。こうして求められた式をさらに規格化してＹ＝
Sign（ΣωiＸi−１）の形にすると Ｙ＝Sign（０．６５Ｘ1＋０．３４４Ｘ2＋０．２１５Ｘ3＋０．１２９Ｘ4 ＋０．０８６Ｘ5＋０．０４３Ｘ6＋０．０４３Ｘ7−１） （８） となる。
【００５０】この式を表すニューロン回路は、７個のシ
ナプス素子１０を並列接続したものをｐチャンネルＭＯ
Ｓトランジスタ４０に直列接続して形成する。各シナプ
ス素子の実効的β値βjをそれぞれの係数ωjに対応する
ように設定し、ｐチャンネルＭＯＳトランジスタ４０の
実効的β値を１−δにする。δは論理式中の最も小さい
刻み以下の適当な値とする。このような回路を用いる
と、論理式Ｙが真の時には出力信号電圧Ｖoutが電源電
圧Ｖddに対して０．５を超え、偽の時には０．５Ｖddに
達しないので、比較インバータ５０のしきい値を０．５
Ｖddに設定しておけば、出力インバータ５２の出力が論
理式Ｙの真偽を表すものになる。なお、ｐチャンネルＭ
ＯＳトランジスタ４０の実効的β値を１−δにするの
は、判定上の不安定を避けるためである。この代わりに
比較インバータ５０のしきい値を調整しても同じ効果が
得られる。
ナプス素子１０を並列接続したものをｐチャンネルＭＯ
Ｓトランジスタ４０に直列接続して形成する。各シナプ
ス素子の実効的β値βjをそれぞれの係数ωjに対応する
ように設定し、ｐチャンネルＭＯＳトランジスタ４０の
実効的β値を１−δにする。δは論理式中の最も小さい
刻み以下の適当な値とする。このような回路を用いる
と、論理式Ｙが真の時には出力信号電圧Ｖoutが電源電
圧Ｖddに対して０．５を超え、偽の時には０．５Ｖddに
達しないので、比較インバータ５０のしきい値を０．５
Ｖddに設定しておけば、出力インバータ５２の出力が論
理式Ｙの真偽を表すものになる。なお、ｐチャンネルＭ
ＯＳトランジスタ４０の実効的β値を１−δにするの
は、判定上の不安定を避けるためである。この代わりに
比較インバータ５０のしきい値を調整しても同じ効果が
得られる。
【００５１】ただし、各入力に対する係数は一義的に決
まるものではなく柔軟性があり、この手順は例示に過ぎ
ないことに注意する必要がある。同じ結果を有するブー
ル代数しきい値関数は、異なる超平面の束にそれぞれ対
応して存在するからである。たとえば、式（６）の論理
式を変換した式（７）において、Ｘ6とＸ7の係数Ω 6と
Ω7を等しくする代わりに、Ω6＝２Ω7となるように選
びそれに適合した各変数の係数Ωiとしきい値Ｔを選ん
でも等価になる。Ω6＝２Ω7になるように選ぶときは、
式（８）は Ｙ＝Sign（０．６１Ｘ1＋０．３９Ｘ2＋０．２４Ｘ3＋０．１５Ｘ4 ＋０．１２Ｘ5＋０．０６Ｘ6＋０．０３Ｘ7−１） （９） と書き換えられる。
まるものではなく柔軟性があり、この手順は例示に過ぎ
ないことに注意する必要がある。同じ結果を有するブー
ル代数しきい値関数は、異なる超平面の束にそれぞれ対
応して存在するからである。たとえば、式（６）の論理
式を変換した式（７）において、Ｘ6とＸ7の係数Ω 6と
Ω7を等しくする代わりに、Ω6＝２Ω7となるように選
びそれに適合した各変数の係数Ωiとしきい値Ｔを選ん
でも等価になる。Ω6＝２Ω7になるように選ぶときは、
式（８）は Ｙ＝Sign（０．６１Ｘ1＋０．３９Ｘ2＋０．２４Ｘ3＋０．１５Ｘ4 ＋０．１２Ｘ5＋０．０６Ｘ6＋０．０３Ｘ7−１） （９） と書き換えられる。
【００５２】図８は、図５に示したようなｐチャンネル
ＭＯＳトランジスタから成るシナプス素子を用いて構成
したニューロン回路を表す回路図である。並列接続され
たシナプス素子は電源線４と中間的電位線２の間に配置
され、これと相補的にｎチャンネルＭＯＳトランジスタ
が中間的電位線２と接地線３の間に配置される。各シナ
プス素子の実効的電流増幅率βｐは入力信号の重み係数
に対応するように制御電圧Ｖcontrにより調整されてい
る。相補的なｎチャンネルＭＯＳトランジスタの電流増
幅率βｎは１−δになるように調整されている。シナプ
ス素子とｎチャンネルＭＯＳトランジスタの接続端子は
比較インバータの入力端子に接続され、比較インバータ
の出力信号は出力インバータで反転して論理回路の出力
信号として出力される。このように構成されたニューロ
ン回路は、図７に示したニューロン回路と全く同じ機能
を有する。
ＭＯＳトランジスタから成るシナプス素子を用いて構成
したニューロン回路を表す回路図である。並列接続され
たシナプス素子は電源線４と中間的電位線２の間に配置
され、これと相補的にｎチャンネルＭＯＳトランジスタ
が中間的電位線２と接地線３の間に配置される。各シナ
プス素子の実効的電流増幅率βｐは入力信号の重み係数
に対応するように制御電圧Ｖcontrにより調整されてい
る。相補的なｎチャンネルＭＯＳトランジスタの電流増
幅率βｎは１−δになるように調整されている。シナプ
ス素子とｎチャンネルＭＯＳトランジスタの接続端子は
比較インバータの入力端子に接続され、比較インバータ
の出力信号は出力インバータで反転して論理回路の出力
信号として出力される。このように構成されたニューロ
ン回路は、図７に示したニューロン回路と全く同じ機能
を有する。
【００５３】なお、上記シナプス素子には、コンデンサ
２１の電荷を充放電するための調整用トランジスタセッ
ト７が１セットずつ配備されていて、ｐチャンネルＭＯ
Ｓトランジスタ３１とｎチャンネルＭＯＳトランジスタ
３２の駆動信号を外部からそれぞれ供給する配線が設け
られている。しかし、調整用トランジスタセット７は後
に説明するように学習中に重みを調整する為に用いられ
るもので、重みの変更が必要なときには接続されている
シナプス素子は全て同じ方向に変更することになるの
で、適当な数のシナプス素子毎に１個の調整用トランジ
スタセットを備えて、その出力線を各シナプス素子に接
続するようにしてもよい。図９は、このようにβ値調整
用トランジスタセットを共有化したニューロン回路の例
を示す回路図である。この構成によれば、半導体素子の
数が少なくなるためさらに効率的な回路が得られる。
２１の電荷を充放電するための調整用トランジスタセッ
ト７が１セットずつ配備されていて、ｐチャンネルＭＯ
Ｓトランジスタ３１とｎチャンネルＭＯＳトランジスタ
３２の駆動信号を外部からそれぞれ供給する配線が設け
られている。しかし、調整用トランジスタセット７は後
に説明するように学習中に重みを調整する為に用いられ
るもので、重みの変更が必要なときには接続されている
シナプス素子は全て同じ方向に変更することになるの
で、適当な数のシナプス素子毎に１個の調整用トランジ
スタセットを備えて、その出力線を各シナプス素子に接
続するようにしてもよい。図９は、このようにβ値調整
用トランジスタセットを共有化したニューロン回路の例
を示す回路図である。この構成によれば、半導体素子の
数が少なくなるためさらに効率的な回路が得られる。
【００５４】図１０は上記ニューロン回路を用いた学習
機能付きニューロン装置を示す回路図である。図に表し
たように本発明のニューロン装置は、上記ニューロン回
路１００と入力信号発生器１２０と期待値表回路１３０
と比較器１４０とからなる。ニューロン回路１００は必
要な数のシナプス素子１０を備えており、シナプス素子
には入力信号発生器１１０からそれぞれ対応する出力信
号Ｘ1、Ｘ2、・・・、Ｘｎが供給されている。ニューロ
ン回路１００は各シナプス素子１０が演算して入力した
総合結果に基づいて発生する出力電圧Ｖoutを比較イン
バータの閾値αと比較してその結果ｙを出力する。
機能付きニューロン装置を示す回路図である。図に表し
たように本発明のニューロン装置は、上記ニューロン回
路１００と入力信号発生器１２０と期待値表回路１３０
と比較器１４０とからなる。ニューロン回路１００は必
要な数のシナプス素子１０を備えており、シナプス素子
には入力信号発生器１１０からそれぞれ対応する出力信
号Ｘ1、Ｘ2、・・・、Ｘｎが供給されている。ニューロ
ン回路１００は各シナプス素子１０が演算して入力した
総合結果に基づいて発生する出力電圧Ｖoutを比較イン
バータの閾値αと比較してその結果ｙを出力する。
【００５５】入力信号発生器１２０はシナプスへの入力
信号の可能な組み合わせ全てを適当な順に繰り返し出力
する。たとえば、各変数に２進数の桁を割り当てて、全
部の変数に信号がない０から全部が入力信号を持った最
大値まで順次歩進させて走査するようにしてもよい。入
力信号発生器１１０からの出力信号は同時に期待値表回
路１２０に供給される。期待値表回路１２０は論理式の
期待値表を記憶している。期待値表はニューロン回路が
演算すべき論理式について、入力信号の組み合わせに対
応する真偽を予め算定しておいたものである。期待値表
回路１２０は、入力信号発生器１１０から入力された信
号Ｘ1、Ｘ2、・・・、Ｘｎのセットに対して論理式の真
偽Ｙを出力する。
信号の可能な組み合わせ全てを適当な順に繰り返し出力
する。たとえば、各変数に２進数の桁を割り当てて、全
部の変数に信号がない０から全部が入力信号を持った最
大値まで順次歩進させて走査するようにしてもよい。入
力信号発生器１１０からの出力信号は同時に期待値表回
路１２０に供給される。期待値表回路１２０は論理式の
期待値表を記憶している。期待値表はニューロン回路が
演算すべき論理式について、入力信号の組み合わせに対
応する真偽を予め算定しておいたものである。期待値表
回路１２０は、入力信号発生器１１０から入力された信
号Ｘ1、Ｘ2、・・・、Ｘｎのセットに対して論理式の真
偽Ｙを出力する。
【００５６】比較器１４０はニューロン回路１００の出
力ｙと期待値表回路１３０の出力Ｙを比較してニューロ
ン回路１００の性能を判定する。両者の結果が同じ場合
は何の出力も出さないが、両者に差がある場合はその正
負に従い制御線を介してβ値増加信号またはβ値減少信
号をニューロン回路１００のシナプス素子１０に送る。
すなわち、期待値表回路１３０の出力Ｙが０であるとき
ニューロン回路１００からの出力ｙが１であれば変数の
重みが過重であるので、重みを減少させるための減少信
号を発生し、コンデンサの電荷を接地線に流してゲート
電極に印加されている電圧を降下させる。また期待値表
回路１３０の出力Ｙが１であるときニューロン回路１０
０からの出力ｙが０であれば変数の重みが過小であるの
で、重みを増加させるための増加信号を発生し、コンデ
ンサの電荷を電源線から供給してゲート電圧を上昇させ
る。なお、２本の制御線には同時に信号が供給されるこ
とはない。
力ｙと期待値表回路１３０の出力Ｙを比較してニューロ
ン回路１００の性能を判定する。両者の結果が同じ場合
は何の出力も出さないが、両者に差がある場合はその正
負に従い制御線を介してβ値増加信号またはβ値減少信
号をニューロン回路１００のシナプス素子１０に送る。
すなわち、期待値表回路１３０の出力Ｙが０であるとき
ニューロン回路１００からの出力ｙが１であれば変数の
重みが過重であるので、重みを減少させるための減少信
号を発生し、コンデンサの電荷を接地線に流してゲート
電極に印加されている電圧を降下させる。また期待値表
回路１３０の出力Ｙが１であるときニューロン回路１０
０からの出力ｙが０であれば変数の重みが過小であるの
で、重みを増加させるための増加信号を発生し、コンデ
ンサの電荷を電源線から供給してゲート電圧を上昇させ
る。なお、２本の制御線には同時に信号が供給されるこ
とはない。
【００５７】比較器１４０からのβ値変更信号は全ての
シナプス素子１０が一律に受け取るが、実際にβ値を変
更するのは入力信号Ｘiがアクティブであってスイッチ
用トランジスタが導通しているシナプス素子だけ、論理
式に関与しないシナプス素子ではスイッチ用トランジス
タが電流を遮断しているので、コンデンサの電荷は移動
せずゲート電位を保持する。重み係数を調整しなければ
ならないシナプスはこの時の論理演算に関与しているア
クティブなものだけであるので、本発明におけるこのよ
うな簡単な仕組みは合理的で必要な学習回数を低減する
上に大いに役立っている。
シナプス素子１０が一律に受け取るが、実際にβ値を変
更するのは入力信号Ｘiがアクティブであってスイッチ
用トランジスタが導通しているシナプス素子だけ、論理
式に関与しないシナプス素子ではスイッチ用トランジス
タが電流を遮断しているので、コンデンサの電荷は移動
せずゲート電位を保持する。重み係数を調整しなければ
ならないシナプスはこの時の論理演算に関与しているア
クティブなものだけであるので、本発明におけるこのよ
うな簡単な仕組みは合理的で必要な学習回数を低減する
上に大いに役立っている。
【００５８】なお、学習方法にはコンデンサを放充電す
る時定数τに依存する２種の態様がある。ひとつは、
「強制モード」で、時定数τが学習用入力状態の持続時
間ｔより短い場合である。強制モードでは、学習サイク
ル毎にニューロン回路の出力が正しく切り替わり、増加
信号あるいは減少信号を切り替える。この学習方法で
は、例えばニューロン回路の出力信号や入力信号発生器
の出力信号のエッジに不整形があるときに生ずるような
ノイズに影響を受けやすい。しかし、このノイズは別の
が息吹くロックを用いることにより除去することができ
る。他のひとつは、「緩和モード」で、時定数τが学習
用入力状態の持続時間ｔよりかなり長い場合である。緩
和モードでは、増加減少信号に生じるショートハザード
と呼ばれるノイズには影響を受けないが、学習を終える
までに試験入力信号列をかなりの回数繰り返さなければ
ならない。
る時定数τに依存する２種の態様がある。ひとつは、
「強制モード」で、時定数τが学習用入力状態の持続時
間ｔより短い場合である。強制モードでは、学習サイク
ル毎にニューロン回路の出力が正しく切り替わり、増加
信号あるいは減少信号を切り替える。この学習方法で
は、例えばニューロン回路の出力信号や入力信号発生器
の出力信号のエッジに不整形があるときに生ずるような
ノイズに影響を受けやすい。しかし、このノイズは別の
が息吹くロックを用いることにより除去することができ
る。他のひとつは、「緩和モード」で、時定数τが学習
用入力状態の持続時間ｔよりかなり長い場合である。緩
和モードでは、増加減少信号に生じるショートハザード
と呼ばれるノイズには影響を受けないが、学習を終える
までに試験入力信号列をかなりの回数繰り返さなければ
ならない。
【００５９】図１１と図１２は、図１０のように構成さ
れた学習機能付きニューロン装置の信頼性と学習可能性
を検証した結果を表したグラフである。なお、クロック
信号周期を４ｎsec、すなわち周波数１２５ＭＨｚと
し、充放電時間τは上記強制モードと緩和モードの中間
的な値を選んでいる。図１０のニューロン装置におい
て、ニューロン回路１１０の７個のシナプス素子１０に
入力信号発生器１２０からの出力信号をそれぞれ繋ぐ。
入力信号発生器１２０は各シナプス素子への出力信号の
全組み合わせを繰り返し発生する。ニューロン回路１１
０は、全シナプス素子１０の合算出力値Ｖoutを比較イ
ンバータで閾値αと比較した結果を出力する。期待値表
回路１３０には論理式（６）の期待値表が予め記憶され
ていて、入力信号発生器１２０からの出力信号のセット
に対して論理式の真偽を判定し結果を出力する。比較器
１４０は、ニューロン回路１１０の出力と期待値表回路
１３０の出力を対比して、両者の間に差異があるときに
シナプス素子１０のβ値を補正する信号を発生する。
れた学習機能付きニューロン装置の信頼性と学習可能性
を検証した結果を表したグラフである。なお、クロック
信号周期を４ｎsec、すなわち周波数１２５ＭＨｚと
し、充放電時間τは上記強制モードと緩和モードの中間
的な値を選んでいる。図１０のニューロン装置におい
て、ニューロン回路１１０の７個のシナプス素子１０に
入力信号発生器１２０からの出力信号をそれぞれ繋ぐ。
入力信号発生器１２０は各シナプス素子への出力信号の
全組み合わせを繰り返し発生する。ニューロン回路１１
０は、全シナプス素子１０の合算出力値Ｖoutを比較イ
ンバータで閾値αと比較した結果を出力する。期待値表
回路１３０には論理式（６）の期待値表が予め記憶され
ていて、入力信号発生器１２０からの出力信号のセット
に対して論理式の真偽を判定し結果を出力する。比較器
１４０は、ニューロン回路１１０の出力と期待値表回路
１３０の出力を対比して、両者の間に差異があるときに
シナプス素子１０のβ値を補正する信号を発生する。
【００６０】このニューロン装置をＳＰＩＣＥでシミュ
レートして、その性能を検証した。シミュレーション
は、入力信号発生器１２０で発生する１組の入力信号の
継続時間ｔを１６ｎsecとし、全部で２7＝１２８通りあ
る組み合わせを全て出力する時間を２０４８ｎsecとし
て、繰り返し周期的に入力信号を供給しながら学習す
る。図１１（ａ）は学習を始めてから２５μsec程度経
過して学習がほぼ完了した頃の状態を横軸に時間をとっ
て示し、図１１（ｂ）は学習を始めて５μsec程度経過
した学習初期の状態を示す波形図である。下段に表した
図面は期待値表回路の出力Ｙの変化を示し、上段の図面
におけるオンオフ信号はニューロン回路の出力ｙ、細か
く多段に変化する信号はニューロン回路のシナプス素子
の出力を総合結果に当たる出力電圧Ｖoutを示してい
る。学習を始めて間がない状態を表す図１１（ｂ）を見
ると、ニューロン回路の出力ｙは期待値表回路の出力Ｙ
と時々食い違いを見せているが、しばらく学習した後の
図１１（ａ）に表れた部分では両者はよく一致してい
て、ニューロン回路は論理式（６）に基づく論理演算を
正確に実行していることが分かる。
レートして、その性能を検証した。シミュレーション
は、入力信号発生器１２０で発生する１組の入力信号の
継続時間ｔを１６ｎsecとし、全部で２7＝１２８通りあ
る組み合わせを全て出力する時間を２０４８ｎsecとし
て、繰り返し周期的に入力信号を供給しながら学習す
る。図１１（ａ）は学習を始めてから２５μsec程度経
過して学習がほぼ完了した頃の状態を横軸に時間をとっ
て示し、図１１（ｂ）は学習を始めて５μsec程度経過
した学習初期の状態を示す波形図である。下段に表した
図面は期待値表回路の出力Ｙの変化を示し、上段の図面
におけるオンオフ信号はニューロン回路の出力ｙ、細か
く多段に変化する信号はニューロン回路のシナプス素子
の出力を総合結果に当たる出力電圧Ｖoutを示してい
る。学習を始めて間がない状態を表す図１１（ｂ）を見
ると、ニューロン回路の出力ｙは期待値表回路の出力Ｙ
と時々食い違いを見せているが、しばらく学習した後の
図１１（ａ）に表れた部分では両者はよく一致してい
て、ニューロン回路は論理式（６）に基づく論理演算を
正確に実行していることが分かる。
【００６１】図１２はこのときの各シナプス素子におけ
るゲート電圧変化を観測した結果を表すタイムチャート
である。初めに適当な値にセットされたゲート電圧は学
習が進むにつれて迅速に適切な値に近付き、この例では
ほぼ２３μsec程度で正しい重みを持つようになって安
定していることが読みとれる。このように重み付けが定
まった後には、各シナプス素子の入力端子に実際の演算
対象からの入力信号を供給するように切り替えることに
より、人のニューロンと近似する高度な情報処理演算を
行わせることができる。なお、このようにして製造する
シナプス素子は極めて小型に形成でき、現状でも１μｍ
平方程度の面積に収まる。
るゲート電圧変化を観測した結果を表すタイムチャート
である。初めに適当な値にセットされたゲート電圧は学
習が進むにつれて迅速に適切な値に近付き、この例では
ほぼ２３μsec程度で正しい重みを持つようになって安
定していることが読みとれる。このように重み付けが定
まった後には、各シナプス素子の入力端子に実際の演算
対象からの入力信号を供給するように切り替えることに
より、人のニューロンと近似する高度な情報処理演算を
行わせることができる。なお、このようにして製造する
シナプス素子は極めて小型に形成でき、現状でも１μｍ
平方程度の面積に収まる。
【００６２】
【発明の効果】以上、本発明のシナプス素子は従来の半
導体製造技術を活用し極めて簡単な小型の回路で実現で
き、集積化するのが容易である。さらに容易に重み係数
の調整ができるばかりでなく、学習機能を付与すること
もできる。また、そのシナプス素子を用いて形成するニ
ューロン回路は、半導体集積回路基板中に集積すること
ができて、極めて多数の回路を一体に構成することがで
きるので、実用的なニューロン回路を得ることができ
る。さらに、学習機能を付与することにより、任意の論
理式に対応する論理演算回路を簡単に形成することがで
きる。
導体製造技術を活用し極めて簡単な小型の回路で実現で
き、集積化するのが容易である。さらに容易に重み係数
の調整ができるばかりでなく、学習機能を付与すること
もできる。また、そのシナプス素子を用いて形成するニ
ューロン回路は、半導体集積回路基板中に集積すること
ができて、極めて多数の回路を一体に構成することがで
きるので、実用的なニューロン回路を得ることができ
る。さらに、学習機能を付与することにより、任意の論
理式に対応する論理演算回路を簡単に形成することがで
きる。
【００６３】
【図１】本発明に用いる原理を説明するＣＭＯＳトラン
ジスタの回路図である。
ジスタの回路図である。
【図２】本発明のシナプス素子を実現するための回路図
である。
である。
【図３】本発明のシナプス素子における実効的β値の変
化を表すグラフである。
化を表すグラフである。
【図４】本発明のシナプス素子の別の態様を表す回路図
である。
である。
【図５】本発明のシナプス素子のさらに別の態様を表す
回路図である。
回路図である。
【図６】本発明のニューロン回路におけるシナプス素子
部分を表す回路図である。
部分を表す回路図である。
【図７】本発明のニューロン回路を表す回路図である。
【図８】本発明のニューロン回路の別の態様を表す回路
図である。
図である。
【図９】本発明のニューロン回路のさらに別の態様を表
す回路図である。
す回路図である。
【図１０】本発明の学習機能付きニューロン装置を表す
ブロック図である。
ブロック図である。
【図１１】本発明のニューロン装置の学習性能を検証し
た結果を表す信号波形図である。
た結果を表す信号波形図である。
【図１２】本発明のニューロン装置のパラメータが学習
により安定する状況を示すタイムチャートである。
により安定する状況を示すタイムチャートである。
【図１３】従来のニューロン素子を表す回路図である。
１ トランジスタセット ２ 中間的電位線 ３ 接地線 ４ 電源線 ５ スイッチ用ＭＯＳトランジスタ ６ 入力信号導線 ７ 調整用トランジスタセット １１ 第１トランジスタ １２ 第２トランジスタ １３ 実効β値制御用ゲート電極 １４ 入力用電極 ２１ コンデンサ ２２ 抵抗器 ３１ ｐチャンネルＭＯＳトランジスタ ３２ ｎチャンネルＭＯＳトランジスタ １０ シナプス素子 ２０ ドレーン側端子接続線 ３０ ソース側端子接続線 ４０ ｐチャンネルＭＯＳトランジスタ ５０ 比較インバータ ５２ 出力インバータ １１０ ニューロン回路 １２０ 入力信号発生器 １３０ 期待値表回路 １４０ 比較器１４０
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/60 G06F 15/18 G06N 3/063 H01L 21/8238 H01L 27/092
Claims (17)
- 【請求項１】 直列接続した２個のＭＩＳ（金属絶縁体
半導体構造）トランジスタからなり、第１のトランジス
タのゲート電極である第１ゲート電極に印加する電圧に
より該直列接続トランジスタの実効的なβ値を調整し、
第２のトランジスタのゲート電極である第２ゲート電極
に入力信号を印加してスイッチングすることを特徴とす
るシナプス素子。 - 【請求項２】 少なくとも２個のゲート電極を有するＭ
ＩＳトランジスタからなり、第１のゲート電極に印加す
る電圧により該トランジスタの実効的なβ値を調整し、
第２のゲート電極に入力信号を印加してスイッチングす
ることを特徴とするシナプス素子。 - 【請求項３】 前記第１のゲート電極に電圧保持素子を
接続し、さらに前記第１ゲート電極と昇圧電源および降
圧電源に接続される電源端子との間にスイッチ素子を介
装し、該スイッチ素子を前記入力信号に基づいて開閉す
ることを特徴とする請求項１または２記載のシナプス素
子。 - 【請求項４】 前記スイッチ素子がゲート電極に入力信
号を供給するようにしたＭＩＳトランジスタであり、前
記電圧保持素子が容量素子であることを特徴とする請求
項３記載のシナプス素子。 - 【請求項５】 それぞれ前記第２ゲート電極に入力端子
を備えた請求項１ないし４記載のシナプス素子が複数並
列に接続されていて、該並列接続されたシナプス素子の
第１の接続端子が共通電極線に接続され、第２の接続端
子が相補的なチャンネル形式を有する第３のＭＩＳトラ
ンジスタを介して電源電極線に接続されていると共に、
該第２接続端子が出力インバータの入力端子に接続され
ていることを特徴とするしきい値回路。 - 【請求項６】 前記シナプス素子のＭＩＳトランジスタ
がｎチャンネルのＭＯＳ（金属酸化物半導体構造）トラ
ンジスタであって、前記第３ＭＩＳトランジスタがｐチ
ャンネルのＭＯＳトランジスタであることを特徴とする
請求項５記載のしきい値回路。 - 【請求項７】 電源の正極に接続される正極電源線と負
極に接続される負極電源線と、直列接続した第１と第２
のｎチャンネルＭＩＳトランジスタからなる複数のｎチ
ャンネルトランジスタセットと、少なくとも１個のｐチ
ャンネルＭＩＳトランジスタと、出力インバータを備
え、前記第１ｎチャンネルＭＩＳトランジスタがゲート
電極に印加する電圧により前記ｎチャンネルトランジス
タセットの実効的なβ値を調整し、前記第２ｎチャンネ
ルＭＩＳトランジスタのゲート電極に入力信号を印加し
てスイッチングするように構成されるもので、前記ｐチ
ャンネルＭＩＳトランジスタのソース電極が前記正極電
源線に接続されゲート電極が前記負極電極線に接続さ
れ、前記複数のｎチャンネルトランジスタセットが並列
に接続されてそのソース電極端子が前記負極電極線に接
続されドレーン電極端子が前記ｐチャンネルＭＩＳトラ
ンジスタのドレーン電極に接続されていて、該ドレーン
電極端子が前記出力インバータの入力端子に接続されて
いることを特徴とするしきい値回路。 - 【請求項８】 論理式Ｙ＝Ｆ(Ｘi）をＹ＝Sign（Σωi
Ｘi−１）の形に変形して得られたωiに対応する実効的
β値にそれぞれ調整したシナプス素子を並列接続し、合
成された出力信号を比較素子でしきい値と比較した結果
を出力するように構成された請求項５から７のいずれか
に記載のしきい値回路。 - 【請求項９】 外部から実効的β値を調整することがで
き入力信号に基づいてβ値で規制される信号出力を発生
する複数のシナプス素子を並列接続して構成されるしき
い値回路と、該しきい値回路の各シナプス素子の入力端
子に入力信号を供給する入力信号発生器と、該入力信号
のセットが与えられたときに期待される出力信号期待値
を与える論理値表回路と、該出力信号期待値と前記しき
い値回路の出力信号を比較する比較器と、該比較器の出
力信号に基づいてβ値を昇降する信号を選択的に発生す
る調整装置とからなり、該調整装置と前記シナプス素子
のβ値調整端子が前記入力信号により賦活されている場
合に接続されるように構成した学習機能付きニューロン
装置。 - 【請求項１０】 前記しきい値素子が請求項５から８の
いずれかに記載のしきい値回路であることを特徴とする
請求項９記載の学習機能付きニューロン装置。 - 【請求項１１】 第１の電流制御素子と第２の電流制御
素子を第１電圧と第２電圧の間に直列に接続し、少なく
とも前記第２電流制御素子の特性を変化させる補助回路
を設け、少なくとも１個の前記第２電流制御素子に入力
信号が供給できるように構成され、さらに第１電流制御
素子と第２電流制御素子の接続部分に現れる中間電圧を
入力するしきい値判定回路を設け、前記補助回路の作用
により同じ入力信号セットに対し前記中間電圧が変化し
てしきい値判定結果を変更できるように構成したニュー
ロン装置。 - 【請求項１２】 前記第１電流制御素子が定常的に通電
されていて、前記第２電流制御素子に入力信号が印加さ
れて通電と遮断を制御するように構成されたことを特徴
とする請求項１１記載のニューロン装置。 - 【請求項１３】 前記第２電流制御素子が並列に接続さ
れて、複数の入力信号を扱うことができるように構成さ
れたことを特徴とする請求項１２記載のニューロン装
置。 - 【請求項１４】 前記第１電流制御素子と第２電流制御
素子が互いに相補的な電界効果型トランジスタであるこ
とを特徴とする請求項１１から１３のいずれかに記載の
ニューロン装置。 - 【請求項１５】 前記電流制御素子の特性が電流増幅率
であることを特徴とする請求項１１から１４のいずれか
に記載のニューロン装置。 - 【請求項１６】 前記補助回路が電界効果型トランジス
タのゲート電極に接続された電圧保持素子と、該電圧保
持素子に充電もしくは放電する電流の断接をするスイッ
チ素子から成り、該スイッチ素子を前記入力信号に基づ
いて開閉することを特徴とする請求項１４または１５記
載のニューロン装置。 - 【請求項１７】 前記第２電流制御素子が並列に接続さ
れていて、しきい値判定結果と期待値を比較した結果に
基づいて前記補助回路を制御する調整回路をさらに備え
ることを特徴とする請求項１０から１６のいずれかに記
載のニューロン装置。
Priority Applications (3)
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|---|---|---|---|
| JP22499498A JP3305267B2 (ja) | 1998-08-07 | 1998-08-07 | シナプス素子、しきい値回路およびニューロン装置 |
| US09/370,939 US6452237B1 (en) | 1998-08-07 | 1999-08-09 | Artificial neuron on the base of β-driven threshold element |
| US09/480,327 US6470328B1 (en) | 1998-08-07 | 2000-01-10 | Artificial neuron on the base of B-driven threshold element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22499498A JP3305267B2 (ja) | 1998-08-07 | 1998-08-07 | シナプス素子、しきい値回路およびニューロン装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057244A JP2000057244A (ja) | 2000-02-25 |
| JP3305267B2 true JP3305267B2 (ja) | 2002-07-22 |
Family
ID=16822433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22499498A Expired - Fee Related JP3305267B2 (ja) | 1998-08-07 | 1998-08-07 | シナプス素子、しきい値回路およびニューロン装置 |
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|---|---|
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| JP (1) | JP3305267B2 (ja) |
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