JPH06266867A - シナプス回路およびそれを用いたニューロコンピュータ - Google Patents
シナプス回路およびそれを用いたニューロコンピュータInfo
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- JPH06266867A JPH06266867A JP5055325A JP5532593A JPH06266867A JP H06266867 A JPH06266867 A JP H06266867A JP 5055325 A JP5055325 A JP 5055325A JP 5532593 A JP5532593 A JP 5532593A JP H06266867 A JPH06266867 A JP H06266867A
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Abstract
(57)【要約】
【目的】 大規模ニューラルネットワークを構成する際
には、素子の微細化と低消費電力化が必要である。本発
明では、信号にパルス密度を用い、シナプス演算に微小
な基板電流を用いることにより消費電力の小さなシナプ
ス回路およびそれを用いたニューロコンピュータを実現
可能とする。 【構成】 チャージポンピング現象を利用し、２個のト
ランジスタでシナプス回路を構成することにより、大規
模ニューラルネットワークを実現する。すなわち、１つ
のシナプス回路を、（ａ）チャージポンピング現象を用
いた２重電極型（フローテイング型）ＭＯＳトランジス
タＭ１と、（ｂ）アナログ入力を制御するＭＯＳトラン
ジスタＭ２で構成する。シナプス演算の出力は微小な基
板電流であるため、複数のシナプス回路を接続しても、
低消費電力でネットワークを構成できる。
には、素子の微細化と低消費電力化が必要である。本発
明では、信号にパルス密度を用い、シナプス演算に微小
な基板電流を用いることにより消費電力の小さなシナプ
ス回路およびそれを用いたニューロコンピュータを実現
可能とする。 【構成】 チャージポンピング現象を利用し、２個のト
ランジスタでシナプス回路を構成することにより、大規
模ニューラルネットワークを実現する。すなわち、１つ
のシナプス回路を、（ａ）チャージポンピング現象を用
いた２重電極型（フローテイング型）ＭＯＳトランジス
タＭ１と、（ｂ）アナログ入力を制御するＭＯＳトラン
ジスタＭ２で構成する。シナプス演算の出力は微小な基
板電流であるため、複数のシナプス回路を接続しても、
低消費電力でネットワークを構成できる。
Description
【０００１】
【産業上の利用分野】本発明は、大規模ニューロコンピ
ュータの実現に適したシナプス回路に関する。
ュータの実現に適したシナプス回路に関する。
【０００２】
【従来の技術】ハードウエアを実現する方式としては、
従来、アナログ方式、デジタル方式、パルス密度方式が
知られている。アナログ方式は、小型、高速、並列、非
同期、に特徴があるが、ネットワークの拡張性に乏し
い。また、デジタル方式は、低速、大容量、並列、同
期、に特徴があるが、１プロセッサの占める面積が大き
く大規模化が難しく、また、プロセッサ間の通信も複雑
である。このため、両者の特徴を活かした、パルス密度
方式が、大規模ニューロコンピュータの実現に有望であ
る。このパルス密度を実現する方式としては、Ｍｕｒｒ
ａｙの方式、Ｍｏｏｎの方式、Ｈｏｌｌｅｒの方式、Ｓ
ｈｉｂａｔａの方式、Ｓａｇｅの方式、Ｆｕｊｉｔａの
方式、が知られている。Ｍｕｒｒａｙの方式(IEEE Tran
s.Neural Networks, vol.2, pp.193-205, Mar.1991)で
は、６個のトランジスタを用いてシナプス演算を実現し
ている。Ｍｏｏｎの方式(IEEE Trans. Neural Network
s, vol.3,No.3, pp.394-403, May 1992)では、１１個の
素子と電圧制御型抵抗を用いてシナプス演算を実現して
いる。また、Ｈｏｌｌｅｒの方式(Proc.Int.Joint Con
f.Neural Networks, IJCNN89, pp.191-196, June 1989)
では、ＥＥＰＲＯＭ（電気的に書き換え可能なプログラ
マブル読みだし専用メモリ）とギルバート型乗算器を用
いてシナプス演算を実現している。Ｓｈｉｂａｔａの方
式(IEDM TechnicalDigest, pp.919, December 1991)で
は、電圧加算方式を用いてシナプス演算を実現してい
る。Ｓａｇｅの方式(Proc.Int.Symp.Circuits Syst., p
p.1207-1209, May 1989)では、ＭＮＯＳ（Ｍｅｔａｌ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型素子を用いてシナプス演算を実現している。Ｆ
ｕｊｉｔａの方式(IEICE Technical Report, ICD 90-3
7, pp.39, May 1990)では、ＥＥＰＲＯＭと高抵抗素子
でシナプス回路を構成している。
従来、アナログ方式、デジタル方式、パルス密度方式が
知られている。アナログ方式は、小型、高速、並列、非
同期、に特徴があるが、ネットワークの拡張性に乏し
い。また、デジタル方式は、低速、大容量、並列、同
期、に特徴があるが、１プロセッサの占める面積が大き
く大規模化が難しく、また、プロセッサ間の通信も複雑
である。このため、両者の特徴を活かした、パルス密度
方式が、大規模ニューロコンピュータの実現に有望であ
る。このパルス密度を実現する方式としては、Ｍｕｒｒ
ａｙの方式、Ｍｏｏｎの方式、Ｈｏｌｌｅｒの方式、Ｓ
ｈｉｂａｔａの方式、Ｓａｇｅの方式、Ｆｕｊｉｔａの
方式、が知られている。Ｍｕｒｒａｙの方式(IEEE Tran
s.Neural Networks, vol.2, pp.193-205, Mar.1991)で
は、６個のトランジスタを用いてシナプス演算を実現し
ている。Ｍｏｏｎの方式(IEEE Trans. Neural Network
s, vol.3,No.3, pp.394-403, May 1992)では、１１個の
素子と電圧制御型抵抗を用いてシナプス演算を実現して
いる。また、Ｈｏｌｌｅｒの方式(Proc.Int.Joint Con
f.Neural Networks, IJCNN89, pp.191-196, June 1989)
では、ＥＥＰＲＯＭ（電気的に書き換え可能なプログラ
マブル読みだし専用メモリ）とギルバート型乗算器を用
いてシナプス演算を実現している。Ｓｈｉｂａｔａの方
式(IEDM TechnicalDigest, pp.919, December 1991)で
は、電圧加算方式を用いてシナプス演算を実現してい
る。Ｓａｇｅの方式(Proc.Int.Symp.Circuits Syst., p
p.1207-1209, May 1989)では、ＭＮＯＳ（Ｍｅｔａｌ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型素子を用いてシナプス演算を実現している。Ｆ
ｕｊｉｔａの方式(IEICE Technical Report, ICD 90-3
7, pp.39, May 1990)では、ＥＥＰＲＯＭと高抵抗素子
でシナプス回路を構成している。
【０００３】
【発明が解決しようとする課題】上記の実現方式の第１
の欠点は、１ニューロンの素子数が多いことである。第
２の欠点は、ＥＥＰＲＯＭを用いた場合、書き込み速度
が遅く、消費電力が大きい点である。また、ＥＥＰＲＯ
Ｍの製造プロセスは複雑であり、実用性に乏しい。ま
た、信頼性の問題もある。
の欠点は、１ニューロンの素子数が多いことである。第
２の欠点は、ＥＥＰＲＯＭを用いた場合、書き込み速度
が遅く、消費電力が大きい点である。また、ＥＥＰＲＯ
Ｍの製造プロセスは複雑であり、実用性に乏しい。ま
た、信頼性の問題もある。
【０００４】本発明は、上記従来技術の欠点をなくし、
大規模ニューラルネットワークの実現に適したシナプス
回路を提供することにある。
大規模ニューラルネットワークの実現に適したシナプス
回路を提供することにある。
【０００５】
【課題を解決するための手段】パルス密度で情報を表現
するためには、パルスの振幅、または、周波数をアナロ
グ入力（重み値）に応じて変調する必要がある。一方、
ＭＯＳトランジスタのチャージポンピング現象を用いる
と入力電圧に応じて出力電流を制御できる。従って、ア
ナログ入力用のトランジスタと、この電圧を保持する第
２の電極を持ったフローテイング型トランジスタを組み
合わせることにより、シナプス回路を実現できる。
するためには、パルスの振幅、または、周波数をアナロ
グ入力（重み値）に応じて変調する必要がある。一方、
ＭＯＳトランジスタのチャージポンピング現象を用いる
と入力電圧に応じて出力電流を制御できる。従って、ア
ナログ入力用のトランジスタと、この電圧を保持する第
２の電極を持ったフローテイング型トランジスタを組み
合わせることにより、シナプス回路を実現できる。
【０００６】すなわち、ＭＯＳトランジスタとは、ソー
ス、ドレイン、ゲート、基板から構成される４端子素子
であり、ゲート電極によりソース、ドレイン間の伝導度
を制御する。今、ソース、ドレインを接地した状態で、
ゲートに正負のパルスを印加すると、パルスの立上り、
立ち下がり時に、酸化膜に捕獲された電荷が放出されて
基板に電流が流れる。これが、チャージポンピングの原
理である。この基板電流をＩｂとすると、Ｉｂは次式で
表わされる。
ス、ドレイン、ゲート、基板から構成される４端子素子
であり、ゲート電極によりソース、ドレイン間の伝導度
を制御する。今、ソース、ドレインを接地した状態で、
ゲートに正負のパルスを印加すると、パルスの立上り、
立ち下がり時に、酸化膜に捕獲された電荷が放出されて
基板に電流が流れる。これが、チャージポンピングの原
理である。この基板電流をＩｂとすると、Ｉｂは次式で
表わされる。
【０００７】
【数１】 Ib = Ag f { -α C (Vg-Vt) + q Nst } …（数１） ここで、Ag はゲート面積、f はパルスの周波数、α は
定数、C はゲート容量、Vg はゲート電圧、Vt はしきい
値、q は単位電荷、Nst は界面準位密度である。この式
よりわかるように、基板電流は周波数と振幅に比例す
る。そこで、複数の素子を接続し、基板電流を共通化す
ることにより、電流加算が可能である。また、このチャ
ージポンピングに用いるＭＯＳトランジスタのゲート電
極を２層（フローテイングゲート型）とすることによ
り、アナログ入力値を保持できる。
定数、C はゲート容量、Vg はゲート電圧、Vt はしきい
値、q は単位電荷、Nst は界面準位密度である。この式
よりわかるように、基板電流は周波数と振幅に比例す
る。そこで、複数の素子を接続し、基板電流を共通化す
ることにより、電流加算が可能である。また、このチャ
ージポンピングに用いるＭＯＳトランジスタのゲート電
極を２層（フローテイングゲート型）とすることによ
り、アナログ入力値を保持できる。
【０００８】
【作用】チャージポンピング現象を用いることにより、
１つのトランジスタでパルス入力とアナログ入力（重み
値）の掛け算が実現できる。また、出力は電流であるた
め、複数の回路の出力を結合するだけでシナプス加算が
実現できる。
１つのトランジスタでパルス入力とアナログ入力（重み
値）の掛け算が実現できる。また、出力は電流であるた
め、複数の回路の出力を結合するだけでシナプス加算が
実現できる。
【０００９】
【実施例】以下に実施例を用いて、本発明の詳細を説明
する。
する。
【００１０】図１はシナプス回路であり、フローテイン
グ型トランジスタＭ１とＴＦＴ（薄膜トランジスタ）Ｍ
２から構成されている。積算動作は次のように行なう。
始めに、パルス入力とワード線を０Ｖにする。次に、
０．０から１．５Ｖの範囲でアナログ入力を印加する。
次にワード線に２．５Ｖ印加することにより、フローテ
イングゲート２にアナログ入力が印加される。そして、
ワード線を０．０Ｖにすることにより、重みがプログラ
ムされる。この状態でパルス入力をすると、アナログ入
力に応じて振幅変調され、その値に応じて基板に電流が
流れる。すなわち、アナログ入力により、基板電流を制
御できる。尚、図１では、フローテイング型トランジス
タＭ１とＴＦＴ（薄膜トランジスタ）Ｍ２を用いたが、
Ｍ１の替わりに通常型のトランジスタと１つのキャパシ
タ、また、Ｍ２の替わりに通常型のトランジスタを用い
ることもできる。
グ型トランジスタＭ１とＴＦＴ（薄膜トランジスタ）Ｍ
２から構成されている。積算動作は次のように行なう。
始めに、パルス入力とワード線を０Ｖにする。次に、
０．０から１．５Ｖの範囲でアナログ入力を印加する。
次にワード線に２．５Ｖ印加することにより、フローテ
イングゲート２にアナログ入力が印加される。そして、
ワード線を０．０Ｖにすることにより、重みがプログラ
ムされる。この状態でパルス入力をすると、アナログ入
力に応じて振幅変調され、その値に応じて基板に電流が
流れる。すなわち、アナログ入力により、基板電流を制
御できる。尚、図１では、フローテイング型トランジス
タＭ１とＴＦＴ（薄膜トランジスタ）Ｍ２を用いたが、
Ｍ１の替わりに通常型のトランジスタと１つのキャパシ
タ、また、Ｍ２の替わりに通常型のトランジスタを用い
ることもできる。
【００１１】図２にシナプス回路の電気特性を示す。ト
ランジスタ寸法は、ゲート長０．３５ミクロン、ゲート
幅１０ミクロンである。パルス入力の振幅は、１．０
Ｖ，１．５Ｖ，２．０Ｖ，２．５Ｖであり、また、周波
数は、１ＫＨｚ，１０ＫＨｚ，１００ＫＨｚ，１ＭＨ
ｚ，１０ＭＨｚである。先に示した式の通り、基板電流
はパルスの周波数、または、振幅に比例して、増加する
ことがわかる。また、基板電流は、例えば、振幅１．５
Ｖ，周波数１０ＭＨｚの場合、約１ｎＡと極微小電流で
あることがわかる。このため、図１の回路を複数個接続
しても全電流は小さく、低消費電力で回路動作する。
ランジスタ寸法は、ゲート長０．３５ミクロン、ゲート
幅１０ミクロンである。パルス入力の振幅は、１．０
Ｖ，１．５Ｖ，２．０Ｖ，２．５Ｖであり、また、周波
数は、１ＫＨｚ，１０ＫＨｚ，１００ＫＨｚ，１ＭＨ
ｚ，１０ＭＨｚである。先に示した式の通り、基板電流
はパルスの周波数、または、振幅に比例して、増加する
ことがわかる。また、基板電流は、例えば、振幅１．５
Ｖ，周波数１０ＭＨｚの場合、約１ｎＡと極微小電流で
あることがわかる。このため、図１の回路を複数個接続
しても全電流は小さく、低消費電力で回路動作する。
【００１２】図３に、図１のシナプス回路の構成例を示
す。本例ではＴＦＴを用いている。ＴＦＴのソースとド
レインは各々９と１１であり、チャネル部は１６、ゲー
ト構造はダブルゲート型で各々８と１０に対応する。Ｔ
ＦＴは、多結晶シリコンから構成されている。また、フ
ローテイング型トランジスタ（図１のＭ１に対応）のソ
ースとドレインは各々１５と１３に対応し、これらは、
シリコン基板１７内に形成されたウエル１４内に形成さ
れている。始めに、ソース部９にアナログ入力を印加
し、ワード線８と１０（ＴＦＴのゲートに対応）に電圧
を印加するとＡ１の矢印に沿って電流が流れ、フローテ
イングゲート１１にアナログ電圧が表われる。次に図４
に示すように、フローテイングゲート２５の上に第２の
ゲート電極１９を配置することにより、フローテイング
型トランジスタ（図１のＭ１に対応）が形成される。こ
のトランジスタのソース２７とドレイン２４は、電極２
０と２２を通して接地されている。このゲート１９に一
定の振幅と周波数を持ったパルス入力をＡ２の矢印の方
向に印加すると、フローテイング型トランジスタが動作
し、図４の矢印の向きに基板電流が流れる。この基板電
流は前述の通り、アナログ入力により制御可能である。
す。本例ではＴＦＴを用いている。ＴＦＴのソースとド
レインは各々９と１１であり、チャネル部は１６、ゲー
ト構造はダブルゲート型で各々８と１０に対応する。Ｔ
ＦＴは、多結晶シリコンから構成されている。また、フ
ローテイング型トランジスタ（図１のＭ１に対応）のソ
ースとドレインは各々１５と１３に対応し、これらは、
シリコン基板１７内に形成されたウエル１４内に形成さ
れている。始めに、ソース部９にアナログ入力を印加
し、ワード線８と１０（ＴＦＴのゲートに対応）に電圧
を印加するとＡ１の矢印に沿って電流が流れ、フローテ
イングゲート１１にアナログ電圧が表われる。次に図４
に示すように、フローテイングゲート２５の上に第２の
ゲート電極１９を配置することにより、フローテイング
型トランジスタ（図１のＭ１に対応）が形成される。こ
のトランジスタのソース２７とドレイン２４は、電極２
０と２２を通して接地されている。このゲート１９に一
定の振幅と周波数を持ったパルス入力をＡ２の矢印の方
向に印加すると、フローテイング型トランジスタが動作
し、図４の矢印の向きに基板電流が流れる。この基板電
流は前述の通り、アナログ入力により制御可能である。
【００１３】図５に、ネットワーク（ニューロコンピュ
ータ）の構成例を示す。斜線部２９が、図１のシナプス
回路に対応する。このシナプス回路２９は縦に複数個配
列され、その基板電流を共通化することにより、１つの
単位ユニットが構成される。また、シナプス回路２９を
縦横に配列し、アナログ入力３０，３１，３２とワード
線３３，３４，３５を選択することにより、所望のシナ
プス演算を実現できる。なお、各々の基板電流は非線形
変換を経たのち、ＶＣＯ（電圧制御型オシレータ）を通
してパルス波形に変換され、後段のシナプス回路へと伝
達される。
ータ）の構成例を示す。斜線部２９が、図１のシナプス
回路に対応する。このシナプス回路２９は縦に複数個配
列され、その基板電流を共通化することにより、１つの
単位ユニットが構成される。また、シナプス回路２９を
縦横に配列し、アナログ入力３０，３１，３２とワード
線３３，３４，３５を選択することにより、所望のシナ
プス演算を実現できる。なお、各々の基板電流は非線形
変換を経たのち、ＶＣＯ（電圧制御型オシレータ）を通
してパルス波形に変換され、後段のシナプス回路へと伝
達される。
【００１４】
【発明の効果】本発明を用いることにより、極めて低消
費電力で人工ニューラルネットワークを実現できる。こ
のため、シナプス数が１００万個以上の大規模ネットワ
ークが容易に実現可能である。また、１つのシナプス回
路はたった２個のトランジスタから構成されており、個
々のトランジスタ寸法は最小加工寸法（例えばゲート長
０．３５ミクロン）で設計できるので、上記の大規模ネ
ットワークをたった１つのニューロチップ（約１５ミリ
角）で実現できる。この結果、例えば、１平方センチ当
り約４００万個のシナプスを集積化でき、２５ＭＨｚで
動作させた場合、消費電力は２０Ｗであった。
費電力で人工ニューラルネットワークを実現できる。こ
のため、シナプス数が１００万個以上の大規模ネットワ
ークが容易に実現可能である。また、１つのシナプス回
路はたった２個のトランジスタから構成されており、個
々のトランジスタ寸法は最小加工寸法（例えばゲート長
０．３５ミクロン）で設計できるので、上記の大規模ネ
ットワークをたった１つのニューロチップ（約１５ミリ
角）で実現できる。この結果、例えば、１平方センチ当
り約４００万個のシナプスを集積化でき、２５ＭＨｚで
動作させた場合、消費電力は２０Ｗであった。
【図１】シナプス回路を示す。
【図２】シナプス回路の電気特性を示す。
【図３】シナプス回路の断面構造１を示す。
【図４】シナプス回路の断面構造２を示す。
【図５】ネットワークの構成図を示す。
１，６，１９…ゲート、２，１１，２５、…フローテイ
ングゲート、３，７，９，１５，２１，２７…ソース、
４，５，１３，２４…ドレイン、８，１０，１８，２
３，３３，３４，３５…ワード線、３０，３１，３２…
アナログ入力、１２，２０，２２…電極、１４，２６…
ウエル、１６…ＴＦＴ、１７，２８…シリコン基板、２
９…シナプス回路。
ングゲート、３，７，９，１５，２１，２７…ソース、
４，５，１３，２４…ドレイン、８，１０，１８，２
３，３３，３４，３５…ワード線、３０，３１，３２…
アナログ入力、１２，２０，２２…電極、１４，２６…
ウエル、１６…ＴＦＴ、１７，２８…シリコン基板、２
９…シナプス回路。
Claims (2)
- 【請求項１】パルス入力とアナログ重み値のシナプス乗
算を行なうシナプス回路において、上記シナプス回路
が、第１下層ゲート電極と第２上層ゲート電極から構成
される１個のフローテイングゲート型の第１のＭＯＳト
ランジスタと、１個の薄膜トランジスタ型または通常型
の第２のＭＯＳトランジスタから構成され、上記第２の
ＭＯＳトランジスタのソースまたはドレイン電極が、上
記フローテイングゲート型の第１のＭＯＳトランジスタ
の第１下層ゲート電極に接続され、上記シナプス演算の
結果を上記フローテイングゲート型の第１のＭＯＳトラ
ンジスタの基板電流として出力することを特徴とするシ
ナプス回路。 - 【請求項２】請求項１記載の上記シナプス回路を２次元
形状に複数個配列したことを特徴とするシナプス回路を
用いたニューロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055325A JPH06266867A (ja) | 1993-03-16 | 1993-03-16 | シナプス回路およびそれを用いたニューロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055325A JPH06266867A (ja) | 1993-03-16 | 1993-03-16 | シナプス回路およびそれを用いたニューロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266867A true JPH06266867A (ja) | 1994-09-22 |
Family
ID=12995396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5055325A Pending JPH06266867A (ja) | 1993-03-16 | 1993-03-16 | シナプス回路およびそれを用いたニューロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000057244A (ja) * | 1998-08-07 | 2000-02-25 | Monorisu:Kk | シナプス素子、しきい値回路およびニューロン装置 |
| US7548894B2 (en) | 2005-06-24 | 2009-06-16 | Elpida Memory, Inc. | Artificial neural network |
-
1993
- 1993-03-16 JP JP5055325A patent/JPH06266867A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000057244A (ja) * | 1998-08-07 | 2000-02-25 | Monorisu:Kk | シナプス素子、しきい値回路およびニューロン装置 |
| US7548894B2 (en) | 2005-06-24 | 2009-06-16 | Elpida Memory, Inc. | Artificial neural network |
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