JPH025608A

JPH025608A - 半導体集積回路化された増幅回路

Info

Publication number: JPH025608A
Application number: JP63156503A
Authority: JP
Inventors: Takeshi Asakawa; 毅浅川
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1990-01-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路（ＩＣ）化された増幅回路に関
し、特に、出力回路等の動作により、比較的大きな動作
電流が流れた場合に生じる電源電圧変動の悪影響を低減
することを目的として、正帰還をかける方式（以下、帰
還方式という）を採用した、ＭＯＳ　ＦＥＴを用いた増
幅回路（以下、アンプという）に関する。

〔従来の技術〕

ＩＣの微細化にともない、微小な信号を処理するアンプ
等のノイズマージンは減少しており、出力回路等の比較
的大きな出力電流により接地（あるいは電源）電位が変
動すると、最悪の場合、誤動作が生じる。このため、ア
ンプに正帰還をかけ、電源変動による悪影響を低減する
帰還方式のアンプが開発されている。

第４図は、帰還方式を用いた従来の回路の一例を示す回
路図である。

本従来例は１人力データＤＩＮを受け、外部負荷容量Ｃ
１を充、放電することにより出力信号Ｖａｕｖを送出す
るデータ出力回路５と、このデータ出力回路５の動作を
制御するためのデータ出力制御回路２０とで構成されて
いる。

データ出力回路５は、３段のＣＭＯＳインバータ１，２
．３とインバータ４とからなり、外部負荷容量ＣＩの一
端は集積回路外部の対容量節点ＣＧに接続されている。

このデータ出力回路５は、初段ＣＭＯＳインバータ１の
人力信号（後述するバッファ７の出力端の電位Ｙ＋　）
がローレベルのとき、ＰＭＯＳトランジスタＭ、がオン
して入力データＤＩＮをＣＭＯＳインバータ２に伝達し
、この入力データＤ＋ｓと同相の出力信号Ｖｏｕｖｈ（
ＣＭＯＳインバータ３から送出される。また、初段ＣＭ
ＯＳインバータ１の入力信号がハイレベルのときは、Ｐ
ＭＯＳトランジスタＭ、がオフして、人力データＤＩＮ
はカットされ、かわりにＮＭＯＳトランジスタＭ２がオ
ンしてインバータ４の出力がＣＭＯＳインバータ２の入
力端に＄！遠されて、出力データがラッチされる。

また、データ出力制御回路２０は、制御信号ＣＩＮを入
力とし、３段のＣＭＯＳインバータ９．１０゜１１から
なるアンプ６と、このアンプ６に正帰還をかけるために
設けられ、ＣＭＯＳインバータ２７とＮＭＯＳトランジ
スタ２８とからなる正帰還回路２６と、アンプ６とデー
タ出力回路５との間に設けられ、２段のＣＭＯＳインバ
ータ１２．１３からなるバッファ７とで構成されている
。制御信号ＣＩＮはＴＴＬ（）ランジスタ・トランジス
タ・ロジック）レベルの信号であり、アンプ６は制御信
号Ｃ＋ｓを増幅し、ＣＭＯＳレベルの信号に変換して出
力する。アンプ６の出力は正帰還回路２６を介して帰還
されるとともに、バッファ７に人力され、前述したよう
に、バッファ７の出力がデータ出力回路５の動作（デー
タの出力またはラッチ）を制御する。

それぞれの回路５．２０は、電源電圧Ｖｃｃとグランド
との間で動作するが、配線、ボンディングワイヤ、リー
ドピン等は抵抗成分とインダクタンス成分を有するため
、電源（Ｖ　ｃｃ）ラインには抵抗Ｒ１，インダクタン
スＬ、が介在しており、接地ラインには抵抗Ｒ２とイン
ダクタンスＬ２が介在している。

次に、第５図を用いて本従来例の回路動作について説明
する。

この場合、アンプ６の正帰還回路２６による帰還効果を
考慮しない場合のスレッショルド電圧ＶｓはＶ　ｃｃ／
　２とし、初期状急において、データ出力回路Ｓの出力
Ｖａｕｖはハイレベルにラッチされているものとしくす
なわち、外部容ＭＣＩは充電されているものとし）、ま
た、制御信号ＣＩＮはローレベル（Ｖｓ−Δ■８、Δｖ
１は所定の値に設定されている）であるものとする。ま
た、データ出力回路５が次に出力すべきデータ（すなわ
ち、次の入力データＤ＋Ｎ）はローレベルであるとする
。

この状態で、時刻【１において制御信号ＣＩＮがハイレ
ベルに立上る（以下、変化開始タイミングを基準として
説明する）と、時刻ｔ２においてアンプ６の出力端電位
ｘＩがローレベルへと変化する。

続いて、時刻【３において、バッファ７の出力端電位Ｙ
、がローレベルへと変化し、時刻ｔ４において正帰還回
路２６の出力端電位Ｚ３がローレベルとなって正帰還が
かかる。この正帰還の効果により、アンプ６のスレッシ
ョルド電圧ＶｓはΔＶ。

たけ低下し、アンプ６のハイレベル出力が強化され、ロ
ーレベルへ反転しにくくなる。続いて、データ出力回路
５において、ＰＭＯＳトランジスタＭ、がオンしてロー
レベルの入力データＤ＋ｓがＣＭＯＳインバータ２に伝
達され、時刻【５において、出力信号Ｖａｎτがローレ
ベルへと変化する。

これに伴い、外部負荷容量ＣＩに蓄積されていた電荷が
、ＣＭＯＳインバータ３のＮＭＯＳトランジスタＭ４を
介して接地ラインへと放電される。

このとき、接地ラインに寄生する抵抗Ｒ７，インダクタ
ンスＬ２に起因して接地レベルが瞬時的にΔＶｎだけ上
昇し、結果的にアンプ６のスレッショルド電圧ＶｓがΔ
Ｖｎ／２だけもちあがる。

しかし、あらかじめスレッショルド電圧Ｖｓは正帰還の
効果によりΔ■２だけ低下しているため、この瞬時的な
上昇は補償され、動作マージンが著しく減少したり、誤
動作したりすることがない。

次に、時刻し１０において、制御信号Ｃ＋ｓがローレベ
ルへと変化する。そして、時刻ｔ１２において、アンプ
６のスレッショルド電圧より低くなり、この結果、時刻
し、３にアンプ６の出力端の電位ｘ１がハイレベルへ変
化し、時刻ｔｔｎにおいて正帰還動作が終了し、時刻ｔ
’ｓにおいて、バッファ７の出力端の電位Ｙ、がハイレ
ベルへと変化してデータ出力回路５はデータラッチ状態
となる。

〔発明が解決しようとする課題〕

上述した従来の増幅回路は、第５図に示されるように、
正帰還動作は時刻Ｌ４から　Ｌ１４までの期間Ｔ１にお
いて行なわれるため、アンプ６の入力信号である制御信
号ＣＩＮがハイレベルからローレベルへと変化する際に
、本来なら時刻ｔｌｌにおいてアンプ６のスレッショル
ド電圧Ｖｓを横切るはずのものが、１寺刻ｔ１２まで遅
延され、データ出力回路５の制御タイミングが遅延する
という欠点がある。

〔５題を解決するための手段〕本発明の半導体集積回路化された増幅回路は、増幅回路
と、該増幅回路の信号伝達経路に入出力端が接続されて
正帰還ループを構成する正帰還回路と、該正帰遠回路の
動作を制御する正帰還制御回路とを有し、前記正帰還制御回路は、前記増幅回路の出力信号レベル
が変化した後の所定の期間のみワンショット信号を発生
し、該ワンショット信号の発生期間において正帰還回路
の正帰還動作が行なわれる。

（作用）例えば、外部負荷容量の放電が開始されて接地電位レベ
ルが変動し、ノイズが発生するときには、アンプには正
帰還がかかり、誤動作が防止され、一方、次の入力信号
変化タイミング前においてその正帰還動作は終了してい
るため、正帰還をかけたことによる出力信号の変化タイ
ミングの遅延は何ら生じない。

（実施例）次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の半導体集積回路化された増幅回路の一
実施例の回路図である。

本実施例は、第４図の従来例に、正帰還制御回路２９を
付加したものである。この正帰還制御回路２９は遅延回
路＋７．インバータ＋８．オア回路１９．正帰還ループ
にソース・ドレイン経路が介在するＰＭＯＳトランジス
タ１６とで構成されている。この正帰還制御回路２９は
、バッファ７の出力端の電位Ｙ１が変化した後、遅延回
路１７の遅延時間で決定される期間（第２図中Ｔ２で示
される）だけＰＭＯＳトランジスタｉ６をオンさせ正帰
還をかけるものである。

次に、本実施例の動作を第２図を用いて説明する。

本実施例の動作は、基本的には従来例とほぼ同様である
が、正帰還かかかる期間Ｔ２が第５図に示される期間Ｔ
、より短かくなっており、制御信号ＣＩＮがハイレベル
からローレベルへと変化する時刻【７より面の時刻ｔ６
において、正帰還動作が終了している点か異なっている
。

このような制御は次のように行なわれる。従来例と同様
に、時刻ｔ３において、バッファ７の出力端電位Ｙ、が
ローレベルへ変化すると、このタイミングで正帰還制御
回路２９を構成するオア回路１９の出力端の重位置□が
ローレベルとなり、これによりＰＭＯＳトランジスタ１
６かオンし、正帰還がかかり、アンプ６のスレッショル
ド電圧はＶｓ　−ΔＶ、となる。その後、遅延回路１７
で所定期間遅延されたローレベルの信号がインバータ１
８でレベル反転されてオア回路１９に人力されると、オ
ア回路１９の出力端の電位ｚＩは再びハイレベルへと変
化する。このような電位２重の変化により、所定パルス
幅をもつワンショット１８号が出力されたことになる。

そして、時刻ｔ６において、電位ＺｌがＰＭＯ３Ｉ−ラ
ンジスタのスレッショルド電圧以上となるとこれがオフ
して、正帰還動作か終了する。その後、時刻１８．１９
において、電位ｘＩＹ、がそれぞれハイレベルへ変化す
る。

このように、ノイズ発生期間中には正帰還がかかって誤
動作が防止され、所定期間（すなわち、上述のワンショ
ット信号出力期間）経過後、この正帰還動作は強制的に
終了させられるため、何ら遅延が生じない。

第３図は本発明の他の実施例の回路図である。

本実施例は、正帰還回路２６としてソース接地ＮＭＯＳ
トランジスタ２４を設け、正帰還制御回路２９を、イン
バータ２１．遅延回路２２．アンド回路２３で構成した
ものである。

バッファ７の出力端電位Ｙ１がローレベルへと変化する
と、アンド回路２３の出力端の電位Ｚ１がハイレベルと
なワてＮＭＯ５）ランジスタ２４がオンして正帰還がか
かり、遅延回路２２の遅延期間経過後、電位２！はロー
レベルとなってＮＭＯＳトランジスタ２４がオフし、正
帰還動作が終了する。

電位ｚ１の変化により、ワンショット信号が発生したこ
とになり、この期間のみ正帰還がかかる。

得られる効果は、上述の実施例と同様である。

〔発明の効果〕

以上説明したように本発明は、アンプに対して正帰還を
かける期間を、正帰還制御回路で制御することにより、
ノイズ発生期間においては確実に動作マージンを増大さ
せることができ、かつ、出力信号の遅延を生じさせない
半導体集積回路化された増幅回路を提供できる効果があ
る。

【図面の簡単な説明】第１図は本発明の半導体集積回路化された増幅回路の一
実施例の回路図、第２図は第１図の実施例の動作を示す
タイミングチャート、第３図は本発明の他の実施例の回
路図、第４図は従来例の回路図、第５図は従来例の動作
を示すタイミングチャートである。１　、２．３．９．１０．１１．１２．１３．２７−Ｃ
ＭＯＳインバータ、５・・・データ出力回路、６・・・アンプ、７・・・バッファ、１６、２４−Ｎ　Ｍ　ＯＳ　トランジスタ、１７、２２
−・・遅延回路、４、１８．２１・・・インバータ、＋　９−・・オア回路、２０−・・データ出力制御回路、２３−・・アンド回路、２６・・・正帰還回路、２９−・・正帰還制御回路、Ｒ，、Ｒ２−・・抵抗、Ｌ、、Ｌ２−・・インダクタンス、Ｃ，−・・外部接続容量、Ｄ＋Ｎ＝入力データ、ＣＩＮ・・・制御信号、ＣＧ−・・対容量節点、Ｘ、−・・アンプ６の出力端電位、Ｙ、−・・バッファ７の出力端電位、Ｚｌ・・・オア回路１９またはアンド回路２３の出力端
電位、Ｖｃｃ−・・電源、Ｖｓ−−−アンプ６のスレッショルド電圧。

Claims

【特許請求の範囲】１、増幅回路と、該増幅回路の信号伝達経路に入出力端
が接続されて正帰還ループを構成する正帰還回路と、該
正帰還回路の動作を制御する正帰還制御回路とを有し、前記正帰還制御回路は、前記増幅回路の出力信号レベル
が変化した後の所定の期間のみワンショット信号を発生
し、該ワンショット信号の発生期間において正帰還回路
の正帰還動作が行なわれる半導体集積回路化された増幅
回路。