JPH0428178B2 - - Google Patents
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- JPH0428178B2 JPH0428178B2 JP59084605A JP8460584A JPH0428178B2 JP H0428178 B2 JPH0428178 B2 JP H0428178B2 JP 59084605 A JP59084605 A JP 59084605A JP 8460584 A JP8460584 A JP 8460584A JP H0428178 B2 JPH0428178 B2 JP H0428178B2
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- mos
- signal
- mos field
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- 230000005669 field effect Effects 0.000 claims description 27
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000003252 repetitive effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
＜発明の技術分野＞
本発明はMOS集積回路素子のプルアツプ回路
の改良に関し、更に詳細には、本発明は特にダイ
ナミツクメモリ素子等の昇圧された信号を含む回
路において、その昇圧信号出力を静的に保持する
ように成されたMOS集積回路素子における新規
なプルアツプ回路に関するものである。
の改良に関し、更に詳細には、本発明は特にダイ
ナミツクメモリ素子等の昇圧された信号を含む回
路において、その昇圧信号出力を静的に保持する
ように成されたMOS集積回路素子における新規
なプルアツプ回路に関するものである。
＜発明の技術的背景とその問題点＞
従来より、例えばダイナミツクメモリ素子のワ
ード線ドライブ回路あるいはビツト線プリチヤー
ジ回路等において電源電圧以上に昇圧した信号出
力を能動期間中において静的に保持するプルアツ
プ回路が用いられている。
ード線ドライブ回路あるいはビツト線プリチヤー
ジ回路等において電源電圧以上に昇圧した信号出
力を能動期間中において静的に保持するプルアツ
プ回路が用いられている。
第３図は従来より用いられている昇圧された信
号を発生するタイミンイグ発生回路の出力部分を
示したものである。
号を発生するタイミンイグ発生回路の出力部分を
示したものである。
第３図において、１はダイミング発生回路部で
あり、昇圧用MOS容量２によつて出力信号φOUT
が昇圧されるように構成されている。φAは出力
信号φOUTが高電位となるべき能動期間に出力され
る電源電圧レベルの能動信号であり、またMOS
型電界効トランジスタ（以下、単にMOSFETと
称す）３は、能動期間において、出力信号φOUTが
電源電圧VCCより低いある値（MOSFET３のス
レツシユホールド電圧をVTとしてVCC−VT）以下
に降下した場合に導通してプリアツプ動作を行な
う、プリアツプ素子として作用する。このような
従来の回路においては、次に示す欠点を有してい
る。
あり、昇圧用MOS容量２によつて出力信号φOUT
が昇圧されるように構成されている。φAは出力
信号φOUTが高電位となるべき能動期間に出力され
る電源電圧レベルの能動信号であり、またMOS
型電界効トランジスタ（以下、単にMOSFETと
称す）３は、能動期間において、出力信号φOUTが
電源電圧VCCより低いある値（MOSFET３のス
レツシユホールド電圧をVTとしてVCC−VT）以下
に降下した場合に導通してプリアツプ動作を行な
う、プリアツプ素子として作用する。このような
従来の回路においては、次に示す欠点を有してい
る。
即ち、第３図において、プルアツプ素子３は
φOUTの出力信号レベルが（VCC−VT）以上では機
能しない。そのため能動期間において出力信号
φOUTが第４図に示すように電源電圧以上の値
（VCC−VB）に設定されたとしても、MOSFET３
は遮断状態になり、出力電位は種々のリーク電流
によつて減少しMOSFET３が能動になる電位
（VCC−VT）まで漸次降下する。
φOUTの出力信号レベルが（VCC−VT）以上では機
能しない。そのため能動期間において出力信号
φOUTが第４図に示すように電源電圧以上の値
（VCC−VB）に設定されたとしても、MOSFET３
は遮断状態になり、出力電位は種々のリーク電流
によつて減少しMOSFET３が能動になる電位
（VCC−VT）まで漸次降下する。
このような特性の信号を、例えばダイナミツク
メモリ素子のワード線ドライブ信号、或いはビツ
ト線プリチヤージ信号に使用した場合には、最大
サイクル期間、リフレツシユ時間等の特性に制限
を与えることになる。
メモリ素子のワード線ドライブ信号、或いはビツ
ト線プリチヤージ信号に使用した場合には、最大
サイクル期間、リフレツシユ時間等の特性に制限
を与えることになる。
また、第３図の回路において、電源投入後直ち
に能動期間となる場合、例えばダイナミツクメモ
リ素子にビツト線プリチヤージ信号等に使用した
場合には、タイミング発生回路部１が初期化され
ておらず、またタイミング発生回路を動作させる
同期信号が入力されない時点においては、信号出
力として第５図に示すごとくMOSFET３のみで
プルアツプ可能な電圧（VCC−VT）が上限とな
る。
に能動期間となる場合、例えばダイナミツクメモ
リ素子にビツト線プリチヤージ信号等に使用した
場合には、タイミング発生回路部１が初期化され
ておらず、またタイミング発生回路を動作させる
同期信号が入力されない時点においては、信号出
力として第５図に示すごとくMOSFET３のみで
プルアツプ可能な電圧（VCC−VT）が上限とな
る。
そのため、通常のダイナミツクメモリ素子にお
いては、数サイクルの同期信号を入力して、タイ
ミング発生回路１の初期化を計ると共に、正常な
昇圧信号出力φOUTに出力させるダミーサイクルが
必要である。
いては、数サイクルの同期信号を入力して、タイ
ミング発生回路１の初期化を計ると共に、正常な
昇圧信号出力φOUTに出力させるダミーサイクルが
必要である。
＜発明の目的＞
本発明は上記欠点に鑑みてなされたものであ
り、電源投入時および能動期間における昇圧信号
出力を静的に所望の電位にプルアツプするMOS
集積回路素子のプルアツプ回路を提供することを
目的とし、この目的を達成するため、本発明は電
源電圧以上に昇圧された信号出力を能動期間中に
おいて静的に保持するMOS集積回路素子のプル
アツプ回路において、ゲートに能動信号が入力さ
れドレインが電源に接続された第１のMOS型電
界効果トランジスタと、ソースが前記の昇圧され
た信号出力に接続されゲートとドレインとが接続
された第２のMOS型電界効果トランジスタと、
第３のMOS型電界効果トランジスタと、第４の
MOS型電界効果トランジスタと、MOS容量とを
備え、前記の第１のMOS型電界効果トランジス
タのソースと前記の第２のMOS型電界効果トラ
ンジスタのドレンインとを接続し、この接続点と
前記の第３のMOS型電界効果トランジスタのソ
ースとの間に前記のMOS容量を接続し、前記の
第３のMOS型電界効果トランジスタのゲートを
前記の第４のMOS型電界効果トランジスタを介
して前記信号出力に接続し、前記の第３のMOS
型電界効果トランジスタのドレインに繰返し信号
を入力するように成した回路を付加して成るよう
に構成されており、このような構成により、本発
明はMOS集積回路素子の動作上の制限を少なく
すると共に、電源投入時の素子特性の不安定性を
排除することが可能となる。
り、電源投入時および能動期間における昇圧信号
出力を静的に所望の電位にプルアツプするMOS
集積回路素子のプルアツプ回路を提供することを
目的とし、この目的を達成するため、本発明は電
源電圧以上に昇圧された信号出力を能動期間中に
おいて静的に保持するMOS集積回路素子のプル
アツプ回路において、ゲートに能動信号が入力さ
れドレインが電源に接続された第１のMOS型電
界効果トランジスタと、ソースが前記の昇圧され
た信号出力に接続されゲートとドレインとが接続
された第２のMOS型電界効果トランジスタと、
第３のMOS型電界効果トランジスタと、第４の
MOS型電界効果トランジスタと、MOS容量とを
備え、前記の第１のMOS型電界効果トランジス
タのソースと前記の第２のMOS型電界効果トラ
ンジスタのドレンインとを接続し、この接続点と
前記の第３のMOS型電界効果トランジスタのソ
ースとの間に前記のMOS容量を接続し、前記の
第３のMOS型電界効果トランジスタのゲートを
前記の第４のMOS型電界効果トランジスタを介
して前記信号出力に接続し、前記の第３のMOS
型電界効果トランジスタのドレインに繰返し信号
を入力するように成した回路を付加して成るよう
に構成されており、このような構成により、本発
明はMOS集積回路素子の動作上の制限を少なく
すると共に、電源投入時の素子特性の不安定性を
排除することが可能となる。
＜発明の実施例＞
以下、図面を参照して、本発明の一実施例につ
いて詳細に説明する。
いて詳細に説明する。
第１図は本発明の一実施例の構成を示す回路図
である。
である。
第１図において、１は従来型のタイミング発生
回路であり、２は昇圧用MOS容量である。また
３は従来より用いられているプルアツプ用
MOSFETであり、ゲートには電源電圧レベウの
能動信号φAが入力されており、ドレインが電源
に接続され、ソースがタイミング発生回路１の出
力線である昇圧された信号出力（φOUT）線に接続
されている。また４は本発明にしたがつて付加さ
れたプルアツプ回路の一例を示す回路であり、第
１のMOSFET６、第２のMOSFET７、第３の
MOSFET５、第４のMOSFET９及びMOS容量
８とから構成されており、上記第１のMOSFTE
６のドレインは電源に接続され、ゲートには能動
信号φAが供給され、ソーサはソースが昇圧され
た信号出力φOUT線に接続され、ゲートとドレイン
とが結線された第２のMOSFET７のドレインに
接続され、この接続点１０と第３のMOSFET５
のソースとの間にMOS容量８が接続され、第３
のMOSFET５のゲートがゲート電源に接続され
た第４のMOSFET９のソース・ドレイン通路を
通して昇圧された信号出力φOUT線に接続されい
る。また第３のMOSFET５のドレインは信号
φCKが入力されている。この信号φCKは電源電圧レ
ベルVCCの繰返し信号であり、通常のダイナミツ
クメモリ素子等では基板バイアス電圧発生回路の
発振出力信号を利用することができる。
回路であり、２は昇圧用MOS容量である。また
３は従来より用いられているプルアツプ用
MOSFETであり、ゲートには電源電圧レベウの
能動信号φAが入力されており、ドレインが電源
に接続され、ソースがタイミング発生回路１の出
力線である昇圧された信号出力（φOUT）線に接続
されている。また４は本発明にしたがつて付加さ
れたプルアツプ回路の一例を示す回路であり、第
１のMOSFET６、第２のMOSFET７、第３の
MOSFET５、第４のMOSFET９及びMOS容量
８とから構成されており、上記第１のMOSFTE
６のドレインは電源に接続され、ゲートには能動
信号φAが供給され、ソーサはソースが昇圧され
た信号出力φOUT線に接続され、ゲートとドレイン
とが結線された第２のMOSFET７のドレインに
接続され、この接続点１０と第３のMOSFET５
のソースとの間にMOS容量８が接続され、第３
のMOSFET５のゲートがゲート電源に接続され
た第４のMOSFET９のソース・ドレイン通路を
通して昇圧された信号出力φOUT線に接続されい
る。また第３のMOSFET５のドレインは信号
φCKが入力されている。この信号φCKは電源電圧レ
ベルVCCの繰返し信号であり、通常のダイナミツ
クメモリ素子等では基板バイアス電圧発生回路の
発振出力信号を利用することができる。
次に上記した本発明の実施例における動作につ
いて説明する。
いて説明する。
まず、能動信号φAに電源電圧レベルVCCが入
力されている能動期間において、φOUTにVCC以
上に昇圧された電圧が出力されている場合につ
いて説明する。
力されている能動期間において、φOUTにVCC以
上に昇圧された電圧が出力されている場合につ
いて説明する。
このときはMOSFET９を介してMOSFET
５のゲートに高電位が与えられており、従つて
MOSFET５が導通状態となり、ノード１１は
繰返し信号φCKに同期して電源電圧レベルVCC
と接地電位の変化を繰り返す。
５のゲートに高電位が与えられており、従つて
MOSFET５が導通状態となり、ノード１１は
繰返し信号φCKに同期して電源電圧レベルVCC
と接地電位の変化を繰り返す。
一方、MOSFET６のゲートには電源電圧
VCCレベルの能動信号φAが入力されており、ノ
ード１０はノード１１が接地レベルの期間にお
いてMOSFET６を介して（VCC−VT）の電位
まで充電される。ここでVTはMOSFET６のス
レツシユホールド電圧である。
VCCレベルの能動信号φAが入力されており、ノ
ード１０はノード１１が接地レベルの期間にお
いてMOSFET６を介して（VCC−VT）の電位
まで充電される。ここでVTはMOSFET６のス
レツシユホールド電圧である。
次にノード１１が電源電圧VCCレベルに遷移
すると、ノード１０は（2VCC−VT）の電位ま
で昇圧され、その電位はMOSFET７を介して
昇圧信号φOUT側へ流れ、プルアツプル動作を行
ない、φOUTのリーク電流による降下分を補償す
る。
すると、ノード１０は（2VCC−VT）の電位ま
で昇圧され、その電位はMOSFET７を介して
昇圧信号φOUT側へ流れ、プルアツプル動作を行
ない、φOUTのリーク電流による降下分を補償す
る。
昇圧信号φOUTのリーク電流は一般に微小であ
るため、本発明の実施例の付加回路であるプル
アツプ回路４を構成するMOSFET５，６，
７，９およびMOS容量８は十分に小さくする
ことができる。
るため、本発明の実施例の付加回路であるプル
アツプ回路４を構成するMOSFET５，６，
７，９およびMOS容量８は十分に小さくする
ことができる。
次に、能動信号φAが接地電位（非能動期間）
の場合について説明する。
の場合について説明する。
このときは昇圧信号φOUTが接地レベルであ
り、MOSFET５のゲートはMOSFET９を介
して接地レベルに固定されるためにMOSEET
５は遮断状態となり、繰返し信号φCKはMOS容
量８に伝達されず、またMOSFET６を遮断さ
れており、従つて回路４はプルアツプ動作を行
わず、電力も消費しない。
り、MOSFET５のゲートはMOSFET９を介
して接地レベルに固定されるためにMOSEET
５は遮断状態となり、繰返し信号φCKはMOS容
量８に伝達されず、またMOSFET６を遮断さ
れており、従つて回路４はプルアツプ動作を行
わず、電力も消費しない。
次に、電源投入後直ちに能動状態となる場合
について説明する。
について説明する。
電源投入後直ちに能動状態に移行するような
使用の場合（例えば、ビツト線プリチヤージ信
号等）、電源の上昇に伴なつて能動信号φAも電
源電圧VCCレベルまで上昇する。
使用の場合（例えば、ビツト線プリチヤージ信
号等）、電源の上昇に伴なつて能動信号φAも電
源電圧VCCレベルまで上昇する。
この状態を第２図に示す。この場合には、ま
ずMOSFET３による充電が開始され、
MOSFET３のスレツシユホールド電圧をVTと
して信号出力φOUTは（VCC−VT）まで上昇す
る。
ずMOSFET３による充電が開始され、
MOSFET３のスレツシユホールド電圧をVTと
して信号出力φOUTは（VCC−VT）まで上昇す
る。
一方、信号出力φOUTの上昇に伴ない、
MOSFET９を介してMOSFET５が導通状態
に移行し、本実施例の回路は上記で説明した
場合と同様な動作を繰返し、最終的には信号出
力φOUTを電源電圧以上にまで昇圧することにな
る。
MOSFET９を介してMOSFET５が導通状態
に移行し、本実施例の回路は上記で説明した
場合と同様な動作を繰返し、最終的には信号出
力φOUTを電源電圧以上にまで昇圧することにな
る。
＜発明の効果＞
以上述べたごとく、本発明によれば電源電圧以
上に昇圧された信号を、要求される期間のみ選択
的に、また静的にプルアツプすることが可能とな
り、また電源投入後の初期化に関しても安定した
素子特性を実現することが出来る。
上に昇圧された信号を、要求される期間のみ選択
的に、また静的にプルアツプすることが可能とな
り、また電源投入後の初期化に関しても安定した
素子特性を実現することが出来る。
第１図は本発明のMOS集積回路素子のプルア
ツプ回路の一実施例の構成を示す回路図、第２図
はその昇圧特性を示す特性図、第３図は従来のプ
ルアツプ回路の構成を示す回路図、第４図及び第
５図はそれぞれ従来回路における昇圧信号特性を
示す回路図である。 １……タイミング発生回路、２……昇圧用
MOS容量、５……第３のMOS型電界効果トラン
ジスタ、６……第１のMOS型電界効果トランジ
スタ、７……第２のMOS型電界効果トランジス
タ、８……MOS容量、９……第４のMOS型電界
効果トランジスタ、φA……能動信号、φOUT……昇
圧された出力信号、φCK……繰返し信号。
ツプ回路の一実施例の構成を示す回路図、第２図
はその昇圧特性を示す特性図、第３図は従来のプ
ルアツプ回路の構成を示す回路図、第４図及び第
５図はそれぞれ従来回路における昇圧信号特性を
示す回路図である。 １……タイミング発生回路、２……昇圧用
MOS容量、５……第３のMOS型電界効果トラン
ジスタ、６……第１のMOS型電界効果トランジ
スタ、７……第２のMOS型電界効果トランジス
タ、８……MOS容量、９……第４のMOS型電界
効果トランジスタ、φA……能動信号、φOUT……昇
圧された出力信号、φCK……繰返し信号。
Claims (1)
- 【特許請求の範囲】 １ 電源電圧以上に昇圧された信号出力を能動期
間中において静的に保持するMOS集積回路素子
のプルアツプ回路であつて、 ゲートの能動信号が入力されドレインが電源に
接続された第１のMOS型電界効果トランジスタ
と、 ソースが前記昇圧された信号出力に接続されゲ
ートとドレインとが接続された第２のMOS型電
界効果トランジスタと、 第３のMOS型電界効果トランジスタと、 第４のMOS型電界効果トランジスタと、 MOS容量と、 を備え、 前記第１のMOS型電界効果トランジスタのソ
ースと前記第２のMOS型電界効果トランジスタ
のドレインとを接続し、該接続点と前記第３の
MOS型電界効果トランジスタのソースとの間に
前記MOS容量を接続し、前記第３のMOS型電界
効果トランジスタのゲートを前記第４のMOS型
電界効果トランジスタを介して前記信号出力に接
続し、前記第３のMOS型電界効果トランジスタ
のドレインに繰返し信号を入力するように成した
回路を付加して成ることを特徴とするMOS集積
回路素子のプルアツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084605A JPS60227517A (ja) | 1984-04-25 | 1984-04-25 | Ｍｏｓ集積回路素子のプルアツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084605A JPS60227517A (ja) | 1984-04-25 | 1984-04-25 | Ｍｏｓ集積回路素子のプルアツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60227517A JPS60227517A (ja) | 1985-11-12 |
| JPH0428178B2 true JPH0428178B2 (ja) | 1992-05-13 |
Family
ID=13835314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084605A Granted JPS60227517A (ja) | 1984-04-25 | 1984-04-25 | Ｍｏｓ集積回路素子のプルアツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227517A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111745A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Static type logic circuit |
-
1984
- 1984-04-25 JP JP59084605A patent/JPS60227517A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111745A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Static type logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60227517A (ja) | 1985-11-12 |
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