JPS61287313A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61287313A JPS61287313A JP12883685A JP12883685A JPS61287313A JP S61287313 A JPS61287313 A JP S61287313A JP 12883685 A JP12883685 A JP 12883685A JP 12883685 A JP12883685 A JP 12883685A JP S61287313 A JPS61287313 A JP S61287313A
- Authority
- JP
- Japan
- Prior art keywords
- node
- load element
- pulse width
- output
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯＳトランジスタを用いたパルス発生回
路を構成する半導体集積回路に関するものである。
路を構成する半導体集積回路に関するものである。
第３図は、例えば特開昭５８−５６１９４号公報に示さ
れた従来のパルス発生回路を示す。図において１０〜１
ｎはドレインがノードＢに共通接続され、ゲートが入力
端子Ａ ｏ −Ａ ｎにそれぞれ接続され、ソースがグ
ランドに接続されたＮチャネルＭＯＳトランジスタ、２
はドレインがノードＢに接続され、ゲートがグランドに
接続され、ソースが電源Ｖｃｃに接続されたＰチャネル
ＭＯ５トランジスタ、３は入力端子がノードＢに接続さ
れ、出力端がノードＣに接続されたインバータである。
れた従来のパルス発生回路を示す。図において１０〜１
ｎはドレインがノードＢに共通接続され、ゲートが入力
端子Ａ ｏ −Ａ ｎにそれぞれ接続され、ソースがグ
ランドに接続されたＮチャネルＭＯＳトランジスタ、２
はドレインがノードＢに接続され、ゲートがグランドに
接続され、ソースが電源Ｖｃｃに接続されたＰチャネル
ＭＯ５トランジスタ、３は入力端子がノードＢに接続さ
れ、出力端がノードＣに接続されたインバータである。
次に動作について第４図の波形図を用いて説明する。入
力端子Ａｏに第４図（ａ）に示すようなパルス状の入力
信号が加えられると、ＮチャネルＭＯＳトランジスタ１
ｏがＯＮ状態になり、ノードＢは放電される。この後、
ノードＢは負荷素子として用いられているＰチャネルＭ
ＯＳトランジスタ２の負荷特性によって決定される時定
数に従って、第４図（ｂ）に示すように充電される。こ
の波形はインバータ３によって整形され、ノードＣには
第４図（ｅｌに示すような波形が得られる。他の入力端
子に入力信号が加えられた場合、また、同時に複数の入
力端子に入力信号が加えられた場合も同様に動作する。
力端子Ａｏに第４図（ａ）に示すようなパルス状の入力
信号が加えられると、ＮチャネルＭＯＳトランジスタ１
ｏがＯＮ状態になり、ノードＢは放電される。この後、
ノードＢは負荷素子として用いられているＰチャネルＭ
ＯＳトランジスタ２の負荷特性によって決定される時定
数に従って、第４図（ｂ）に示すように充電される。こ
の波形はインバータ３によって整形され、ノードＣには
第４図（ｅｌに示すような波形が得られる。他の入力端
子に入力信号が加えられた場合、また、同時に複数の入
力端子に入力信号が加えられた場合も同様に動作する。
従来のパルス発生回路は、以上のように構成されている
ので、ノードＣに出力されるパルス幅を長くするために
は負荷素子２の電流駆動能力を小さくし、パルス幅を短
くするためには電流駆動能力を太き（する必要がある。
ので、ノードＣに出力されるパルス幅を長くするために
は負荷素子２の電流駆動能力を小さくし、パルス幅を短
くするためには電流駆動能力を太き（する必要がある。
しかし、出力パルス幅を短くするために負荷素子２の電
流駆動能力を大きくした場合、負荷素子として用いられ
ているＰチャネルＭＯＳトランジスタ２が常にＯＮ状態
であるので、この場合は第５図（ｂ）に示すようにＮチ
ャネルＭＯＳトランジスタによるノードＢの放電が遅れ
、入力信号が入力されてから出力信号がでるまでの伝播
遅延時間ΔＴが第５図（Ｃ１に示すように大きくなる。
流駆動能力を大きくした場合、負荷素子として用いられ
ているＰチャネルＭＯＳトランジスタ２が常にＯＮ状態
であるので、この場合は第５図（ｂ）に示すようにＮチ
ャネルＭＯＳトランジスタによるノードＢの放電が遅れ
、入力信号が入力されてから出力信号がでるまでの伝播
遅延時間ΔＴが第５図（Ｃ１に示すように大きくなる。
また、第６図（ａ）に示すように入力信号のパルス幅・
が短い場合には、ノードＢが充分放電されないうちにＮ
チャネルＭＯＳトランジスタがＯＦＦ状態になってパル
ス出力が得られない場合もあり（第６図（ｂ）（Ｃ））
、高速動作には通していないという問題があった。
が短い場合には、ノードＢが充分放電されないうちにＮ
チャネルＭＯＳトランジスタがＯＦＦ状態になってパル
ス出力が得られない場合もあり（第６図（ｂ）（Ｃ））
、高速動作には通していないという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力信号からの遅延が小さく、かつ、パルス
幅の短い出力を高速、かつ、確実に発生できるパルス発
生回路を構成する半導体集積回路を得ることを目的とし
ている。
たもので、入力信号からの遅延が小さく、かつ、パルス
幅の短い出力を高速、かつ、確実に発生できるパルス発
生回路を構成する半導体集積回路を得ることを目的とし
ている。
こめ発明に係る半導体集積回路は、出力パルス幅を決定
する負荷素子の負荷特性を出力端子からの帰還信号によ
って変化できるように、第１の負荷素子に並列に、出力
端子からの帰還信号で負荷特性を制御できる第２の負荷
素子を設けたものである。
する負荷素子の負荷特性を出力端子からの帰還信号によ
って変化できるように、第１の負荷素子に並列に、出力
端子からの帰還信号で負荷特性を制御できる第２の負荷
素子を設けたものである。
この発明においては、常時ＯＮ状態の第１の負荷素子に
対し並列に設けた電流駆動能力の大きな第２の負荷素子
が、出力端子からの帰還信号でＯＮされるから、パルス
幅の短い出力信号を高速、かつ、確実に発生させること
ができる。
対し並列に設けた電流駆動能力の大きな第２の負荷素子
が、出力端子からの帰還信号でＯＮされるから、パルス
幅の短い出力信号を高速、かつ、確実に発生させること
ができる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示し、図において、１０〜１
ｎ１３は第３図と同一のものである。また、２は第３図
のＰチャネルＭＯＳトランジスタ２と同様の接続をもつ
電流駆動能力の小さな第１の負荷素子としてのＰチャネ
ルＭＯＳトランジスタ、４は入力端子をノードＢに接続
され、出力端子をノードＤに接続された遅延回路、５は
ドレインがノードＢに接続され、ゲートが前記遅延回路
４の出力端子（ノードＤ）に接続され、ソースが電源Ｖ
ｃｃに接続された電流駆動能力の大きい第２の負荷素子
としてのＰチャネルＭＯＳトランジスタである。
図はこの発明の一実施例を示し、図において、１０〜１
ｎ１３は第３図と同一のものである。また、２は第３図
のＰチャネルＭＯＳトランジスタ２と同様の接続をもつ
電流駆動能力の小さな第１の負荷素子としてのＰチャネ
ルＭＯＳトランジスタ、４は入力端子をノードＢに接続
され、出力端子をノードＤに接続された遅延回路、５は
ドレインがノードＢに接続され、ゲートが前記遅延回路
４の出力端子（ノードＤ）に接続され、ソースが電源Ｖ
ｃｃに接続された電流駆動能力の大きい第２の負荷素子
としてのＰチャネルＭＯＳトランジスタである。
次に、上記実施例の動作について第２図の波形図を用い
て説明する。
て説明する。
定常状態ではノードＢは常時ＯＮ状態のＰチャネルＭＯ
Ｓトランジスタ２を介して“Ｈ”レベルに充電されてお
り、ノードＤもＨ”レベルであるので、ＰチャネルＭＯ
５Ｉ−ランジスタ５は○ＦＦしている。入力端子Ａｏに
第２図（ａ）に示すようなパルス状の入力信号が加えら
れると、ＮチャネルＭＯＳトランジスタ１０がＯＮ状態
になりノードＢの放電が開始されるが、ノードＢをプル
アンプしているＰチャネルＭＯＳトランジスタの電流駆
動能力は小さいので、ノードＢは高速に放電されて“Ｌ
”レベルになる（第２図（′ｂ）のＴＩ）。遅延回路４
の遅延時間の後、ノードＤは“Ｌ”レベルになり、Ｐチ
ャネルＭＯ５トランジスタ５がＯＮ状態になる。Ｐチャ
ネルＭｏＳトランジスタ５は大きな電流駆動能力を有し
ているので、ノードＢは短時間のうちに″Ｈ″レベルに
充電される（第２図（ｂ）、 （ｄ）のＴ２）。ノード
Ｂが“Ｈ″レベル充電されるとノードＤは再び“Ｌ”レ
ベルになり、ＰチャネルＭＯ３トランジスタ５がＯＦＦ
して定常状態になる（第２図（ｄ）のＴ３）。
Ｓトランジスタ２を介して“Ｈ”レベルに充電されてお
り、ノードＤもＨ”レベルであるので、ＰチャネルＭＯ
５Ｉ−ランジスタ５は○ＦＦしている。入力端子Ａｏに
第２図（ａ）に示すようなパルス状の入力信号が加えら
れると、ＮチャネルＭＯＳトランジスタ１０がＯＮ状態
になりノードＢの放電が開始されるが、ノードＢをプル
アンプしているＰチャネルＭＯＳトランジスタの電流駆
動能力は小さいので、ノードＢは高速に放電されて“Ｌ
”レベルになる（第２図（′ｂ）のＴＩ）。遅延回路４
の遅延時間の後、ノードＤは“Ｌ”レベルになり、Ｐチ
ャネルＭＯ５トランジスタ５がＯＮ状態になる。Ｐチャ
ネルＭｏＳトランジスタ５は大きな電流駆動能力を有し
ているので、ノードＢは短時間のうちに″Ｈ″レベルに
充電される（第２図（ｂ）、 （ｄ）のＴ２）。ノード
Ｂが“Ｈ″レベル充電されるとノードＤは再び“Ｌ”レ
ベルになり、ＰチャネルＭＯ３トランジスタ５がＯＦＦ
して定常状態になる（第２図（ｄ）のＴ３）。
この回路の出力パルス幅は遅延回路４の遅延時間で決定
されるが、電流駆動能力の大きい負荷素子５はノードＢ
を充電するときのみＯＮ状態になるので、出力パルス幅
を短くしても入力信号からの伝播遅延時間が大きくなる
ことはなく、また、短いパルス幅の入力信号に対しても
確実に反応する。
されるが、電流駆動能力の大きい負荷素子５はノードＢ
を充電するときのみＯＮ状態になるので、出力パルス幅
を短くしても入力信号からの伝播遅延時間が大きくなる
ことはなく、また、短いパルス幅の入力信号に対しても
確実に反応する。
他の入力端子に信号が加えられた場合、また、同時に複
数の入力端子に入力信号が加えられた場合も同様に動作
する。
数の入力端子に入力信号が加えられた場合も同様に動作
する。
第７図はこの発明の他の実施例を示す。この実施例では
、ＮチャネルＭＯＳトランジスタ１０〜１ｎのソースを
共遣接続し、これを外部信号によって制御可能なスイッ
チング素子としてのＮチャネルＭＯＳトランジスタロを
介してグランドに接ルにすることによって出力端子Ｃを
Ｌ”レベルに固定し、パルスの発生を止めることが可能
である。
、ＮチャネルＭＯＳトランジスタ１０〜１ｎのソースを
共遣接続し、これを外部信号によって制御可能なスイッ
チング素子としてのＮチャネルＭＯＳトランジスタロを
介してグランドに接ルにすることによって出力端子Ｃを
Ｌ”レベルに固定し、パルスの発生を止めることが可能
である。
また、第８図はこの発明のさらに他の実施例を示す。こ
の実施例ではＰチャネルＭＯ３トランジスタ２５のソー
スを外部信号によって制御可能なスイッチング素子とし
てのＰチャネルＭｏＳトランジスタ７を介して電源に接
続し、ノードＢとグルにすることによって出力端子Ｃを
Ｈ”レベルに固定し、所望の期間“Ｈ”のままのパルス
を得ることが可能である。
の実施例ではＰチャネルＭＯ３トランジスタ２５のソー
スを外部信号によって制御可能なスイッチング素子とし
てのＰチャネルＭｏＳトランジスタ７を介して電源に接
続し、ノードＢとグルにすることによって出力端子Ｃを
Ｈ”レベルに固定し、所望の期間“Ｈ”のままのパルス
を得ることが可能である。
以上のように、この発明によれば、出力パルス幅を決定
する負荷素子の負荷特性を出力端子からの帰還信号で制
御できるように構成したので、高速、かつ、確実に動作
するパルス発生回路を得られる効果がある。
する負荷素子の負荷特性を出力端子からの帰還信号で制
御できるように構成したので、高速、かつ、確実に動作
するパルス発生回路を得られる効果がある。
第１図はこの発明の一実施例によるパルス発生回路を示
す回路図、第２図は第１図の各部の信号変化を示すクロ
ックタイミング図、第３図は従来のパルス発生回路を示
す回路図、第４図は第３図の各部の信号変化を示すクロ
ックタイミング図。 第５図は負荷素子２の電流駆動能力を大きくした場合の
第３図の各部の信号変化を示すクロックタイミング図、
第６図は入力信号のパルス幅が短い場合の第３図の各部
の信号変化を示すクロックタイミング図、第７図及び第
８図はともにこの発明の他の実施例によるパルス発生回
路の回路図である。 図において、１０〜１ｎはＮチャネルＭＯＳトランジス
タ、２，５は第１．第２の負荷素子としである。 なお図中、同一符号は同−又は相当部分を示す。
す回路図、第２図は第１図の各部の信号変化を示すクロ
ックタイミング図、第３図は従来のパルス発生回路を示
す回路図、第４図は第３図の各部の信号変化を示すクロ
ックタイミング図。 第５図は負荷素子２の電流駆動能力を大きくした場合の
第３図の各部の信号変化を示すクロックタイミング図、
第６図は入力信号のパルス幅が短い場合の第３図の各部
の信号変化を示すクロックタイミング図、第７図及び第
８図はともにこの発明の他の実施例によるパルス発生回
路の回路図である。 図において、１０〜１ｎはＮチャネルＭＯＳトランジス
タ、２，５は第１．第２の負荷素子としである。 なお図中、同一符号は同−又は相当部分を示す。
Claims (3)
- （１）ゲートが入力端子に接続され、ドレインが出力端
子に接続され、ソースがグランドに接続されたＭＯＳト
ランジスタと、 一端が電源に接続され、他端が上記出力端子に接続され
た第１の負荷素子と、 上記出力端子の信号を遅延する遅延回路と、上記第１の
負荷素子と並列に接続され、上記遅延回路の出力によっ
て負荷特性が制御される第２の負荷素子とを備えたこと
を特徴とする半導体集積回路。 - （２）上記ＭＯＳトランジスタのソースが外部信号によ
って制御可能なスイッチング素子を介してグランドと接
続されていることを特徴とする特許請求の範囲第１項記
載の半導体集積回路。 - （３）上記第１および第２の負荷素子の一端が外部信号
によって制御可能なスイッチング素子を介して電源と接
続され、上記出力端子とグランド間に上記外部信号によ
って制御可能な第２のスイッチング素子が接続されてい
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12883685A JPS61287313A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12883685A JPS61287313A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61287313A true JPS61287313A (ja) | 1986-12-17 |
| JPH0457245B2 JPH0457245B2 (ja) | 1992-09-11 |
Family
ID=14994598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12883685A Granted JPS61287313A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287313A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372715A (ja) * | 1989-05-26 | 1991-03-27 | Nec Corp | カレントミラー型レベル変換回路 |
-
1985
- 1985-06-13 JP JP12883685A patent/JPS61287313A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372715A (ja) * | 1989-05-26 | 1991-03-27 | Nec Corp | カレントミラー型レベル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457245B2 (ja) | 1992-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5723986A (en) | Level shifting circuit | |
| JPH035692B2 (ja) | ||
| JPH0158896B2 (ja) | ||
| JP3702159B2 (ja) | 半導体集積回路装置 | |
| EP0055073A1 (en) | Improvements in or relating to electronic clock generators | |
| US4804867A (en) | Three-state complementary MOS integrated circuit | |
| US5130566A (en) | Pulse generator circuit for producing simultaneous complementary output pulses | |
| JPH06152341A (ja) | バッファリング回路 | |
| US5146109A (en) | Circuit for driving a floating circuit in response to a digital signal | |
| JP2527050B2 (ja) | 半導体メモリ用センスアンプ回路 | |
| JPH0254698B2 (ja) | ||
| US6304105B1 (en) | Level shifter circuit | |
| JPS61287313A (ja) | 半導体集積回路 | |
| US5270580A (en) | Pulse generator circuit for producing simultaneous complementary output pulses | |
| JP3052433B2 (ja) | レベルシフト回路 | |
| US5289061A (en) | Output gate for a semiconductor IC | |
| EP0109004B1 (en) | Low power clock generator | |
| JPH0351334B2 (ja) | ||
| JP3144380B2 (ja) | 出力バッファ回路 | |
| JP3193218B2 (ja) | 半導体論理回路 | |
| JPH03102911A (ja) | クロック信号発生回路 | |
| JP2864494B2 (ja) | 半導体集積回路 | |
| JPH0666656B2 (ja) | シユミツトトリガ回路 | |
| JPH06350412A (ja) | レベルシフト回路 | |
| JPH0514148A (ja) | 遅延回路 |