JP3076351B2 - バッテリバックアップ付半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バッテリバックアップされた疑似SRAM装置
を記憶素子として用いるとともに、CMOS素子の回路から
構成されたリフレッシュ制御装置により疑似SRAM装置の
リフレッシュを制御しているバッテリバックアップ付半
導体記憶装置に関する。

［従来の技術］ 近年、マイクロコンピュータを応用した制御装置にお
いては、疑似SRAM装置を利用した記憶装置が広く使用さ
れている。

この疑似SRAM装置は、DRAM装置と同一構成のメモリセ
ルに、リフレッシュ回路や、バイト単位のデータ入出力
回路を周辺回路として備えたものであり、SRAM装置に比
べて構造が簡単なためにSRAM装置よりも安価であり、ま
た、DRAM装置よりもリフレッシュ回路などが簡単になる
ので、周辺回路を容易に構成できるという利点がある。

また、基本的には、SRAM装置と同一のピン配置をもつ
ので、SRAM装置と同様に、バッテリバックアップした不
揮発性半導体記憶装置としても広く用いられている。

このような疑似SRAM装置を用いて構築されたバッテリ
バックアップ付の半導体記憶装置の従来例を第３図に示
す。

同図において、疑似SRAM装置１には、図示しないCPU
からアドレスデータADD、入出力データDIO、出力イネー
ブル信号OE（負論理）、および、チップイネーブル信号
CE（負論理）が加えられているとともに、リフレッシュ
制御部２からリフレッシュ信号RFSH（負論理）が加えら
れている。

また、電源切換回路３は、疑似SRAM装置１に供給する
電源を、システム電源Vcと、バッテリ５に切り換えるも
のである。

ここで、疑似SRAM装置１のリフレッシュ動作について
説明する。

通常、疑似SRAM装置１には、オートリフレッシュモー
ドと、セルリフレッシュモードの２種類のリフレッシュ
モードが備えられている。

オートリフレッシュモードでは、第４図（ａ），
（ｂ）に示すように、チップイネーブル信号CEを論理Ｈ
レベルに立上げて、そのタイミングから時間Taを経過し
た時点でリフレッシュ信号RFSHを論理Ｈレベルに変化
し、チップイネーブル信号CEの立上げタイミングから時
間Tbを経過した時点で、リフレッシュ信号RFSHを時間Tc
の間論理Ｌレベルに保持し、次いで、リフレッシュ信号
RFSHを時間Tdの間論理Ｈレベルに保持する。

これ以降は、リフレッシュ信号RFSHを同じサイクルTe
で繰り返し状態変化することで、一連のリフレッシュ動
作が行われる。

セルフリフレッシュモードでは、第５図（ａ），
（ｂ）に示すように、チップイネーブル信号CEを論理Ｈ
レベルに立上げて、そのタイミングから時間Taを経過し
た時点でリフレッシュ信号RFSHを論理Ｈレベルに変化
し、チップイネーブル信号CEの立上げタイミングから時
間Tbを経過した時点で、リフレッシュ信号RFSHを時間Tf
の間論理Ｌレベルに保持する。

ここで、時間Tcには最大値（例えば、５ミリ秒間）が
設定されているとともに、その最大値が時間Tfの最小値
に設定されている。すなわち、リフレッシュ時にリフレ
ッシュ信号RFSHをその時間（この場合は、５ミリ秒）以
上論理Ｌレベルに保持することで、疑似SRAM装置１にセ
ルフリフレッシュモードを実行させることができる。

したがって、バッテリバックアップ時には、セルフリ
フレッシュモードを用いることで、リフレッシュ制御部
２によらなくても、疑似SRAM装置１の記憶データを保持
することができる。

すなわち、第６図（ａ），（ｂ）に示すように、電源
が投入されているときには、リフレッシュ制御部２は、
オートリフレッシュモードのタイミングでリフレッシュ
信号RFSHを変化させてオートリフレッシュモードで疑似
SRAM装置１のリフレッシュ動作を行わせるとともに、そ
のリフレッシュ動作のタイミングでリフレッシュ割込み
信号INTrをCPUに出力する。

そして、時点T1で電源がオフされると、電源断検出回
路（図示例）より電源オフが電源切換回路３およびリフ
レッシュ制御部２に通知され、それにより、電源切換回
路３は、疑似SRAM装置１に供給する電源をシステム電源
Vcからバッテリ５に切り換えるとともに、リフレッシュ
制御部２は、リフレッシュ信号RFSHを論理Ｌレベルに保
持する。

これにより、疑似SRAM装置１は、リフレッシュ信号RF
SHが論理Ｌレベルに保持されている期間が所定時間を超
えた時点で、オートリフレッシュモードからセルフリフ
レッシュモードに移行し、それ以降は、システム電源Vc
がオフして、リフレッシュ制御部２の動作が停止すると
ともに、リフレッシュ信号RFSHが論理Ｌレベルに保持さ
れるので、疑似SRAM装置１は、セルフリフレッシュモー
ドを継続する。

この後、時点T2で電源が再投入されると、システム電
源Vcが立上がり、そのレベルが規定レベルに達すると、
電源断検出回路よりシステム電源が投入されたことがリ
フレッシュ制御部２および電源切換回路３に通知され
る。

これによって、電源切換回路３は、疑似SRAM装置１に
供給する電源をバッテリ５からシステム電源Vcに切り換
えるとともに、リフレッシュ制御部２が動作を開始す
る。

リフレッシュ制御部２は、システム電源Vcの立上がり
から時間Tg（例えば、数十ミリ秒）を経過した時点で、
オートリフレッシュモードの動作を開始し、リフレッシ
ュ信号RFSHの制御を再開する。

このようにして、システム電源Vcが供給されている状
態では、疑似SRAM装置１はオートリフレッシュモードで
リフレッシュ動作され、システム電源Vcが供給されず
に、バッテリ５でバックアップされる状態では、疑似SR
AM装置１はセルフリフレッシュモードでリフレッシュ動
作する。

これにより、疑似SRAM装置１を用いて不揮発性半導体
記憶装置を実現することができる。

［発明が解決しようとする課題］ しかしながら、このような従来装置では、次のような
不都合を生じていた。

すなわち、リフレッシュ制御部２のように、構成素子
がCMOS型の半導体装置では、第７図（ａ），（ｂ）に示
すように、システム電源Vcが立上がると、その立上がり
に同期して信号レベルの途中まで上昇するような信号
が、その出力端にあらわれる。

したがって、上述した装置で、システム電源Vcが一端
オフした後に、再投入されて、システム電源Vcが立上が
るときに、第８図（ａ），（ｂ）に示すように、リフレ
ッシュ制御部２から出力されるリフレッシュ信号RFSHに
も、システム電源Vcの立上がりに同期した信号があらわ
れる。

そのために、その信号レベルが、疑似SRAM装置１が、
入力信号を論理Ｈレベルと判定するスレッシュレベルV
_IHよりも大きくなると、その時点TTでセルフリフレッシ
ュモードが解除され、疑似SRAM装置１は、オートリフレ
ッシュモードのリフレッシュ信号RFSHが入力されるのを
待つ状態となる。このとき、数十マイクロ秒を経過する
までの間にオートリフレッシュモードのリフレッシュ信
号RFSHが入力されない場合には、疑似SRAM装置１の記憶
データが破壊される。

しかしながら、この場合、リフレッシュ制御部２が動
作を開始して、オートリフレッシュモードのリフレッシ
ュ信号RFSHを出力するまでには、上述したように数十ミ
リ秒かかるため、疑似SRAM装置１の記憶データが破壊さ
れるという不都合が生じることがあった。

本発明は、かかる従来装置の実情に鑑みてなされたも
のであり、疑似SRAM装置のリフレッシュ動作を適切に行
えるようにしたメモリバックアップ付半導体記憶装置を
提供することを目的としている。

［課題を解決するための手段］ 本発明は、バッテリバックアップされた疑似SRAM装置
を記憶素子として用いるとともに、CMOS素子の回路から
構成されたリフレッシュ制御装置により疑似SRAM装置の
リフレッシュを制御しているバッテリバックアップ付半
導体記憶装置において、システム電源の立上り時、リフ
レッシュ制御装置から出力される上記システム電源の立
上りによる同期した信号の発生を、分圧して所定値レベ
ルに低減させる信号整形回路を備えたものである。

［作用］ したがって、システム電源の立上がり時に、その立上
がりに同期した信号がリフレッシュ制御部の出力端にあ
らわれたとしても、その信号は、信号整形回路によりレ
ベルが削減されるので、疑似SRAM装置のセルフリフレッ
シュモードが解除されるような事態を回避でき、疑似SR
AM装置の記憶データを適切に保持することができる。

［実施例］ 以下、添付図面を参照しながら、本発明の実施例を詳
細に説明する。

第１図は、本発明の一実施例にかかるバッテリバック
アップ付半導体記憶装置を示している。なお、同図にお
いて、第３図と同一部分には、同一符号を付している。
また、以下においては、本発明に直接関係する部分につ
いてのみ説明を行い、それ以外の部分の説明を省略す
る。

同図において、リフレッシュ制御部２から出力される
リフレッシュ信号RFSHは、システム電源Vcと接地レベル
の間に接続された分圧抵抗回路10の分圧点、および、ダ
イオード11を介して、オア回路12の一方の入力端に加え
られている。

また、オア回路12の一方の入力端とダイオード11との
相互接続端は、接地抵抗13を介して接地レベルに接続さ
れ、オア回路12の他方の入力端は、接地レベルに接続さ
れている。このオア回路12の出力信号は、リフレッシュ
信号RFSHaとして疑似SRAM装置１のリフレッシュ信号入
力端（負論理）に加えられている。

したがって、リフレッシュ信号RFSHは、分圧抵抗回路
10の分圧比により論理Ｈレベルが規定されるとともに、
ダイオード11の順方向電圧降下分Vdoだけレベルが低下
する。

このために、第２図（ａ），（ｂ），（ｃ）に示すよ
うに、システム電源Vcの立上がり時にリフレッシュ信号
RFSHにあらわれる信号成分は、少なくともダイオード11
の順方向電圧降下分Vdoだけ低下し、したがって、リフ
レッシュ信号RFSHaは、疑似SRAM装置１が入力信号を論
理Ｈレベルとして判定するためのスレッシュレベルV_IH
よりも小さくなり、これにより、疑似SRAM装置１のセル
フリフレッシュモードが保持される。

また、この場合には、システム電源Vcが充分に立上が
っていないので、ダイオード11に加えられる信号レベル
は、リフレッシュ制御部２のリフレッシュ信号RFSHの出
力端の信号レベルを、分圧回路10の分圧比に応じた値に
分割した値になり、したがって、オア回路12より出力さ
れるリフレッシュ信号RFSHaは、より小さい値となる。

その結果、疑似SRAM装置１がセルフリフレッシュモー
ドで動作しているときに、システムに電源が投入されて
システム電源Vcが立上がった場合でも、疑似SRAM装置１
がセルフリフレッシュモードを解除するような事態を回
避でき、リフレッシュ制御部２が疑似SRAM装置１をオー
トリフレッシュモードで制御するまでの間、疑似SRAM装
置１のセルフリフレッシュモードを保持することができ
る。

このようにして、本実施例では、疑似SRAM装置１のリ
フレッシュモードを適切に制御することができ、その結
果、疑似SRAM装置１の記憶データを適切に保持させるこ
とができる。

ところで、上述した実施例では、リフレッシュ制御部
から出力するリフレッシュ信号を、分圧回路でレベル整
形したのちに、ダイオードを介してオア回路に加えてい
るが、リフレッシュ信号を整形する信号整形回路の回路
構成は、疑似SRAM装置やリフレッシュ制御部の特性に応
じて、適宜なものにすることができる。

［発明の効果］ 以上説明したように、本発明によれば、バッテリバッ
クアップされた疑似SRAM装置を記憶素子として用いると
ともに、CMOS素子の回路から構成されたリフレッシュ制
御装置により疑似SRAM装置のリフレッシュを制御してい
るバッテリバックアップ付半導体記憶装置において、シ
ステム電源の立上り時、リフレッシュ制御装置から出力
される上記システム電源の立上りによる同期した信号の
発生を、分圧して所定値レベルに低減させる信号整形回
路を備えたので、システム電源の立上がり時に、その立
上がりに同期した信号がリフレッシュ制御装置の出力端
にあらわれたとしても、その信号は、信号整形回路によ
りレベルが削減されるので、疑似SRAM装置のセルフリフ
レッシュモードが解除されることがなく、これによっ
て、疑似SRAM装置の記憶データを適切に保持できるとい
う効果を得る。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるバッテリバックアッ
プ付半導体記憶装置を示すブロック図、第２図は第１図
の装置の動作を説明するための波形図、第３図は従来装
置の一例を示すブロック図、第４図はオートリフレッシ
ュモードを説明するための波形図、第５図はセルフリフ
レッシュモードを説明するための波形図、第６図はリフ
レッシュモードの切り換えについて説明するための波形
図、第７図はCMOS型装置の特性を説明するための波形
図、第８図は従来装置の問題を説明するための波形図で
ある。 10……分圧回路、11……ダイオード、12……オア回路、
13……接地抵抗。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】バッテリバックアップされた疑似SRAM装置
   を記憶素子として用いるとともに、CMOS素子の回路から
   構成されたリフレッシュ制御装置により疑似SRAM装置の
   リフレッシュを制御しているバッテリバックアップ付半
   導体記憶装置において、 システム電源の立上り時、リフレッシュ制御装置から出
   力される上記システム電源の立上りによる同期した信号
   の発生を、分圧して所定値レベルに低減させる信号整形
   回路を備えたことを特徴とするバッテリバックアップ付
   半導体記憶装置。