JPH11353243A - メモリバックアップ制御装置およびメモリバックアップ制御方法 - Google Patents
メモリバックアップ制御装置およびメモリバックアップ制御方法Info
- Publication number
- JPH11353243A JPH11353243A JP10155458A JP15545898A JPH11353243A JP H11353243 A JPH11353243 A JP H11353243A JP 10155458 A JP10155458 A JP 10155458A JP 15545898 A JP15545898 A JP 15545898A JP H11353243 A JPH11353243 A JP H11353243A
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- signal
- memory
- supply voltage
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Abstract
(57)【要約】
【課題】 メモリ制御の高速化を図れるクロック同期式
のシンクロナスＤＲＡＭを用いたシステムにおいて、メ
モリバックアップ動作の移行復帰制御の高速化とメモリ
のデータ保持の信頼性を向上することである。 【解決手段】 電源電圧監視回路５が主電源６の電圧低
下を検出すると、該電圧低下をタイミング回路２に通知
して、ＣＰＵ１に対してセルフリフレッシュ要求信号を
通知し、該セルフリフレッシュ要求信号に応じてＣＰＵ
１からクロックイネーブル信号を送出し、ＳＤＲＡＭ１
１，１２に対するメモリアクセスの制御線から構成され
るコマンド信号とＣＰＵ１からのクロックイネーブル信
号とによりＳＤＲＡＭ１１，１２に対するセルフリフレ
ッシュを起動制御する構成を特徴とする。
のシンクロナスＤＲＡＭを用いたシステムにおいて、メ
モリバックアップ動作の移行復帰制御の高速化とメモリ
のデータ保持の信頼性を向上することである。 【解決手段】 電源電圧監視回路５が主電源６の電圧低
下を検出すると、該電圧低下をタイミング回路２に通知
して、ＣＰＵ１に対してセルフリフレッシュ要求信号を
通知し、該セルフリフレッシュ要求信号に応じてＣＰＵ
１からクロックイネーブル信号を送出し、ＳＤＲＡＭ１
１，１２に対するメモリアクセスの制御線から構成され
るコマンド信号とＣＰＵ１からのクロックイネーブル信
号とによりＳＤＲＡＭ１１，１２に対するセルフリフレ
ッシュを起動制御する構成を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、主電源とバックア
ップ電源とを切り替えながらデータを保持するメモリに
対して電源遮断および復帰を制御するメモリバックアッ
プ制御装置およびメモリバックアップ制御方法に関する
ものである。
ップ電源とを切り替えながらデータを保持するメモリに
対して電源遮断および復帰を制御するメモリバックアッ
プ制御装置およびメモリバックアップ制御方法に関する
ものである。
【０００２】
【従来の技術】一般に大容量のメモリを必要とするシス
テムにおいて、データのバックアップをする場合、メモ
リバックアップ回路は記憶素子としてＤＲＡＭ（ダイナ
ミックＲＡＭ）などの揮発性メモリを用いる。そのＤＲ
ＡＭのデータを保持するためデータをリストア（再書き
込み）するリフレッシュ回路、そのＤＲＡＭリフレッシ
ュにおいてシステム動作時とバックアップ時を切り替え
るセレクタ、システムの電源電圧を監視する電源電庄監
視回路、システムの電源電圧と同一の電圧を得るバック
アップ電源回路から構成される。
テムにおいて、データのバックアップをする場合、メモ
リバックアップ回路は記憶素子としてＤＲＡＭ（ダイナ
ミックＲＡＭ）などの揮発性メモリを用いる。そのＤＲ
ＡＭのデータを保持するためデータをリストア（再書き
込み）するリフレッシュ回路、そのＤＲＡＭリフレッシ
ュにおいてシステム動作時とバックアップ時を切り替え
るセレクタ、システムの電源電圧を監視する電源電庄監
視回路、システムの電源電圧と同一の電圧を得るバック
アップ電源回路から構成される。
【０００３】このような構成において、従来、バックア
ップ動作への移行は、停電等による電源電圧の低下を電
源電圧監視回路で検知した後、システムにリセットを出
力すると同時にバックアップ用のリフレッシュ回路にセ
レクタを切り替え、バックアップ時だけ動作するリフレ
ッシュ回路を起動したり、あるいは、ＤＲＡＭに接続さ
れるＲＡＳ、ＣＡＳによりＣＢＲ（ＣＡＳＢｅｆｏｒｅ
ＲＡＳ）タイミングを生成し、該ＤＲＡＭのセルフリフ
レッシュを起動し、バックアップを行っていた。
ップ動作への移行は、停電等による電源電圧の低下を電
源電圧監視回路で検知した後、システムにリセットを出
力すると同時にバックアップ用のリフレッシュ回路にセ
レクタを切り替え、バックアップ時だけ動作するリフレ
ッシュ回路を起動したり、あるいは、ＤＲＡＭに接続さ
れるＲＡＳ、ＣＡＳによりＣＢＲ（ＣＡＳＢｅｆｏｒｅ
ＲＡＳ）タイミングを生成し、該ＤＲＡＭのセルフリフ
レッシュを起動し、バックアップを行っていた。
【０００４】そして、電源復帰時は、電源電圧の復帰を
電源電圧監視回路で検知した後、システムのリセットを
解除すると同時にＤＲＡＭリフレッシュ回路をバックア
ップ側からシステム側に前記セレクタを切り替えてい
た。
電源電圧監視回路で検知した後、システムのリセットを
解除すると同時にＤＲＡＭリフレッシュ回路をバックア
ップ側からシステム側に前記セレクタを切り替えてい
た。
【０００５】また、バックアップ制御移行復帰時のＤＲ
ＡＭ制御は、システムクロックと非同期のハードウエア
タイミングを利用して行われていた。
ＡＭ制御は、システムクロックと非同期のハードウエア
タイミングを利用して行われていた。
【０００６】
【発明が解決しようとする課題】従来のメモリバックア
ップ制御装置は上記のように構成されているので、第１
に、大容量のメモリを必要とするシステムにおいて、メ
モリ制御を高速に行うには限界があった。
ップ制御装置は上記のように構成されているので、第１
に、大容量のメモリを必要とするシステムにおいて、メ
モリ制御を高速に行うには限界があった。
【０００７】第２に、ＲＡＳ、ＣＡＳ信号のＣＢＲタイ
ミングをハードウエアまたはゲートアレイで生成する必
要があり、制御・処理の更なる簡素化と高速動作を実現
することができないという問題点があった。
ミングをハードウエアまたはゲートアレイで生成する必
要があり、制御・処理の更なる簡素化と高速動作を実現
することができないという問題点があった。
【０００８】本発明は、上記の問題点を解決するために
なされたもので、本発明の目的は、主電源の電圧低下状
態を監視して、メモリアクセスの制御線から構成される
コマンド信号とＣＰＵからのクロックイネーブル信号と
によりメモリに対するセルフリフレッシュを起動制御す
ることにより、メモリ制御の高速化を図れるクロック同
期式のシンクロナスＤＲＡＭを用いたシステムにおい
て、メモリバックアップ動作の移行復帰制御の高速化と
メモリのデータ保持の信頼性を向上できるメモリバック
アップ制御装置およびメモリバックアップ制御方法を提
供することにある。
なされたもので、本発明の目的は、主電源の電圧低下状
態を監視して、メモリアクセスの制御線から構成される
コマンド信号とＣＰＵからのクロックイネーブル信号と
によりメモリに対するセルフリフレッシュを起動制御す
ることにより、メモリ制御の高速化を図れるクロック同
期式のシンクロナスＤＲＡＭを用いたシステムにおい
て、メモリバックアップ動作の移行復帰制御の高速化と
メモリのデータ保持の信頼性を向上できるメモリバック
アップ制御装置およびメモリバックアップ制御方法を提
供することにある。
【０００９】
【課題を解決するための手段】本発明に係る第１の発明
は、ＣＰＵがメモリに対するリフレッシュを主電源また
はバックアップ電源の供給を受けて制御するメモリバッ
クアップ制御装置であって、前記主電源の電源電圧の低
下を検出して電源電圧低下検知信号を出力する電源電圧
低下検知信号出力手段と、前記電源電圧低下検知信号出
力手段から出力される電源電圧低下検知信号に基づいて
ＣＰＵに対してセルフリフレッシュ開始要求信号を出力
するセルフリフレッシュ開始要求信号出力手段と、前記
セルフリフレッシュ開始要求信号出力手段から出力され
る前記セルフリフレッシュ開始要求信号に基づいて前記
ＣＰＵのシステムクロックに同期するクロックイネーブ
ル信号を出力するクロックイネーブル信号出力手段と、
前記メモリヘの制御線の組み合わせによるコマンド信号
を前記メモリに出力するコマンド信号出力手段とを有
し、前記クロックイネーブル信号出力手段から出力され
るクロックイネーブル信号と前記コマンド信号出力手段
から出力されるコマンド信号とに基づいて前記メモリの
セルフリフレッシュを起動するものである。
は、ＣＰＵがメモリに対するリフレッシュを主電源また
はバックアップ電源の供給を受けて制御するメモリバッ
クアップ制御装置であって、前記主電源の電源電圧の低
下を検出して電源電圧低下検知信号を出力する電源電圧
低下検知信号出力手段と、前記電源電圧低下検知信号出
力手段から出力される電源電圧低下検知信号に基づいて
ＣＰＵに対してセルフリフレッシュ開始要求信号を出力
するセルフリフレッシュ開始要求信号出力手段と、前記
セルフリフレッシュ開始要求信号出力手段から出力され
る前記セルフリフレッシュ開始要求信号に基づいて前記
ＣＰＵのシステムクロックに同期するクロックイネーブ
ル信号を出力するクロックイネーブル信号出力手段と、
前記メモリヘの制御線の組み合わせによるコマンド信号
を前記メモリに出力するコマンド信号出力手段とを有
し、前記クロックイネーブル信号出力手段から出力され
るクロックイネーブル信号と前記コマンド信号出力手段
から出力されるコマンド信号とに基づいて前記メモリの
セルフリフレッシュを起動するものである。
【００１０】本発明に係る第２の発明は、前記電源電圧
低下検知信号出力手段から出力される前記電源電圧低下
検知信号に基づいてリセット信号を出力するリセット信
号出力手段と、前記クロックイネーブル信号による前記
メモリの初期設定動作終了に基づいてクロックイネーブ
ル信号をマスクするクロックイネーブルマスク信号を出
力するクロックイネーブルマスク信号出力手段と、前記
バックアップ電源の電圧と基準電圧とを比較してバック
アップ電源電圧検出信号を出力する比較出力手段と、前
記リセット信号出力手段から出力されるリセット信号と
前記クロックイネーブルマスク信号との論理条件に基づ
いて前記クロックイネーブル信号と前記バックアップ電
源電圧検出信号とを切り替える第１の切替手段とを有す
るものである。
低下検知信号出力手段から出力される前記電源電圧低下
検知信号に基づいてリセット信号を出力するリセット信
号出力手段と、前記クロックイネーブル信号による前記
メモリの初期設定動作終了に基づいてクロックイネーブ
ル信号をマスクするクロックイネーブルマスク信号を出
力するクロックイネーブルマスク信号出力手段と、前記
バックアップ電源の電圧と基準電圧とを比較してバック
アップ電源電圧検出信号を出力する比較出力手段と、前
記リセット信号出力手段から出力されるリセット信号と
前記クロックイネーブルマスク信号との論理条件に基づ
いて前記クロックイネーブル信号と前記バックアップ電
源電圧検出信号とを切り替える第１の切替手段とを有す
るものである。
【００１１】本発明に係る第３の発明は、前記主電源の
電圧復帰状態を検出して前記電源電圧低下検知信号を解
除する信号解除手段と、前記信号解除手段による電源電
圧低下検知信号の解除に従い、前記リセット信号を解除
するリセット信号解除手段と、前記ＣＰＵおよび前記メ
モリの初期設定後、バックアップ動作中かどうかを判別
する判別手段と、前記判別手段によりバックアップ動作
中であると判別された場合には、前記セルフリフレッシ
ュ開始要求信号を条件出力する条件出力手段と、前記条
件出力手段から条件出力される前記セルフリフレッシュ
開始要求信号に従い、前記バックアップ電源電圧検出信
号を前記クロックイネーブル信号に切り替える第２の切
替手段と、前記セルフリフレッシュ開始要求信号出力か
ら一定時間後に、セルフリフレッシュ解除要求信号を出
力するタイミング遅延出力手段とを有するものである。
電圧復帰状態を検出して前記電源電圧低下検知信号を解
除する信号解除手段と、前記信号解除手段による電源電
圧低下検知信号の解除に従い、前記リセット信号を解除
するリセット信号解除手段と、前記ＣＰＵおよび前記メ
モリの初期設定後、バックアップ動作中かどうかを判別
する判別手段と、前記判別手段によりバックアップ動作
中であると判別された場合には、前記セルフリフレッシ
ュ開始要求信号を条件出力する条件出力手段と、前記条
件出力手段から条件出力される前記セルフリフレッシュ
開始要求信号に従い、前記バックアップ電源電圧検出信
号を前記クロックイネーブル信号に切り替える第２の切
替手段と、前記セルフリフレッシュ開始要求信号出力か
ら一定時間後に、セルフリフレッシュ解除要求信号を出
力するタイミング遅延出力手段とを有するものである。
【００１２】本発明に係る第４の発明は、ＣＰＵがメモ
リに対するリフレッシュを主電源またはバックアップ電
源の供給を受けて制御するメモリバックアップ制御方法
であって、前記主電源の電源電圧の低下を検出して電源
電圧低下検知信号を出力する電源電圧低下検知信号出力
工程と、前記電源電圧低下検知信号出力工程により出力
される電源電圧低下検知信号に基づいてＣＰＵに対して
セルフリフレッシュ開始要求信号を出力するセルフリフ
レッシュ開始要求信号出力工程と、前記セルフリフレッ
シュ開始要求信号出力工程により出力される前記セルフ
リフレッシュ開始要求信号に基づいて前記ＣＰＵのシス
テムクロックに同期するクロックイネーブル信号を出力
するクロックイネーブル信号出力工程と、前記メモリヘ
の制御線の組み合わせによるコマンド信号を前記メモリ
に出力するコマンド信号出力工程とを有し、前記クロッ
クイネーブル信号出力工程により出力されるクロックイ
ネーブル信号と前記コマンド信号出力工程により出力さ
れるコマンド信号とに基づいて前記メモリのセルフリフ
レッシュを起動するものである。
リに対するリフレッシュを主電源またはバックアップ電
源の供給を受けて制御するメモリバックアップ制御方法
であって、前記主電源の電源電圧の低下を検出して電源
電圧低下検知信号を出力する電源電圧低下検知信号出力
工程と、前記電源電圧低下検知信号出力工程により出力
される電源電圧低下検知信号に基づいてＣＰＵに対して
セルフリフレッシュ開始要求信号を出力するセルフリフ
レッシュ開始要求信号出力工程と、前記セルフリフレッ
シュ開始要求信号出力工程により出力される前記セルフ
リフレッシュ開始要求信号に基づいて前記ＣＰＵのシス
テムクロックに同期するクロックイネーブル信号を出力
するクロックイネーブル信号出力工程と、前記メモリヘ
の制御線の組み合わせによるコマンド信号を前記メモリ
に出力するコマンド信号出力工程とを有し、前記クロッ
クイネーブル信号出力工程により出力されるクロックイ
ネーブル信号と前記コマンド信号出力工程により出力さ
れるコマンド信号とに基づいて前記メモリのセルフリフ
レッシュを起動するものである。
【００１３】本発明に係る第５の発明は、前記電源電圧
低下検知信号出力工程により出力される前記電源電圧低
下検知信号に基づいてリセット信号を出力するリセット
信号出力工程と、前記クロックイネーブル信号による前
記メモリの初期設定動作終了に基づいてクロックイネー
ブル信号をマスクするクロックイネーブルマスク信号を
出力するクロックイネーブルマスク信号出力工程と、前
記バックアップ電源の電圧と基準電圧とを比較してバッ
クアップ電源電圧検出信号を出力する比較出力工程と、
前記リセット信号出力工程から出力されるリセット信号
と前記クロックイネーブルマスク信号との論理条件に基
づいて前記クロックイネーブル信号と前記バックアップ
電源電圧検出信号とを切り替える第１の切替工程とを有
するものである。
低下検知信号出力工程により出力される前記電源電圧低
下検知信号に基づいてリセット信号を出力するリセット
信号出力工程と、前記クロックイネーブル信号による前
記メモリの初期設定動作終了に基づいてクロックイネー
ブル信号をマスクするクロックイネーブルマスク信号を
出力するクロックイネーブルマスク信号出力工程と、前
記バックアップ電源の電圧と基準電圧とを比較してバッ
クアップ電源電圧検出信号を出力する比較出力工程と、
前記リセット信号出力工程から出力されるリセット信号
と前記クロックイネーブルマスク信号との論理条件に基
づいて前記クロックイネーブル信号と前記バックアップ
電源電圧検出信号とを切り替える第１の切替工程とを有
するものである。
【００１４】本発明に係る第６の発明は、前記主電源の
電圧復帰状態を検出して前記電源電圧低下検知信号を解
除する信号解除工程と、前記信号解除工程による電源電
圧低下検知信号の解除に従い、前記リセット信号を解除
するリセット信号解除工程と、前記ＣＰＵおよび前記メ
モリの初期設定後、バックアップ動作中かどうかを判別
する判別工程と、前記判別工程によりバックアップ動作
中であると判別された場合には、前記セルフリフレッシ
ュ開始要求信号を条件出力する条件出力工程と、前記条
件出力工程により条件出力される前記セルフリフレッシ
ュ開始要求信号に従い、前記バックアップ電源電圧検出
信号を前記クロックイネーブル信号に切り替える第２の
切替工程と、前記セルフリフレッシュ開始要求信号出力
から一定時間後に、セルフリフレッシュ解除要求信号を
出力するタイミング遅延出力工程とを有するものであ
る。
電圧復帰状態を検出して前記電源電圧低下検知信号を解
除する信号解除工程と、前記信号解除工程による電源電
圧低下検知信号の解除に従い、前記リセット信号を解除
するリセット信号解除工程と、前記ＣＰＵおよび前記メ
モリの初期設定後、バックアップ動作中かどうかを判別
する判別工程と、前記判別工程によりバックアップ動作
中であると判別された場合には、前記セルフリフレッシ
ュ開始要求信号を条件出力する条件出力工程と、前記条
件出力工程により条件出力される前記セルフリフレッシ
ュ開始要求信号に従い、前記バックアップ電源電圧検出
信号を前記クロックイネーブル信号に切り替える第２の
切替工程と、前記セルフリフレッシュ開始要求信号出力
から一定時間後に、セルフリフレッシュ解除要求信号を
出力するタイミング遅延出力工程とを有するものであ
る。
【００１５】本発明に係る第７の発明は、ＣＰＵがメモ
リに対するリフレッシュを主電源またはバックアップ電
源の供給を受けて制御するメモリバックアップ制御方法
であって、通常動作時より消費電力を低減する低消費電
力モードに移行する時、前記セルフリフレッシュ開始要
求信号に従い、前記クロックイネーブル信号を出力し、
前記ＣＰＵのシステムクロックに同期した前記クロック
イネーブル信号と前記コマンド信号とに基づいて前記メ
モリのセルフリフレッシュを起動するものである。
リに対するリフレッシュを主電源またはバックアップ電
源の供給を受けて制御するメモリバックアップ制御方法
であって、通常動作時より消費電力を低減する低消費電
力モードに移行する時、前記セルフリフレッシュ開始要
求信号に従い、前記クロックイネーブル信号を出力し、
前記ＣＰＵのシステムクロックに同期した前記クロック
イネーブル信号と前記コマンド信号とに基づいて前記メ
モリのセルフリフレッシュを起動するものである。
【００１６】本発明に係る第８の発明は、前記低消費電
力モード時に、前記主電源の電圧が低下して前記電源電
圧低下検知信号が出力される場合に、前記リセット信号
と前記クロックイネーブルマスク信号との論理条件に従
い、前記クロックイネーブル信号を前記バックアップ電
源電圧検出信号に切り替えるものである。
力モード時に、前記主電源の電圧が低下して前記電源電
圧低下検知信号が出力される場合に、前記リセット信号
と前記クロックイネーブルマスク信号との論理条件に従
い、前記クロックイネーブル信号を前記バックアップ電
源電圧検出信号に切り替えるものである。
【００１７】
【発明の実施の形態】図１は、本発明の一実施形態を示
すメモリのバックアップ制御装置の構成を説明するブロ
ック図であり、例えばシンクロナスＤＲＡＭ（以下ＳＤ
ＲＡＭ）のバックアップ制御装置に対応する。
すメモリのバックアップ制御装置の構成を説明するブロ
ック図であり、例えばシンクロナスＤＲＡＭ（以下ＳＤ
ＲＡＭ）のバックアップ制御装置に対応する。
【００１８】図において、１はバスコントローラとして
機能するＣＰＵで、データバスＤＡＴＡＢＵＳ，アドレ
スバスＡＤＤＲＥＳＳＢＵＳを介してＳＤＲＡＭ１１，
１２のメモリアクセスを制御する。２はタイミングおよ
びロジック回路（以下、タイミング回路という）で、タ
イミング回路と論理ゲートから構成される。３はリセッ
ト出力回路で、クロック監視機能を有する。リセット出
力回路３にはＷＤＣＬＫ信号が入力される。ＳＣＫはシ
ステムクロックである。
機能するＣＰＵで、データバスＤＡＴＡＢＵＳ，アドレ
スバスＡＤＤＲＥＳＳＢＵＳを介してＳＤＲＡＭ１１，
１２のメモリアクセスを制御する。２はタイミングおよ
びロジック回路（以下、タイミング回路という）で、タ
イミング回路と論理ゲートから構成される。３はリセッ
ト出力回路で、クロック監視機能を有する。リセット出
力回路３にはＷＤＣＬＫ信号が入力される。ＳＣＫはシ
ステムクロックである。
【００１９】４は比較回路で、バックアップ電源７の電
圧と基準電圧とを比較し、その比較結果をタイミングお
よびロジック回路２とセレクタ１０に対して出力する。
５は電源電圧監視回路で、システムの電源電圧の低下状
態および復帰状態を検知する。６は主電源で、ＡＣ商用
電源等からシステム電源を各部に供給する。
圧と基準電圧とを比較し、その比較結果をタイミングお
よびロジック回路２とセレクタ１０に対して出力する。
５は電源電圧監視回路で、システムの電源電圧の低下状
態および復帰状態を検知する。６は主電源で、ＡＣ商用
電源等からシステム電源を各部に供給する。
【００２０】８は電圧変換回路で、バックアップ電源７
の電圧をＳＤＲＡＭ１１，１２の電源電圧ＶＣＣに変換
する。９はアドレスデコーダで、アドレスバスＡＤＤＲ
ＥＳＳＢＵＳ上のアドレスを解析する。１０はセレクタ
で、ＳＤＲＡＭ１１，１２へのＣＫＥ信号をＣＰＵ側と
バックアップ側で切り替える。
の電圧をＳＤＲＡＭ１１，１２の電源電圧ＶＣＣに変換
する。９はアドレスデコーダで、アドレスバスＡＤＤＲ
ＥＳＳＢＵＳ上のアドレスを解析する。１０はセレクタ
で、ＳＤＲＡＭ１１，１２へのＣＫＥ信号をＣＰＵ側と
バックアップ側で切り替える。
【００２１】ＳＤＲＡＭ１１，１２はシンクロナスＤＲ
ＡＭで構成され、システムクロックＳＣＫがクロックポ
ートＣＬＫに入力される。１３はＡＮＤ論理ゲートで、
リセット出力回路３の出力とＣＰＵ１からのＣＫＥＭ信
号とのアンド処理を行い、その結果信号（ＣＫＥＳＥＬ
信号）をセレクタ１０に出力する。
ＡＭで構成され、システムクロックＳＣＫがクロックポ
ートＣＬＫに入力される。１３はＡＮＤ論理ゲートで、
リセット出力回路３の出力とＣＰＵ１からのＣＫＥＭ信
号とのアンド処理を行い、その結果信号（ＣＫＥＳＥＬ
信号）をセレクタ１０に出力する。
【００２２】１４、１５、１６、１７はＯＲ論理ゲート
で、該ゲート出力でＳＤＲＡＭ１１，１２の入出力デー
タを制御する。
で、該ゲート出力でＳＤＲＡＭ１１，１２の入出力デー
タを制御する。
【００２３】図２は、図１に示したＳＤＲＡＭ１１，１
２のセルフリフレッシュ移行コマンド（ＳＥＬＦ）とセ
ルフリフレッシュ解除コマンド（ＳＥＬＦＸ）の発行状
態を示すタイミングチャートである。図において、ｔ
PDE は、セルフリフレッシュ終了時のＣＫＥ信号ホール
ド時間、ｔRCは、リフレッシュアクティブコマンド遅延
時間を表す。
２のセルフリフレッシュ移行コマンド（ＳＥＬＦ）とセ
ルフリフレッシュ解除コマンド（ＳＥＬＦＸ）の発行状
態を示すタイミングチャートである。図において、ｔ
PDE は、セルフリフレッシュ終了時のＣＫＥ信号ホール
ド時間、ｔRCは、リフレッシュアクティブコマンド遅延
時間を表す。
【００２４】図３は、図１に示したＳＤＲＡＭｌｌ、１
２の詳細構成を示す回路図であり、一例として、×１６
ビット構成のＳＤＲＡＭを示してある。なお、図１と同
一のものには同一の符号を付してある。
２の詳細構成を示す回路図であり、一例として、×１６
ビット構成のＳＤＲＡＭを示してある。なお、図１と同
一のものには同一の符号を付してある。
【００２５】図に示すように、ＳＤＲＡＭ１１，１２
は、ＣＫＥ端子と制御線の組み合わせコマンドであるチ
ップセレクトＣＳ、ローアドレスストローブＲＡＳ、カ
ラムアドレスストローブＣＡＳ、書き込みイネーブルＷ
Ｅ、アドレス端子、システムクロックに同期するＣＬＫ
端子で制御される。
は、ＣＫＥ端子と制御線の組み合わせコマンドであるチ
ップセレクトＣＳ、ローアドレスストローブＲＡＳ、カ
ラムアドレスストローブＣＡＳ、書き込みイネーブルＷ
Ｅ、アドレス端子、システムクロックに同期するＣＬＫ
端子で制御される。
【００２６】入出力データの制御は、入力マスク／出力
ディスエーブルを下位ビット（ＤＯ〜７）、上位ビット
（Ｄ８〜１５）に対してＤＱＭＬ、ＤＱＭＵ信号により
制御される。ＶＢは、バックアップ電源７または該バッ
クアップ電源７の電圧変換回路８の出力電源、及び主電
源通電時は主電源６が供給される。
ディスエーブルを下位ビット（ＤＯ〜７）、上位ビット
（Ｄ８〜１５）に対してＤＱＭＬ、ＤＱＭＵ信号により
制御される。ＶＢは、バックアップ電源７または該バッ
クアップ電源７の電圧変換回路８の出力電源、及び主電
源通電時は主電源６が供給される。
【００２７】図４は、本発明に係るメモリバックアップ
制御装置における電源遮断または停電時におけるバック
アップ動作への移行を示すタイミングチャートである。
制御装置における電源遮断または停電時におけるバック
アップ動作への移行を示すタイミングチャートである。
【００２８】図において、主電源６がＯＦＦし、ＳＤＲ
ＡＭｌｌ，１２への電源ＶＣＣが低下すると、電源電圧
監視回路５から電源電圧低下検知信号（／ＰＲＳＴ信
号：／は負論理を示す）をＬｏｗ出力し、タイミング回
路２では、該／ＰＲＳＴ信号Ｌｏｗを受けて、セルフリ
フレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）をＣ
ＰＵ１に対して出力する。
ＡＭｌｌ，１２への電源ＶＣＣが低下すると、電源電圧
監視回路５から電源電圧低下検知信号（／ＰＲＳＴ信
号：／は負論理を示す）をＬｏｗ出力し、タイミング回
路２では、該／ＰＲＳＴ信号Ｌｏｗを受けて、セルフリ
フレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）をＣ
ＰＵ１に対して出力する。
【００２９】これを受けて、ＣＰＵ１は、該ＳＲＦＲＱ
信号のＨｉｇｈ状態に従い、ＣＫＥ信号をクロックの立
ち上がりに同期してＬｏｗにすると、セレクタ１０は主
電源通電時、ＣＰＵ１側に接続されるので、ＳＤＲＡＭ
ｌｌ，１２側のＣＫＥ端子もＬｏｗに切り替わる。
信号のＨｉｇｈ状態に従い、ＣＫＥ信号をクロックの立
ち上がりに同期してＬｏｗにすると、セレクタ１０は主
電源通電時、ＣＰＵ１側に接続されるので、ＳＤＲＡＭ
ｌｌ，１２側のＣＫＥ端子もＬｏｗに切り替わる。
【００３０】同時に、図２に示すようにコマンド（ＳＥ
ＬＦ）を出力する。ＳＤＲＡＭ１１，１２に対するセル
フリフレッシュ起動完了後、ＣＰＵ１は、ＣＫＥＭ信号
をＬｏｗとし、ＣＰＵ１からのリセット信号（／ＲＥＳ
ＥＴ信号）とのＡＮＤ論理ゲート１３の出力であるＣＫ
ＥＳＥＬ信号をＬｏｗにし、セレクタ１０をバックアッ
プ電源側（ＢＡＬＲＭ）に切り替える。その後、上記リ
セット信号をＬｏｗにし、バックアップ動作に移行す
る。
ＬＦ）を出力する。ＳＤＲＡＭ１１，１２に対するセル
フリフレッシュ起動完了後、ＣＰＵ１は、ＣＫＥＭ信号
をＬｏｗとし、ＣＰＵ１からのリセット信号（／ＲＥＳ
ＥＴ信号）とのＡＮＤ論理ゲート１３の出力であるＣＫ
ＥＳＥＬ信号をＬｏｗにし、セレクタ１０をバックアッ
プ電源側（ＢＡＬＲＭ）に切り替える。その後、上記リ
セット信号をＬｏｗにし、バックアップ動作に移行す
る。
【００３１】図４に示すように、／ＰＲＳＴ信号のＬｏ
ｗから／ＲＥＳＥＴ信号のＬｏｗまでの時間ｔｌは、タ
イミング回路２で、ＣＫＥＭ信号のＬｏｗ出力以降に設
定する。
ｗから／ＲＥＳＥＴ信号のＬｏｗまでの時間ｔｌは、タ
イミング回路２で、ＣＫＥＭ信号のＬｏｗ出力以降に設
定する。
【００３２】図５は、本発明に係るメモリバックアップ
制御装置におけるバックアップ動作が保持されている場
合の電源通電後の復帰を示すタイミングチャートであ
る。
制御装置におけるバックアップ動作が保持されている場
合の電源通電後の復帰を示すタイミングチャートであ
る。
【００３３】図に示すように、主電源６通電後、電源電
圧監視回路５が電源電圧の復帰を検知すると、／ＰＲＳ
Ｔ信号をＨｉｇｈに解除し、該／ＰＲＳＴ信号を受けて
リセット出力回路３は／ＲＥＳＥＴ信号をＨｉｇｈに解
除する。
圧監視回路５が電源電圧の復帰を検知すると、／ＰＲＳ
Ｔ信号をＨｉｇｈに解除し、該／ＰＲＳＴ信号を受けて
リセット出力回路３は／ＲＥＳＥＴ信号をＨｉｇｈに解
除する。
【００３４】そして、ＳＤＲＡＭ１１，１２の初期設定
後、システム側のみセルフリフレッシュ動作状態にする
ため、セレクタ１０がＳＤＲＡＭ１１，１２ヘのＣＫＥ
信号をバックアップ側（ＢＡＬＲＭ）に接続した状態
で、タイミング回路２がＣＰＵ１に対してセルフリフレ
ッシュ開始要求（ＳＲＦＲＱ：Ｈｉｇｈ）を出力し、Ｃ
ＰＵ１はタイミング回路２からの該ＳＲＦＲＱ信号を受
けて、ＣＫＥ信号をＬｏｗ出力する。その後、ＳＤＲＡ
Ｍ１１，１２のセルフリフレッシュを解除するため、Ｃ
ＫＥＭ信号をＨｉｇｈにし、セレクタ１０をＣＰＵ１側
に切り替える。
後、システム側のみセルフリフレッシュ動作状態にする
ため、セレクタ１０がＳＤＲＡＭ１１，１２ヘのＣＫＥ
信号をバックアップ側（ＢＡＬＲＭ）に接続した状態
で、タイミング回路２がＣＰＵ１に対してセルフリフレ
ッシュ開始要求（ＳＲＦＲＱ：Ｈｉｇｈ）を出力し、Ｃ
ＰＵ１はタイミング回路２からの該ＳＲＦＲＱ信号を受
けて、ＣＫＥ信号をＬｏｗ出力する。その後、ＳＤＲＡ
Ｍ１１，１２のセルフリフレッシュを解除するため、Ｃ
ＫＥＭ信号をＨｉｇｈにし、セレクタ１０をＣＰＵ１側
に切り替える。
【００３５】再度、タイミング回路２は、ＳＲＦＲＱ信
号をＬｏｗにし、セルフリフレッシュ解除要求を出力す
る。なお、ＳＲＦＲＱ信号ＨｉｇｈからＬｏｗまでの時
間ｔ２は、タイミング回路２で、ＣＫＥＭ信号Ｈｉｇｈ
出力以降に設定する。
号をＬｏｗにし、セルフリフレッシュ解除要求を出力す
る。なお、ＳＲＦＲＱ信号ＨｉｇｈからＬｏｗまでの時
間ｔ２は、タイミング回路２で、ＣＫＥＭ信号Ｈｉｇｈ
出力以降に設定する。
【００３６】該セルフリフレッシュ解除要求を受けて、
ＣＰＵ１はＣＫＥ信号をＨｉｇｈ、及び図２に示すよう
にセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）を出
力し、バックアップ動作から復帰する。
ＣＰＵ１はＣＫＥ信号をＨｉｇｈ、及び図２に示すよう
にセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）を出
力し、バックアップ動作から復帰する。
【００３７】図６は、本発明に係るメモリバックアップ
制御装置におけるバックアップ動作が保持されていない
場合の電源通電後の復帰を示すタイミングチャートであ
る。
制御装置におけるバックアップ動作が保持されていない
場合の電源通電後の復帰を示すタイミングチャートであ
る。
【００３８】この図に示すように、主電源６通電後、電
源電圧監視回路５が電源電圧の復帰を検知すると、／Ｐ
ＲＳＴ信号をＨｉｇｈに解除し、該／ＰＲＳＴ信号を受
けてリセット出力回路３はリセット信号をＨｉｇｈに解
除する。ＳＤＲＡＭ１１，１２の初期設定後、ＣＫＥＭ
信号をＨｉｇｈにし、セレクタ１０をＣＰＵ１側に切り
替え、初期設定動作を完了する。
源電圧監視回路５が電源電圧の復帰を検知すると、／Ｐ
ＲＳＴ信号をＨｉｇｈに解除し、該／ＰＲＳＴ信号を受
けてリセット出力回路３はリセット信号をＨｉｇｈに解
除する。ＳＤＲＡＭ１１，１２の初期設定後、ＣＫＥＭ
信号をＨｉｇｈにし、セレクタ１０をＣＰＵ１側に切り
替え、初期設定動作を完了する。
【００３９】図７は、本発明に係るメモリバックアップ
制御装置における低消費電力モード移行時、及び電源遮
断または停電時におけるバックアップ動作への移行を示
すタイミングチャートである。
制御装置における低消費電力モード移行時、及び電源遮
断または停電時におけるバックアップ動作への移行を示
すタイミングチャートである。
【００４０】この図に示すように、低消費電力モードヘ
の移行要因（ＥＳＳ要因）をタイミング回路２で受けと
ると、該タイミング回路２からセルフリフレッシュ開始
要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力する。
の移行要因（ＥＳＳ要因）をタイミング回路２で受けと
ると、該タイミング回路２からセルフリフレッシュ開始
要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力する。
【００４１】ＣＰＵ１は、該ＳＲＦＲＱ信号のＨｉｇｈ
に従い、ＣＫＥ信号をクロックの立ち上がりに同期して
Ｌｏｗにすると、セレクタ１０は主電源通電中の通常モ
ード時は、ＣＰＵ１側に接続されるので、ＳＤＲＡＭｌ
ｌ、１２側のＣＫＥ端子もＬｏｗに切り替わる。同時
に、図２に示すようにコマンド（ＳＥＬＦ）を出力し、
ＳＤＲＡＭ１１，１２のセルフリフレッシュを起動す
る。
に従い、ＣＫＥ信号をクロックの立ち上がりに同期して
Ｌｏｗにすると、セレクタ１０は主電源通電中の通常モ
ード時は、ＣＰＵ１側に接続されるので、ＳＤＲＡＭｌ
ｌ、１２側のＣＫＥ端子もＬｏｗに切り替わる。同時
に、図２に示すようにコマンド（ＳＥＬＦ）を出力し、
ＳＤＲＡＭ１１，１２のセルフリフレッシュを起動す
る。
【００４２】そして、主電源６がＯＦＦし、ＳＤＲＡＭ
ｌｌ，１２への電源ＶＣＣが低下すると電源電圧監視回
路５から電源電圧低下検知信号（／ＰＲＳＴ）をＬｏｗ
出力し、タイミング回路２では、低消費電力モード状態
であるかをＷＤＩＮＨ信号から判断し、低消費電力モー
ドである場合、該／ＰＲＳＴ信号のＬｏｗを受けて、Ｃ
ＫＥＭ信号をＬｏｗにし、リセット信号とのＡＮＤ論理
ゲート１３の出力であるＣＫＥＳＥＬ信号をＬｏｗに
し、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）
に切り替える。その後、リセット信号をＬｏｗにし、バ
ックアップ動作に移行する。
ｌｌ，１２への電源ＶＣＣが低下すると電源電圧監視回
路５から電源電圧低下検知信号（／ＰＲＳＴ）をＬｏｗ
出力し、タイミング回路２では、低消費電力モード状態
であるかをＷＤＩＮＨ信号から判断し、低消費電力モー
ドである場合、該／ＰＲＳＴ信号のＬｏｗを受けて、Ｃ
ＫＥＭ信号をＬｏｗにし、リセット信号とのＡＮＤ論理
ゲート１３の出力であるＣＫＥＳＥＬ信号をＬｏｗに
し、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）
に切り替える。その後、リセット信号をＬｏｗにし、バ
ックアップ動作に移行する。
【００４３】なお、／ＰＲＳＴ信号Ｌｏｗから／ＲＥＳ
ＥＴ信号Ｌｏｗまでの時間ｔ３は、タイミング回路２
で、ＣＫＥＭ信号Ｌｏｗ出力以降に設定する。
ＥＴ信号Ｌｏｗまでの時間ｔ３は、タイミング回路２
で、ＣＫＥＭ信号Ｌｏｗ出力以降に設定する。
【００４４】以下、本実施形態の特徴的構成について図
１等を参照して説明する。
１等を参照して説明する。
【００４５】上記のように構成されたＣＰＵ１がメモリ
（ＳＤＲＡＭ１１，１２）に対するリフレッシュを主電
源６またはバックアップ電源７の供給を受けて制御する
メモリバックアップ制御装置であって、前記主電源６の
電源電圧の低下を検出して電源電圧低下検知信号を出力
する電源電圧低下検知信号出力手段（電源電圧監視回路
５）と、前記電源電圧低下検知信号出力手段から出力さ
れる電源電圧低下検知信号に基づいてＣＰＵ１に対して
セルフリフレッシュ開始要求信号を出力するセルフリフ
レッシュ開始要求信号出力手段（タイミング回路２）
と、前記セルフリフレッシュ開始要求信号出力手段から
出力される前記セルフリフレッシュ開始要求信号に基づ
いて前記ＣＰＵのシステムクロックに同期するクロック
イネーブル信号を出力するクロックイネーブル信号出力
手段（ＣＰＵ１による）と、前記メモリヘの制御線の組
み合わせによるコマンド信号を前記メモリに出力するコ
マンド信号出力手段（ＣＰＵ１のＲＡＳ，ＣＳ，ＣＡ
Ｓ，ＷＥ等を含む）とを有し、前記クロックイネーブル
信号出力手段から出力されるクロックイネーブル信号と
前記コマンド信号出力手段から出力されるコマンド信号
とに基づいて前記メモリのセルフリフレッシュを起動す
るので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲタイ
ミングをハードウエアまたはゲートアレイで生成する必
要が無く、前記セルフリフレッシュ開始要求信号で、ク
ロック同期のコマンド信号を入力するので、制御の簡素
化と高速動作を実現することができる。
（ＳＤＲＡＭ１１，１２）に対するリフレッシュを主電
源６またはバックアップ電源７の供給を受けて制御する
メモリバックアップ制御装置であって、前記主電源６の
電源電圧の低下を検出して電源電圧低下検知信号を出力
する電源電圧低下検知信号出力手段（電源電圧監視回路
５）と、前記電源電圧低下検知信号出力手段から出力さ
れる電源電圧低下検知信号に基づいてＣＰＵ１に対して
セルフリフレッシュ開始要求信号を出力するセルフリフ
レッシュ開始要求信号出力手段（タイミング回路２）
と、前記セルフリフレッシュ開始要求信号出力手段から
出力される前記セルフリフレッシュ開始要求信号に基づ
いて前記ＣＰＵのシステムクロックに同期するクロック
イネーブル信号を出力するクロックイネーブル信号出力
手段（ＣＰＵ１による）と、前記メモリヘの制御線の組
み合わせによるコマンド信号を前記メモリに出力するコ
マンド信号出力手段（ＣＰＵ１のＲＡＳ，ＣＳ，ＣＡ
Ｓ，ＷＥ等を含む）とを有し、前記クロックイネーブル
信号出力手段から出力されるクロックイネーブル信号と
前記コマンド信号出力手段から出力されるコマンド信号
とに基づいて前記メモリのセルフリフレッシュを起動す
るので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲタイ
ミングをハードウエアまたはゲートアレイで生成する必
要が無く、前記セルフリフレッシュ開始要求信号で、ク
ロック同期のコマンド信号を入力するので、制御の簡素
化と高速動作を実現することができる。
【００４６】また、前記電源電圧低下検知信号出力手段
から出力される前記電源電圧低下検知信号に基づいてリ
セット信号を出力するリセット信号出力手段（リセット
回路３）と、前記クロックイネーブル信号による前記メ
モリの初期設定動作終了に基づいてクロックイネーブル
信号をマスクするクロックイネーブルマスク信号を出力
するクロックイネーブルマスク信号出力手段と、前記バ
ックアップ電源の電圧と基準電圧とを比較してバックア
ップ電源電圧検出信号を出力する比較出力手段（比較回
路４）と、前記リセット信号出力手段（リセット出力回
路３の出力）から出力されるリセット信号と前記クロッ
クイネーブルマスク信号ＣＫＥＭとの論理条件（アンド
ゲート１３による論理演算条件）に基づいて前記クロッ
クイネーブル信号と前記バックアップ電源電圧検出信号
とを切り替える第１の切替手段（セレクタ１０）とを有
するので、速やかにバックアップ電源側に切り替え動作
を行えるので、切り替え時の信頼性を向上することがで
きる。
から出力される前記電源電圧低下検知信号に基づいてリ
セット信号を出力するリセット信号出力手段（リセット
回路３）と、前記クロックイネーブル信号による前記メ
モリの初期設定動作終了に基づいてクロックイネーブル
信号をマスクするクロックイネーブルマスク信号を出力
するクロックイネーブルマスク信号出力手段と、前記バ
ックアップ電源の電圧と基準電圧とを比較してバックア
ップ電源電圧検出信号を出力する比較出力手段（比較回
路４）と、前記リセット信号出力手段（リセット出力回
路３の出力）から出力されるリセット信号と前記クロッ
クイネーブルマスク信号ＣＫＥＭとの論理条件（アンド
ゲート１３による論理演算条件）に基づいて前記クロッ
クイネーブル信号と前記バックアップ電源電圧検出信号
とを切り替える第１の切替手段（セレクタ１０）とを有
するので、速やかにバックアップ電源側に切り替え動作
を行えるので、切り替え時の信頼性を向上することがで
きる。
【００４７】さらに、前記主電源の電圧復帰状態を検出
して前記電源電圧低下検知信号を解除する信号解除手段
（電源電圧監視回路５による）と、前記信号解除手段に
よる電源電圧低下検知信号の解除に従い、前記リセット
信号を解除するリセット信号解除手段（リセット回路
３）と、前記ＣＰＵおよび前記メモリの初期設定後、バ
ックアップ動作中かどうかを判別する判別手段（ＣＰＵ
１による）と、前記判別手段によりバックアップ動作中
であると判別された場合には、前記セルフリフレッシュ
開始要求信号を条件出力する条件出力手段（タイミング
回路２）と、前記条件出力手段から条件出力される前記
セルフリフレッシュ開始要求信号に従い、前記バックア
ップ電源電圧検出信号を前記クロックイネーブル信号に
切り替える第２の切替手段（セレクタ１０）と、前記セ
ルフリフレッシュ開始要求信号出力から一定時間後に、
セルフリフレッシュ解除要求信号を出力するタイミング
遅延出力手段とを有するので、処理の多様化を避けら
れ、電源通電時の復帰処理の信頼性を向上することがで
きる。
して前記電源電圧低下検知信号を解除する信号解除手段
（電源電圧監視回路５による）と、前記信号解除手段に
よる電源電圧低下検知信号の解除に従い、前記リセット
信号を解除するリセット信号解除手段（リセット回路
３）と、前記ＣＰＵおよび前記メモリの初期設定後、バ
ックアップ動作中かどうかを判別する判別手段（ＣＰＵ
１による）と、前記判別手段によりバックアップ動作中
であると判別された場合には、前記セルフリフレッシュ
開始要求信号を条件出力する条件出力手段（タイミング
回路２）と、前記条件出力手段から条件出力される前記
セルフリフレッシュ開始要求信号に従い、前記バックア
ップ電源電圧検出信号を前記クロックイネーブル信号に
切り替える第２の切替手段（セレクタ１０）と、前記セ
ルフリフレッシュ開始要求信号出力から一定時間後に、
セルフリフレッシュ解除要求信号を出力するタイミング
遅延出力手段とを有するので、処理の多様化を避けら
れ、電源通電時の復帰処理の信頼性を向上することがで
きる。
【００４８】以下、図８に示すフローチャートを参照し
て、主電源６停止後のメモリバックアップ制御手順につ
いて説明する。
て、主電源６停止後のメモリバックアップ制御手順につ
いて説明する。
【００４９】図８は、本発明に係るメモリバックアップ
制御装置における第１のデータ処理手順の一例を示すフ
ローチャートである。なお、（１）〜（１０）は各ステ
ップを示す。
制御装置における第１のデータ処理手順の一例を示すフ
ローチャートである。なお、（１）〜（１０）は各ステ
ップを示す。
【００５０】まず、停電または電源遮断により主電源６
がＯＦＦして（１）、ＳＤＲＡＭｌｌ，１２への電源Ｖ
ＣＣの低下を電源電圧監視回路５が検知すると（２）、
該電源電圧監視回路５は、電源電圧低下検知信号（／Ｐ
ＲＳＴ信号）をＬｏｗ出力する（３）。
がＯＦＦして（１）、ＳＤＲＡＭｌｌ，１２への電源Ｖ
ＣＣの低下を電源電圧監視回路５が検知すると（２）、
該電源電圧監視回路５は、電源電圧低下検知信号（／Ｐ
ＲＳＴ信号）をＬｏｗ出力する（３）。
【００５１】次に、タイミング回路２では、該／ＰＲＳ
Ｔ信号Ｌｏｗを受けて、低消費電力モードであるかを該
タイミング回路２に入力されるＷＤＩＮＨ信号により判
断し（４）、ＮＯならば、セルフリフレッシュ開始要求
信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力する（５）。
Ｔ信号Ｌｏｗを受けて、低消費電力モードであるかを該
タイミング回路２に入力されるＷＤＩＮＨ信号により判
断し（４）、ＮＯならば、セルフリフレッシュ開始要求
信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力する（５）。
【００５２】次に、ＣＰＵ１は、該ＳＲＦＲＱ信号Ｈｉ
ｇｈに従い、ＣＫＥ信号をクロックの立ち上がりに同期
してＬｏｗにする（６）。そして、セレクタ１０は主電
源通電時、ＣＰＵ１側に接続されるので、ＳＤＲＡＭｌ
ｌ，１２側のＣＫＥ端子もＬｏｗに切り替わる。同時
に、図２に示すようにコマンド（ＳＥＬＦ）を出力し、
ＳＤＲＡＭのセルフリフレッシュを起動する（７）。
ｇｈに従い、ＣＫＥ信号をクロックの立ち上がりに同期
してＬｏｗにする（６）。そして、セレクタ１０は主電
源通電時、ＣＰＵ１側に接続されるので、ＳＤＲＡＭｌ
ｌ，１２側のＣＫＥ端子もＬｏｗに切り替わる。同時
に、図２に示すようにコマンド（ＳＥＬＦ）を出力し、
ＳＤＲＡＭのセルフリフレッシュを起動する（７）。
【００５３】次に、セルフリフレッシュ起動完了後、Ｃ
ＫＥＭ信号をＬｏｗにし（８）、リセット信号とのＡＮ
Ｄ論理ゲート１３の出力であるＣＫＥＳＥＬ信号をＬｏ
ｗにし、セレクタ１０をバックアップ電源側（ＢＡＬＲ
Ｍ）に切り替える（９）。その後、リセット信号をＬｏ
ｗにし、バックアップ動作に移行する（１０）。
ＫＥＭ信号をＬｏｗにし（８）、リセット信号とのＡＮ
Ｄ論理ゲート１３の出力であるＣＫＥＳＥＬ信号をＬｏ
ｗにし、セレクタ１０をバックアップ電源側（ＢＡＬＲ
Ｍ）に切り替える（９）。その後、リセット信号をＬｏ
ｗにし、バックアップ動作に移行する（１０）。
【００５４】一方、ステップ（４）で、低消費電力モー
ドであるならば、ステップ（８）へ進み、セレクタ１０
の切り替え動作を実行する。
ドであるならば、ステップ（８）へ進み、セレクタ１０
の切り替え動作を実行する。
【００５５】以下、図９に示すフローチャートを参照し
て、主電源６通電後のメモリバックアップ制御手順につ
いて説明する。
て、主電源６通電後のメモリバックアップ制御手順につ
いて説明する。
【００５６】図９は、本発明に係るメモリバックアップ
制御装置における第２のデータ処理手順の一例を示すフ
ローチャートである。なお、（１）〜（１７）は各ステ
ップを示す。
制御装置における第２のデータ処理手順の一例を示すフ
ローチャートである。なお、（１）〜（１７）は各ステ
ップを示す。
【００５７】まず、主電源６を通電した後（１）、電源
電圧監視回路５が電源電圧の復帰を検知する（２）と、
／ＰＲＳＴ信号をＨｉｇｈに解除し（３）、該／ＰＲＳ
Ｔ信号を受けてリセット出力回路３はリセット信号をＨ
ｉｇｈに解除する（４）。
電圧監視回路５が電源電圧の復帰を検知する（２）と、
／ＰＲＳＴ信号をＨｉｇｈに解除し（３）、該／ＰＲＳ
Ｔ信号を受けてリセット出力回路３はリセット信号をＨ
ｉｇｈに解除する（４）。
【００５８】次に、バスコントローラとして機能するＣ
ＰＵ１を初期化し（５）、ＳＤＲＡＭの初期設定後
（６）、バックアップ動作が保持されているかを、バッ
クアップ電源７の比較回路４の出力であるＢＡＬＲＭ信
号により判断し（７）、ＹＥＳならば、システム側のみ
セルフリフレッシュ動作状態にするため、セレクタ１０
がＳＤＲＡＭ１１，１２へのＣＫＥ信号をバックアップ
側（ＢＡＬＲＭ）に接続した状態で、セルフリフレッシ
ュ開始要求（ＳＲＦＲＱ：Ｈｉｇｈ）を出力し（８）、
ＣＰＵ１は該ＳＲＦＲＱ信号を受けて、ＣＫＥ信号をＬ
ｏｗ出力する（９）。
ＰＵ１を初期化し（５）、ＳＤＲＡＭの初期設定後
（６）、バックアップ動作が保持されているかを、バッ
クアップ電源７の比較回路４の出力であるＢＡＬＲＭ信
号により判断し（７）、ＹＥＳならば、システム側のみ
セルフリフレッシュ動作状態にするため、セレクタ１０
がＳＤＲＡＭ１１，１２へのＣＫＥ信号をバックアップ
側（ＢＡＬＲＭ）に接続した状態で、セルフリフレッシ
ュ開始要求（ＳＲＦＲＱ：Ｈｉｇｈ）を出力し（８）、
ＣＰＵ１は該ＳＲＦＲＱ信号を受けて、ＣＫＥ信号をＬ
ｏｗ出力する（９）。
【００５９】その後、ＳＤＲＡＭ１１，１２のセルフリ
フレッシュを解除するため、ＣＫＥＭ信号をＨｉｇｈに
し（１０）、セレクタ１０をＣＰＵ１側に切り替える
（１１）。
フレッシュを解除するため、ＣＫＥＭ信号をＨｉｇｈに
し（１０）、セレクタ１０をＣＰＵ１側に切り替える
（１１）。
【００６０】次に、再度、タイミング回路２は、ＳＲＦ
ＲＱ信号をＬｏｗにし、セルフリフレッシュ解除要求を
ＣＰＵ１に対して出力する（１２）。該セルフリフレッ
シュ解除要求を受けて、ＣＰＵ１はＣＫＥ信号をＨｉｇ
ｈにし（１３）、及び図２に示すようにセルフリフレッ
シュ解除コマンドを出力し、バックアップ動作から復帰
し（１４）、初期設定動作を完了する（１５）。
ＲＱ信号をＬｏｗにし、セルフリフレッシュ解除要求を
ＣＰＵ１に対して出力する（１２）。該セルフリフレッ
シュ解除要求を受けて、ＣＰＵ１はＣＫＥ信号をＨｉｇ
ｈにし（１３）、及び図２に示すようにセルフリフレッ
シュ解除コマンドを出力し、バックアップ動作から復帰
し（１４）、初期設定動作を完了する（１５）。
【００６１】一方、ステップ（７）で、ＮＯ（バックア
ップ動作が保持されていないと判断した）ならば、ＣＰ
Ｕ１は、ＣＫＥＭ信号をＨｉｇｈにし（１６）、セレク
タ１０をＣＰＵ１側に切り替え（１７）、ステップ（１
５）へ進み、初期設定動作を完了する。
ップ動作が保持されていないと判断した）ならば、ＣＰ
Ｕ１は、ＣＫＥＭ信号をＨｉｇｈにし（１６）、セレク
タ１０をＣＰＵ１側に切り替え（１７）、ステップ（１
５）へ進み、初期設定動作を完了する。
【００６２】なお、図１に示した符号１８で囲まれるタ
イミング回路２、リセット出力回路３、比較回路４の全
て、または一部を、１チップのゲートアレイで構成する
ように構成してもよい。
イミング回路２、リセット出力回路３、比較回路４の全
て、または一部を、１チップのゲートアレイで構成する
ように構成してもよい。
【００６３】以下、本実施形態の特徴的構成について図
８，図９等を参照してさらに説明する。
８，図９等を参照してさらに説明する。
【００６４】上記のように構成されたＣＰＵ１がメモリ
（ＳＤＲＡＭ１１，１２）に対するリフレッシュを主電
源６またはバックアップ電源７の供給を受けて制御する
メモリバックアップ制御方法であって、前記主電源の電
源電圧の低下を検出して電源電圧低下検知信号を出力す
る電源電圧低下検知信号出力工程（図８のステップ
（１），（２），（３））と、前記電源電圧低下検知信
号出力工程により出力される電源電圧低下検知信号に基
づいてＣＰＵ１に対してセルフリフレッシュ開始要求信
号を出力するセルフリフレッシュ開始要求信号出力工程
（図８のステップ（５））と、前記セルフリフレッシュ
開始要求信号出力工程により出力される前記セルフリフ
レッシュ開始要求信号に基づいて前記ＣＰＵ１のシステ
ムクロックに同期するクロックイネーブル信号を出力す
るクロックイネーブル信号出力工程（図８のステップ
（６））と、前記メモリヘの制御線の組み合わせによる
コマンド信号を前記メモリに出力するコマンド信号出力
工程（図示しない）とを有し、前記クロックイネーブル
信号出力工程により出力されるクロックイネーブル信号
と前記コマンド信号出力工程により出力されるコマンド
信号とに基づいて前記メモリのセルフリフレッシュを起
動するので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲ
タイミングをハードウエアまたはゲートアレイで生成す
る必要が無く、前記セルフリフレッシュ開始要求信号
で、クロック同期のコマンド信号を入力するので、制御
の簡素化と高速動作を実現することができる。
（ＳＤＲＡＭ１１，１２）に対するリフレッシュを主電
源６またはバックアップ電源７の供給を受けて制御する
メモリバックアップ制御方法であって、前記主電源の電
源電圧の低下を検出して電源電圧低下検知信号を出力す
る電源電圧低下検知信号出力工程（図８のステップ
（１），（２），（３））と、前記電源電圧低下検知信
号出力工程により出力される電源電圧低下検知信号に基
づいてＣＰＵ１に対してセルフリフレッシュ開始要求信
号を出力するセルフリフレッシュ開始要求信号出力工程
（図８のステップ（５））と、前記セルフリフレッシュ
開始要求信号出力工程により出力される前記セルフリフ
レッシュ開始要求信号に基づいて前記ＣＰＵ１のシステ
ムクロックに同期するクロックイネーブル信号を出力す
るクロックイネーブル信号出力工程（図８のステップ
（６））と、前記メモリヘの制御線の組み合わせによる
コマンド信号を前記メモリに出力するコマンド信号出力
工程（図示しない）とを有し、前記クロックイネーブル
信号出力工程により出力されるクロックイネーブル信号
と前記コマンド信号出力工程により出力されるコマンド
信号とに基づいて前記メモリのセルフリフレッシュを起
動するので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲ
タイミングをハードウエアまたはゲートアレイで生成す
る必要が無く、前記セルフリフレッシュ開始要求信号
で、クロック同期のコマンド信号を入力するので、制御
の簡素化と高速動作を実現することができる。
【００６５】また、前記電源電圧低下検知信号出力工程
により出力される前記電源電圧低下検知信号に基づいて
リセット信号を出力するリセット信号出力工程（図示し
ない）と、前記クロックイネーブル信号による前記メモ
リの初期設定動作終了に基づいてクロックイネーブル信
号をマスクするクロックイネーブルマスク信号を出力す
るクロックイネーブルマスク信号出力工程（図８のステ
ップ（８））と、前記バックアップ電源の電圧と基準電
圧とを比較してバックアップ電源電圧検出信号を出力す
る比較出力工程（図示しない）と、前記リセット信号出
力工程から出力されるリセット信号と前記クロックイネ
ーブルマスク信号との論理条件に基づいて前記クロック
イネーブル信号と前記バックアップ電源電圧検出信号と
を切り替える第１の切替工程（図８のステップ（９））
とを有するので、速やかにバックアップ電源側に切り替
え動作を行えるので、切り替え時の信頼性を向上するこ
とができる。
により出力される前記電源電圧低下検知信号に基づいて
リセット信号を出力するリセット信号出力工程（図示し
ない）と、前記クロックイネーブル信号による前記メモ
リの初期設定動作終了に基づいてクロックイネーブル信
号をマスクするクロックイネーブルマスク信号を出力す
るクロックイネーブルマスク信号出力工程（図８のステ
ップ（８））と、前記バックアップ電源の電圧と基準電
圧とを比較してバックアップ電源電圧検出信号を出力す
る比較出力工程（図示しない）と、前記リセット信号出
力工程から出力されるリセット信号と前記クロックイネ
ーブルマスク信号との論理条件に基づいて前記クロック
イネーブル信号と前記バックアップ電源電圧検出信号と
を切り替える第１の切替工程（図８のステップ（９））
とを有するので、速やかにバックアップ電源側に切り替
え動作を行えるので、切り替え時の信頼性を向上するこ
とができる。
【００６６】さらに、前記主電源の電圧復帰状態を検出
して前記電源電圧低下検知信号を解除する信号解除工程
（図９のステップ（１），（２））と、前記信号解除工
程による電源電圧低下検知信号の解除に従い、前記リセ
ット信号を解除するリセット信号解除工程（図９のステ
ップ（３））と、前記ＣＰＵおよび前記メモリの初期設
定後、バックアップ動作中かどうかを判別する判別工程
（図９のステップ（７））と、前記判別工程によりバッ
クアップ動作中であると判別された場合には、前記セル
フリフレッシュ開始要求信号を条件出力する条件出力工
程（図９のステップ（８））と、前記条件出力工程によ
り条件出力される前記セルフリフレッシュ開始要求信号
に従い、前記バックアップ電源電圧検出信号を前記クロ
ックイネーブル信号に切り替える第２の切替工程（図９
のステップ（１１））と、前記セルフリフレッシュ開始
要求信号出力から一定時間後に、セルフリフレッシュ解
除要求信号を出力するタイミング遅延出力工程とを有す
るので、システム側のセルフリフレッシュ開始要求時、
解除要求時に対する処理を各々統一することができるの
で、処理の多様化を避けられ、電源通電時の復帰処理の
信頼性を向上することができる。
して前記電源電圧低下検知信号を解除する信号解除工程
（図９のステップ（１），（２））と、前記信号解除工
程による電源電圧低下検知信号の解除に従い、前記リセ
ット信号を解除するリセット信号解除工程（図９のステ
ップ（３））と、前記ＣＰＵおよび前記メモリの初期設
定後、バックアップ動作中かどうかを判別する判別工程
（図９のステップ（７））と、前記判別工程によりバッ
クアップ動作中であると判別された場合には、前記セル
フリフレッシュ開始要求信号を条件出力する条件出力工
程（図９のステップ（８））と、前記条件出力工程によ
り条件出力される前記セルフリフレッシュ開始要求信号
に従い、前記バックアップ電源電圧検出信号を前記クロ
ックイネーブル信号に切り替える第２の切替工程（図９
のステップ（１１））と、前記セルフリフレッシュ開始
要求信号出力から一定時間後に、セルフリフレッシュ解
除要求信号を出力するタイミング遅延出力工程とを有す
るので、システム側のセルフリフレッシュ開始要求時、
解除要求時に対する処理を各々統一することができるの
で、処理の多様化を避けられ、電源通電時の復帰処理の
信頼性を向上することができる。
【００６７】また、ＣＰＵ１がメモリ（ＳＤＲＡＭ１
１，１２）に対するリフレッシュを主電源またはバック
アップ電源の供給を受けて制御するメモリバックアップ
制御方法であって、通常動作時より消費電力を低減する
低消費電力モードに移行する時、前記セルフリフレッシ
ュ開始要求信号に従い、前記クロックイネーブル信号を
出力し、前記ＣＰＵのシステムクロックに同期した前記
クロックイネーブル信号と前記コマンド信号とに基づい
て前記メモリのセルフリフレッシュを起動するので、低
消費電力モード時の電源遮断に対し、速やかにバックア
ップ動作に移行することができる。
１，１２）に対するリフレッシュを主電源またはバック
アップ電源の供給を受けて制御するメモリバックアップ
制御方法であって、通常動作時より消費電力を低減する
低消費電力モードに移行する時、前記セルフリフレッシ
ュ開始要求信号に従い、前記クロックイネーブル信号を
出力し、前記ＣＰＵのシステムクロックに同期した前記
クロックイネーブル信号と前記コマンド信号とに基づい
て前記メモリのセルフリフレッシュを起動するので、低
消費電力モード時の電源遮断に対し、速やかにバックア
ップ動作に移行することができる。
【００６８】さらに、前記低消費電力モード時に、前記
主電源の電圧が低下して前記電源電圧低下検知信号が出
力される場合に、前記リセット信号と前記クロックイネ
ーブルマスク信号との論理条件に従い、前記クロックイ
ネーブル信号を前記バックアップ電源電圧検出信号に切
り替えるので、切替処理のタイミングをセルフリフレッ
シュ開始要求前に行い、システム側のセルフリフレッシ
ュ開始要求時、解除要求時に対する処理を各々統一する
ことができるので、処理の多様化を避けられ、電源ＯＮ
からバックアップ動作復帰までの処理手順が速やかに行
えるので、バックアップ復帰処理の信頼性を向上するこ
とができる。
主電源の電圧が低下して前記電源電圧低下検知信号が出
力される場合に、前記リセット信号と前記クロックイネ
ーブルマスク信号との論理条件に従い、前記クロックイ
ネーブル信号を前記バックアップ電源電圧検出信号に切
り替えるので、切替処理のタイミングをセルフリフレッ
シュ開始要求前に行い、システム側のセルフリフレッシ
ュ開始要求時、解除要求時に対する処理を各々統一する
ことができるので、処理の多様化を避けられ、電源ＯＮ
からバックアップ動作復帰までの処理手順が速やかに行
えるので、バックアップ復帰処理の信頼性を向上するこ
とができる。
【００６９】また、低消費電力モード時も速やかにセル
フリフレッシュ状態に移行でき、更にシステムの低消費
電力化に貢献できる。
フリフレッシュ状態に移行でき、更にシステムの低消費
電力化に貢献できる。
【００７０】さらに、メモリ制御の高速化を図れるクロ
ック同期式のシンクロナスＤＲＡＭを用いたシステムに
おいて、メモリバックアップ動作の移行復帰制御の高速
化と信頼性の向上を実現できる。
ック同期式のシンクロナスＤＲＡＭを用いたシステムに
おいて、メモリバックアップ動作の移行復帰制御の高速
化と信頼性の向上を実現できる。
【００７１】なお、上記実施形態では、ＣＰＵ１がＳＤ
ＲＡＭ１１，１２に対するメモリアクセスを制御する場
合について説明したが、ＣＰＵ１に替えて、例えばバス
コントローラ（バスコントローラ機能を有するゲートア
レイチップ等で構成される）が単独でＳＤＲＡＭ１１，
１２に対するメモリアクセスを制御する場合にも本発明
を適用して同様の効果が得られることは云うまでもな
い。
ＲＡＭ１１，１２に対するメモリアクセスを制御する場
合について説明したが、ＣＰＵ１に替えて、例えばバス
コントローラ（バスコントローラ機能を有するゲートア
レイチップ等で構成される）が単独でＳＤＲＡＭ１１，
１２に対するメモリアクセスを制御する場合にも本発明
を適用して同様の効果が得られることは云うまでもな
い。
【００７２】
【発明の効果】以上説明したように、本発明に係る第１
の発明によれば、ＣＰＵがメモリに対するリフレッシュ
を主電源またはバックアップ電源の供給を受けて制御す
るメモリバックアップ制御装置であって、前記主電源の
電源電圧の低下を検出して電源電圧低下検知信号を出力
する電源電圧低下検知信号出力手段と、前記電源電圧低
下検知信号出力手段から出力される電源電圧低下検知信
号に基づいてＣＰＵに対してセルフリフレッシュ開始要
求信号を出力するセルフリフレッシュ開始要求信号出力
手段と、前記セルフリフレッシュ開始要求信号出力手段
から出力される前記セルフリフレッシュ開始要求信号に
基づいて前記ＣＰＵのシステムクロックに同期するクロ
ックイネーブル信号を出力するクロックイネーブル信号
出力手段と、前記メモリヘの制御線の組み合わせによる
コマンド信号を前記メモリに出力するコマンド信号出力
手段とを有し、前記クロックイネーブル信号出力手段か
ら出力されるクロックイネーブル信号と前記コマンド信
号出力手段から出力されるコマンド信号とに基づいて前
記メモリのセルフリフレッシュを起動するので、従来の
ようにＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハード
ウエアまたはゲートアレイで生成する必要が無く、前記
セルフリフレッシュ開始要求信号で、クロック同期のコ
マンド信号を入力するので、制御の簡素化と高速動作を
実現することができる。
の発明によれば、ＣＰＵがメモリに対するリフレッシュ
を主電源またはバックアップ電源の供給を受けて制御す
るメモリバックアップ制御装置であって、前記主電源の
電源電圧の低下を検出して電源電圧低下検知信号を出力
する電源電圧低下検知信号出力手段と、前記電源電圧低
下検知信号出力手段から出力される電源電圧低下検知信
号に基づいてＣＰＵに対してセルフリフレッシュ開始要
求信号を出力するセルフリフレッシュ開始要求信号出力
手段と、前記セルフリフレッシュ開始要求信号出力手段
から出力される前記セルフリフレッシュ開始要求信号に
基づいて前記ＣＰＵのシステムクロックに同期するクロ
ックイネーブル信号を出力するクロックイネーブル信号
出力手段と、前記メモリヘの制御線の組み合わせによる
コマンド信号を前記メモリに出力するコマンド信号出力
手段とを有し、前記クロックイネーブル信号出力手段か
ら出力されるクロックイネーブル信号と前記コマンド信
号出力手段から出力されるコマンド信号とに基づいて前
記メモリのセルフリフレッシュを起動するので、従来の
ようにＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハード
ウエアまたはゲートアレイで生成する必要が無く、前記
セルフリフレッシュ開始要求信号で、クロック同期のコ
マンド信号を入力するので、制御の簡素化と高速動作を
実現することができる。
【００７３】第２の発明によれば、前記電源電圧低下検
知信号出力手段から出力される前記電源電圧低下検知信
号に基づいてリセット信号を出力するリセット信号出力
手段と、前記クロックイネーブル信号による前記メモリ
の初期設定動作終了に基づいてクロックイネーブル信号
をマスクするクロックイネーブルマスク信号を出力する
クロックイネーブルマスク信号出力手段と、前記バック
アップ電源の電圧と基準電圧とを比較してバックアップ
電源電圧検出信号を出力する比較出力手段と、前記リセ
ット信号出力手段から出力されるリセット信号と前記ク
ロックイネーブルマスク信号との論理条件に基づいて前
記クロックイネーブル信号と前記バックアップ電源電圧
検出信号とを切り替える第１の切替手段とを有するの
で、速やかにバックアップ電源側に切り替え動作を行え
るので、切り替え時の信頼性を向上することができる。
知信号出力手段から出力される前記電源電圧低下検知信
号に基づいてリセット信号を出力するリセット信号出力
手段と、前記クロックイネーブル信号による前記メモリ
の初期設定動作終了に基づいてクロックイネーブル信号
をマスクするクロックイネーブルマスク信号を出力する
クロックイネーブルマスク信号出力手段と、前記バック
アップ電源の電圧と基準電圧とを比較してバックアップ
電源電圧検出信号を出力する比較出力手段と、前記リセ
ット信号出力手段から出力されるリセット信号と前記ク
ロックイネーブルマスク信号との論理条件に基づいて前
記クロックイネーブル信号と前記バックアップ電源電圧
検出信号とを切り替える第１の切替手段とを有するの
で、速やかにバックアップ電源側に切り替え動作を行え
るので、切り替え時の信頼性を向上することができる。
【００７４】第３の発明によれば、前記主電源の電圧復
帰状態を検出して前記電源電圧低下検知信号を解除する
信号解除手段と、前記信号解除手段による電源電圧低下
検知信号の解除に従い、前記リセット信号を解除するリ
セット信号解除手段と、前記ＣＰＵおよび前記メモリの
初期設定後、バックアップ動作中かどうかを判別する判
別手段と、前記判別手段によりバックアップ動作中であ
ると判別された場合には、前記セルフリフレッシュ開始
要求信号を条件出力する条件出力手段と、前記条件出力
手段から条件出力される前記セルフリフレッシュ開始要
求信号に従い、前記バックアップ電源電圧検出信号を前
記クロックイネーブル信号に切り替える第２の切替手段
と、前記セルフリフレッシュ開始要求信号出力から一定
時間後に、セルフリフレッシュ解除要求信号を出力する
タイミング遅延出力手段とを有するので、処理の多様化
を避けられ、電源通電時の復帰処理の信頼性を向上する
ことができる。
帰状態を検出して前記電源電圧低下検知信号を解除する
信号解除手段と、前記信号解除手段による電源電圧低下
検知信号の解除に従い、前記リセット信号を解除するリ
セット信号解除手段と、前記ＣＰＵおよび前記メモリの
初期設定後、バックアップ動作中かどうかを判別する判
別手段と、前記判別手段によりバックアップ動作中であ
ると判別された場合には、前記セルフリフレッシュ開始
要求信号を条件出力する条件出力手段と、前記条件出力
手段から条件出力される前記セルフリフレッシュ開始要
求信号に従い、前記バックアップ電源電圧検出信号を前
記クロックイネーブル信号に切り替える第２の切替手段
と、前記セルフリフレッシュ開始要求信号出力から一定
時間後に、セルフリフレッシュ解除要求信号を出力する
タイミング遅延出力手段とを有するので、処理の多様化
を避けられ、電源通電時の復帰処理の信頼性を向上する
ことができる。
【００７５】第４の発明によれば、ＣＰＵがメモリに対
するリフレッシュを主電源またはバックアップ電源の供
給を受けて制御するメモリバックアップ制御方法であっ
て、前記主電源の電源電圧の低下を検出して電源電圧低
下検知信号を出力する電源電圧低下検知信号出力工程
と、前記電源電圧低下検知信号出力工程により出力され
る電源電圧低下検知信号に基づいてＣＰＵに対してセル
フリフレッシュ開始要求信号を出力するセルフリフレッ
シュ開始要求信号出力工程と、前記セルフリフレッシュ
開始要求信号出力工程により出力される前記セルフリフ
レッシュ開始要求信号に基づいて前記ＣＰＵのシステム
クロックに同期するクロックイネーブル信号を出力する
クロックイネーブル信号出力工程と、前記メモリヘの制
御線の組み合わせによるコマンド信号を前記メモリに出
力するコマンド信号出力工程とを有し、前記クロックイ
ネーブル信号出力工程により出力されるクロックイネー
ブル信号と前記コマンド信号出力工程により出力される
コマンド信号とに基づいて前記メモリのセルフリフレッ
シュを起動するので、従来のようにＲＡＳ、ＣＡＳ信号
のＣＢＲタイミングをハードウエアまたはゲートアレイ
で生成する必要が無く、前記セルフリフレッシュ開始要
求信号で、クロック同期のコマンド信号を入力するの
で、制御の簡素化と高速動作を実現することができる。
するリフレッシュを主電源またはバックアップ電源の供
給を受けて制御するメモリバックアップ制御方法であっ
て、前記主電源の電源電圧の低下を検出して電源電圧低
下検知信号を出力する電源電圧低下検知信号出力工程
と、前記電源電圧低下検知信号出力工程により出力され
る電源電圧低下検知信号に基づいてＣＰＵに対してセル
フリフレッシュ開始要求信号を出力するセルフリフレッ
シュ開始要求信号出力工程と、前記セルフリフレッシュ
開始要求信号出力工程により出力される前記セルフリフ
レッシュ開始要求信号に基づいて前記ＣＰＵのシステム
クロックに同期するクロックイネーブル信号を出力する
クロックイネーブル信号出力工程と、前記メモリヘの制
御線の組み合わせによるコマンド信号を前記メモリに出
力するコマンド信号出力工程とを有し、前記クロックイ
ネーブル信号出力工程により出力されるクロックイネー
ブル信号と前記コマンド信号出力工程により出力される
コマンド信号とに基づいて前記メモリのセルフリフレッ
シュを起動するので、従来のようにＲＡＳ、ＣＡＳ信号
のＣＢＲタイミングをハードウエアまたはゲートアレイ
で生成する必要が無く、前記セルフリフレッシュ開始要
求信号で、クロック同期のコマンド信号を入力するの
で、制御の簡素化と高速動作を実現することができる。
【００７６】第５の発明によれば、前記電源電圧低下検
知信号出力工程により出力される前記電源電圧低下検知
信号に基づいてリセット信号を出力するリセット信号出
力工程と、前記クロックイネーブル信号による前記メモ
リの初期設定動作終了に基づいてクロックイネーブル信
号をマスクするクロックイネーブルマスク信号を出力す
るクロックイネーブルマスク信号出力工程と、前記バッ
クアップ電源の電圧と基準電圧とを比較してバックアッ
プ電源電圧検出信号を出力する比較出力工程と、前記リ
セット信号出力工程から出力されるリセット信号と前記
クロックイネーブルマスク信号との論理条件に基づいて
前記クロックイネーブル信号と前記バックアップ電源電
圧検出信号とを切り替える第１の切替工程とを有するの
で、速やかにバックアップ電源側に切り替え動作を行え
るので、切り替え時の信頼性を向上することができる。
知信号出力工程により出力される前記電源電圧低下検知
信号に基づいてリセット信号を出力するリセット信号出
力工程と、前記クロックイネーブル信号による前記メモ
リの初期設定動作終了に基づいてクロックイネーブル信
号をマスクするクロックイネーブルマスク信号を出力す
るクロックイネーブルマスク信号出力工程と、前記バッ
クアップ電源の電圧と基準電圧とを比較してバックアッ
プ電源電圧検出信号を出力する比較出力工程と、前記リ
セット信号出力工程から出力されるリセット信号と前記
クロックイネーブルマスク信号との論理条件に基づいて
前記クロックイネーブル信号と前記バックアップ電源電
圧検出信号とを切り替える第１の切替工程とを有するの
で、速やかにバックアップ電源側に切り替え動作を行え
るので、切り替え時の信頼性を向上することができる。
【００７７】第６の発明によれば、前記主電源の電圧復
帰状態を検出して前記電源電圧低下検知信号を解除する
信号解除工程と、前記信号解除工程による電源電圧低下
検知信号の解除に従い、前記リセット信号を解除するリ
セット信号解除工程と、前記ＣＰＵおよび前記メモリの
初期設定後、バックアップ動作中かどうかを判別する判
別工程と、前記判別工程によりバックアップ動作中であ
ると判別された場合には、前記セルフリフレッシュ開始
要求信号を条件出力する条件出力工程と、前記条件出力
工程により条件出力される前記セルフリフレッシュ開始
要求信号に従い、前記バックアップ電源電圧検出信号を
前記クロックイネーブル信号に切り替える第２の切替工
程と、前記セルフリフレッシュ開始要求信号出力から一
定時間後に、セルフリフレッシュ解除要求信号を出力す
るタイミング遅延出力工程とを有するので、システム側
のセルフリフレッシュ開始要求時、解除要求時に対する
処理を各々統一することができるので、処理の多様化を
避けられ、電源通電時の復帰処理の信頼性を向上するこ
とができる。
帰状態を検出して前記電源電圧低下検知信号を解除する
信号解除工程と、前記信号解除工程による電源電圧低下
検知信号の解除に従い、前記リセット信号を解除するリ
セット信号解除工程と、前記ＣＰＵおよび前記メモリの
初期設定後、バックアップ動作中かどうかを判別する判
別工程と、前記判別工程によりバックアップ動作中であ
ると判別された場合には、前記セルフリフレッシュ開始
要求信号を条件出力する条件出力工程と、前記条件出力
工程により条件出力される前記セルフリフレッシュ開始
要求信号に従い、前記バックアップ電源電圧検出信号を
前記クロックイネーブル信号に切り替える第２の切替工
程と、前記セルフリフレッシュ開始要求信号出力から一
定時間後に、セルフリフレッシュ解除要求信号を出力す
るタイミング遅延出力工程とを有するので、システム側
のセルフリフレッシュ開始要求時、解除要求時に対する
処理を各々統一することができるので、処理の多様化を
避けられ、電源通電時の復帰処理の信頼性を向上するこ
とができる。
【００７８】第７の発明によれば、ＣＰＵがメモリに対
するリフレッシュを主電源またはバックアップ電源の供
給を受けて制御するメモリバックアップ制御方法であっ
て、通常動作時より消費電力を低減する低消費電力モー
ドに移行する時、前記セルフリフレッシュ開始要求信号
に従い、前記クロックイネーブル信号を出力し、前記Ｃ
ＰＵのシステムクロックに同期した前記クロックイネー
ブル信号と前記コマンド信号とに基づいて前記メモリの
セルフリフレッシュを起動するので、低消費電力モード
時の電源遮断に対し、速やかにバックアップ動作に移行
することができる。
するリフレッシュを主電源またはバックアップ電源の供
給を受けて制御するメモリバックアップ制御方法であっ
て、通常動作時より消費電力を低減する低消費電力モー
ドに移行する時、前記セルフリフレッシュ開始要求信号
に従い、前記クロックイネーブル信号を出力し、前記Ｃ
ＰＵのシステムクロックに同期した前記クロックイネー
ブル信号と前記コマンド信号とに基づいて前記メモリの
セルフリフレッシュを起動するので、低消費電力モード
時の電源遮断に対し、速やかにバックアップ動作に移行
することができる。
【００７９】第８の発明によれば、前記低消費電力モー
ド時に、前記主電源の電圧が低下して前記電源電圧低下
検知信号が出力される場合に、前記リセット信号と前記
クロックイネーブルマスク信号との論理条件に従い、前
記クロックイネーブル信号を前記バックアップ電源電圧
検出信号に切り替えるので、切替処理のタイミングをセ
ルフリフレッシュ開始要求前に行い、システム側のセル
フリフレッシュ開始要求時、解除要求時に対する処理を
各々統一することができるので、処理の多様化を避けら
れ、電源ＯＮからバックアップ動作復帰までの処理手順
が、速やかに行えるので、バックアップ復帰処理の信頼
性を向上することができる。
ド時に、前記主電源の電圧が低下して前記電源電圧低下
検知信号が出力される場合に、前記リセット信号と前記
クロックイネーブルマスク信号との論理条件に従い、前
記クロックイネーブル信号を前記バックアップ電源電圧
検出信号に切り替えるので、切替処理のタイミングをセ
ルフリフレッシュ開始要求前に行い、システム側のセル
フリフレッシュ開始要求時、解除要求時に対する処理を
各々統一することができるので、処理の多様化を避けら
れ、電源ＯＮからバックアップ動作復帰までの処理手順
が、速やかに行えるので、バックアップ復帰処理の信頼
性を向上することができる。
【００８０】また、低消費電力モード時も速やかにセル
フリフレッシュ状態に移行でき、更にシステムの低消費
電力化に貢献できる。
フリフレッシュ状態に移行でき、更にシステムの低消費
電力化に貢献できる。
【００８１】さらに、メモリ制御の高速化を図れるクロ
ック同期式のシンクロナスＤＲＡＭを用いたシステムに
おいて、メモリバックアップ動作の移行復帰制御の高速
化と信頼性の向上を実現できる。
ック同期式のシンクロナスＤＲＡＭを用いたシステムに
おいて、メモリバックアップ動作の移行復帰制御の高速
化と信頼性の向上を実現できる。
【図１】本発明の一実施形態を示すメモリバックアップ
制御装置の構成を説明するブロック図である。
制御装置の構成を説明するブロック図である。
【図２】図１に示したＳＤＲＡＭのセルフリフレッシュ
移行コマンド（ＳＥＬＦ）とセルフリフレッシュ解除コ
マンド（ＳＥＬＦＸ）を示すタイミングチャートであ
る。
移行コマンド（ＳＥＬＦ）とセルフリフレッシュ解除コ
マンド（ＳＥＬＦＸ）を示すタイミングチャートであ
る。
【図３】図１に示したＳＤＲＡＭの詳細構成を示す回路
図である。
図である。
【図４】本発明に係るメモリバックアップ制御装置にお
ける電源遮断または停電時におけるバックアップ動作へ
の移行を示す夕イミングチャートである。
ける電源遮断または停電時におけるバックアップ動作へ
の移行を示す夕イミングチャートである。
【図５】本発明に係るメモリバックアップ制御装置にお
けるバックアップ動作が保持されている場合の電源通電
後の復帰を示すタイミングチャートである。
けるバックアップ動作が保持されている場合の電源通電
後の復帰を示すタイミングチャートである。
【図６】本発明に係るメモリバックアップ制御装置にお
けるバックアップ動作が保持されていない場合の電源通
電後の復帰を示すタイミングチャートである。
けるバックアップ動作が保持されていない場合の電源通
電後の復帰を示すタイミングチャートである。
【図７】本発明に係るメモリバックアップ制御装置にお
ける低消費電力モード移行時、及び電源遮断または停電
時におけるバックアップ動作への移行を示すタイミング
チャートである。
ける低消費電力モード移行時、及び電源遮断または停電
時におけるバックアップ動作への移行を示すタイミング
チャートである。
【図８】本発明に係るメモリバックアップ制御装置にお
ける第１のデータ処理手順の一例を示すフローチャート
である。
ける第１のデータ処理手順の一例を示すフローチャート
である。
【図９】本発明に係るメモリバックアップ制御装置にお
ける第２のデータ処理手順の一例を示すフローチャート
である。
ける第２のデータ処理手順の一例を示すフローチャート
である。
１ ＣＰＵまたはバスコントローラ ２ タイミング回路 ３ リセット出力回路 ４ 比較回路 ５ 電源電圧監視回路 ６ 主電源 ７ バックアップ電源 ８ 電圧変換回路 ９ アドレスデコーダ １０ セレクタ １１、１２ シンクロナスＤＲＡＭ １３ ＡＮＤ論理ゲート １４、１５、１６、１７ ＯＲ論理ゲート
Claims (8)
- 【請求項１】 ＣＰＵがメモリに対するリフレッシュを
主電源またはバックアップ電源の供給を受けて制御する
メモリバックアップ制御装置であって、 前記主電源の電源電圧の低下を検出して電源電圧低下検
知信号を出力する電源電圧低下検知信号出力手段と、 前記電源電圧低下検知信号出力手段から出力される電源
電圧低下検知信号に基づいてＣＰＵに対してセルフリフ
レッシュ開始要求信号を出力するセルフリフレッシュ開
始要求信号出力手段と、 前記セルフリフレッシュ開始要求信号出力手段から出力
される前記セルフリフレッシュ開始要求信号に基づいて
前記ＣＰＵのシステムクロックに同期するクロックイネ
ーブル信号を出力するクロックイネーブル信号出力手段
と、 前記メモリヘの制御線の組み合わせによるコマンド信号
を前記メモリに出力するコマンド信号出力手段とを有
し、 前記クロックイネーブル信号出力手段から出力されるク
ロックイネーブル信号と前記コマンド信号出力手段から
出力されるコマンド信号とに基づいて前記メモリのセル
フリフレッシュを起動することを特徴とするメモリバッ
クアップ制御装置。 - 【請求項２】 前記電源電圧低下検知信号出力手段から
出力される前記電源電圧低下検知信号に基づいてリセッ
ト信号を出力するリセット信号出力手段と、 前記クロックイネーブル信号による前記メモリの初期設
定動作終了に基づいてクロックイネーブル信号をマスク
するクロックイネーブルマスク信号を出力するクロック
イネーブルマスク信号出力手段と、 前記バックアップ電源の電圧と基準電圧とを比較してバ
ックアップ電源電圧検出信号を出力する比較出力手段
と、 前記リセット信号出力手段から出力されるリセット信号
と前記クロックイネーブルマスク信号との論理条件に基
づいて前記クロックイネーブル信号と前記バックアップ
電源電圧検出信号とを切り替える第１の切替手段と、を
有することを特徴とする請求項１記載のメモリバックア
ップ制御装置。 - 【請求項３】 前記主電源の電圧復帰状態を検出して前
記電源電圧低下検知信号を解除する信号解除手段と、 前記信号解除手段による電源電圧低下検知信号の解除に
従い、前記リセット信号を解除するリセット信号解除手
段と、 前記ＣＰＵおよび前記メモリの初期設定後、バックアッ
プ動作中かどうかを判別する判別手段と、 前記判別手段によりバックアップ動作中であると判別さ
れた場合には、前記セルフリフレッシュ開始要求信号を
条件出力する条件出力手段と、 前記条件出力手段から条件出力される前記セルフリフレ
ッシュ開始要求信号に従い、前記バックアップ電源電圧
検出信号を前記クロックイネーブル信号に切り替える第
２の切替手段と、 前記セルフリフレッシュ開始要求信号出力から一定時間
後に、セルフリフレッシュ解除要求信号を出力するタイ
ミング遅延出力手段と、を有することを特徴とする請求
項２記載のメモリバックアップ制御装置。 - 【請求項４】 ＣＰＵがメモリに対するリフレッシュを
主電源またはバックアップ電源の供給を受けて制御する
メモリバックアップ制御方法であって、 前記主電源の電源電圧の低下を検出して電源電圧低下検
知信号を出力する電源電圧低下検知信号出力工程と、 前記電源電圧低下検知信号出力工程により出力される電
源電圧低下検知信号に基づいてＣＰＵに対してセルフリ
フレッシュ開始要求信号を出力するセルフリフレッシュ
開始要求信号出力工程と、 前記セルフリフレッシュ開始要求信号出力工程により出
力される前記セルフリフレッシュ開始要求信号に基づい
て前記ＣＰＵのシステムクロックに同期するクロックイ
ネーブル信号を出力するクロックイネーブル信号出力工
程と、 前記メモリヘの制御線の組み合わせによるコマンド信号
を前記メモリに出力するコマンド信号出力工程とを有
し、 前記クロックイネーブル信号出力工程により出力される
クロックイネーブル信号と前記コマンド信号出力工程に
より出力されるコマンド信号とに基づいて前記メモリの
セルフリフレッシュを起動することを特徴とするメモリ
バックアップ制御方法。 - 【請求項５】 前記電源電圧低下検知信号出力工程によ
り出力される前記電源電圧低下検知信号に基づいてリセ
ット信号を出力するリセット信号出力工程と、 前記クロックイネーブル信号による前記メモリの初期設
定動作終了に基づいてクロックイネーブル信号をマスク
するクロックイネーブルマスク信号を出力するクロック
イネーブルマスク信号出力工程と、 前記バックアップ電源の電圧と基準電圧とを比較してバ
ックアップ電源電圧検出信号を出力する比較出力工程
と、 前記リセット信号出力工程から出力されるリセット信号
と前記クロックイネーブルマスク信号との論理条件に基
づいて前記クロックイネーブル信号と前記バックアップ
電源電圧検出信号とを切り替える第１の切替工程と、を
有することを特徴とする請求項４記載のメモリバックア
ップ制御方法。 - 【請求項６】 前記主電源の電圧復帰状態を検出して前
記電源電圧低下検知信号を解除する信号解除工程と、 前記信号解除工程による電源電圧低下検知信号の解除に
従い、前記リセット信号を解除するリセット信号解除工
程と、 前記ＣＰＵおよび前記メモリの初期設定後、バックアッ
プ動作中かどうかを判別する判別工程と、 前記判別工程によりバックアップ動作中であると判別さ
れた場合には、前記セルフリフレッシュ開始要求信号を
条件出力する条件出力工程と、 前記条件出力工程により条件出力される前記セルフリフ
レッシュ開始要求信号に従い、前記バックアップ電源電
圧検出信号を前記クロックイネーブル信号に切り替える
第２の切替工程と、 前記セルフリフレッシュ開始要求信号出力から一定時間
後に、セルフリフレッシュ解除要求信号を出力するタイ
ミング遅延出力工程と、を有することを特徴とする請求
項５記載のメモリバックアップ制御方法。 - 【請求項７】 ＣＰＵがメモリに対するリフレッシュを
主電源またはバックアップ電源の供給を受けて制御する
メモリバックアップ制御方法であって、 通常動作時より消費電力を低減する低消費電力モードに
移行する時、前記セルフリフレッシュ開始要求信号に従
い、前記クロックイネーブル信号を出力し、前記ＣＰＵ
のシステムクロックに同期した前記クロックイネーブル
信号と前記コマンド信号とに基づいて前記メモリのセル
フリフレッシュを起動することを特徴とするメモリバッ
クアップ制御方法。 - 【請求項８】 前記低消費電力モード時に、前記主電源
の電圧が低下して前記電源電圧低下検知信号が出力され
る場合に、前記リセット信号と前記クロックイネーブル
マスク信号との論理条件に従い、前記クロックイネーブ
ル信号を前記バックアップ電源電圧検出信号に切り替え
ることを特徴とする請求項７記載のメモリバックアップ
制御方法。
Priority Applications (2)
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|---|---|---|---|
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| US09/323,022 US6084813A (en) | 1998-06-04 | 1999-06-01 | Apparatus and method for controlling memory backup using main power supply and backup power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15545898A JP4136076B2 (ja) | 1998-06-04 | 1998-06-04 | メモリバックアップ制御装置およびメモリバックアップ制御方法 |
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|---|---|
| JPH11353243A true JPH11353243A (ja) | 1999-12-24 |
| JP4136076B2 JP4136076B2 (ja) | 2008-08-20 |
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ID=15606497
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| Application Number | Title | Priority Date | Filing Date |
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| JP15545898A Expired - Fee Related JP4136076B2 (ja) | 1998-06-04 | 1998-06-04 | メモリバックアップ制御装置およびメモリバックアップ制御方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4136076B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1293985A1 (en) * | 2000-06-08 | 2003-03-19 | Mitsubishi Denki Kabushiki Kaisha | Data backup device and step-up/step-down power supply |
| US7085946B2 (en) | 2002-04-05 | 2006-08-01 | Mitsubishi Denki Kabushiki Kaisha | Backup memory control unit with reduced current consumption having normal self-refresh and unsettled modes of operation |
| JP2008071371A (ja) * | 2002-10-29 | 2008-03-27 | Renesas Technology Corp | メモリ制御システム |
-
1998
- 1998-06-04 JP JP15545898A patent/JP4136076B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1293985A1 (en) * | 2000-06-08 | 2003-03-19 | Mitsubishi Denki Kabushiki Kaisha | Data backup device and step-up/step-down power supply |
| EP1293985A4 (en) * | 2000-06-08 | 2005-11-02 | Mitsubishi Electric Corp | DATA SAVING DEVICE AND POWER SUPPLY HAVING VOLTAGE ELEVATION AND LOWERING FUNCTION |
| US7085946B2 (en) | 2002-04-05 | 2006-08-01 | Mitsubishi Denki Kabushiki Kaisha | Backup memory control unit with reduced current consumption having normal self-refresh and unsettled modes of operation |
| JP2008071371A (ja) * | 2002-10-29 | 2008-03-27 | Renesas Technology Corp | メモリ制御システム |
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| Publication number | Publication date |
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| JP4136076B2 (ja) | 2008-08-20 |
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