JP4136150B2 - メモリバックアップ制御装置およびメモリバックアップ制御方法 - Google Patents
メモリバックアップ制御装置およびメモリバックアップ制御方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、主電源とバックアップ電源と切り替えながらデータを保持するメモリに対して電源遮断および復帰を制御するメモリバックアップ制御装置およびメモリバックアップ制御方法に関するものである。
【０００２】
【従来の技術】
一般に、大容量のメモリを必要とするデータ処理装置あるいはデータ処理システムにおいて、データのバックアップ処理を実行する場合、記憶素子としてＤＲＡＭ（ダイナミックＲＡＭ）などの揮発性メモリを用いる。そのＤＲＡＭのデータを保持するためデータをリストア（再書き込み）するリフレッシュ回路は、そのＤＲＡＭリフレッシュにおいてシステム動作時とバックアップ時を切り替えるセレクタと、システムの電源電圧を監視する電源電圧監視回路と、システムの電源電圧と同一の電圧を得るバックアップ電源回路とから構成される。
【０００３】
このような構成において、従来、バックアップ動作への移行は、停電等による電源電圧の低下を電源電圧監視回路で検知した後、システムにリセットを出力すると同時にバックアップ用のリフレッシュ回路にセレクタを切り替え、バックアップ時だけ動作するリフレッシュ回路を起動するか、または、ＤＲＡＭに接続されるＲＡＳ信号、ＣＡＳ信号によりＣＢＲ（ＣＡＳ Ｂｅｆｏｒｅ ＲＡＳ）タイミングを生成し、該ＤＲＡＭのセルフリフレッシュを起動し、バックアップを行っていた。
【０００４】
一方、電源復帰時は、電源電圧の復帰を電源電圧監視回路で検知した後、システムのリセットを解除すると同時に、ＤＲＡＭリフレッシユ回路をバックアップ側からシステム側に前記セレクタを切り替えていた。その際、バックアップ制御移行復帰時のＤＲＡＭ制御は、システムクロックと非同期のハードウエアタイミング信号を利用して行われていた。
【０００５】
【発明が解決しようとする課題】
従来のメモリバックアップ制御装置は上記のように構成されているので、第１に大容量のメモリを必要とするシステムにおいて、メモリ制御を高速に行うには限界があった。
【０００６】
第２にＲＡＳ信号、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要があり、制御・処理の更なる簡素化と高速動作を実現することができないという問題点があった。
【０００７】
本発明は、上記の問題点を解決するためになされたもので、主電源の電圧低下状態を監視して、メモリアクセスの制御線から構成されるコマンド信号とＣＰＵからのクロックイネーブル信号とによりシンクロナスＤＲＡＭに対するセルフリフレッシュをシステムクロックを分周した分周クロックに同期して起動制御することにより、クロック同期式のシンクロナスＤＲＡＭを用いたメモリシステムにおいて、メモリバックアップ動作の移行復帰制御の高速化とメモリのデータ保持の信頼性を向上できるメモリバックアップ制御装置およびメモリバックアップ制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係る第１の発明は、コントローラ（図１に示すバスコントローラ１）がシンクロナスＤＲＡＭ（図１に示すＳＤＲＡＭ１１，１２）に対するリフレッシュを主電源（図１に示す主電源６）またはバックアップ電源（図１に示すバックアップ電源７）の供給を受けて制御するメモリバックアップ制御装置であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力手段（図１に示す電源電圧監視回路５）と、前記電源電圧低下検知信号出力手段から出力される電源電圧低下検知信号に基づいてコントローラに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力手段（図１に示すタイミング・ロジック回路２）と、前記セルフリフレッシュ開始要求信号出力手段から出力される前記セルフリフレッシュ開始要求信号に基づいて前記コントローラのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段（図１に示すバスコントローラ１による）と、前記シンクロナスＤＲＡＭヘの制御線の組み合わせによるコマンド信号を前記シンクロナスＤＲＡＭに出力するコマンド信号出力手段（図１に示すバスコントローラ１のＲＡＳ，ＣＳ，ＣＡＳ，ＷＥ等のアクセス制御信号を含む）と、前記セルフリフレッシュ開始要求信号に基づき、前記コントローラのシステムクロックの分周クロックを生成する分周クロック生成手段（図１に示す分周器１８）と、前記分周クロック生成手段により生成された分周クロックに同期した前記クロックイネーブル信号と前記コマンド信号に基づき、前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するセルフリフレッシュ制御手段（図１に示すバスコントローラ１，セレクタ１０等を含む）とを有するものである。
【０００９】
本発明に係る第２の発明は、前記電源電圧低下検知信号出力手段から出力される前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力手段（図１に示すリセット回路３）と、前記クロックイネーブル信号による前記シンクロナスＤＲＡＭの初期設定動作終了に基づいてクロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力手段（図１に示すバスコントローラ１）と、前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力手段（図１に示す比較回路４）と、前記リセット信号出力手段から出力されるリセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替手段（図１に示すセレクタ１０）とを有するものである。
【００１０】
本発明に係る第３の発明は、前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する信号解除手段（図１に示す電源電圧監視回路５）と、前記信号解除手段による電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除手段（図１に示すタイミングロジック回路）と、前記コントローラおよび前記シンクロナスＤＲＡＭの初期設定後、バックアップ動作中かどうかを判別する判別手段（図１に示すバスコントローラ１）と、前記判別手段によりバックアップ動作中であると判別された場合には、前記セルフリフレッシュ開始要求信号を条件出力する条件出力手段（図１に示すタイミング・ロジック回路２）と、前記条件出力手段から条件出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替手段（図１に示すセレクタ１０）と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するタイミング遅延出力手段（図１に示すバスコントローラ１）とを有するものである。
【００１１】
本発明に係る第４の発明は、コントローラ（図１に示すバスコントローラ１）がシンクロナスＤＲＡＭ（図１に示すＳＤＲＡＭ１１，１２）に対するリフレッシュを主電源（図１に示す主電源６）またはバックアップ電源（図１に示すバックアップ電源７）の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力工程（図８に示すステップ（２））と、前記電源電圧低下検知信号出力工程により出力される電源電圧低下検知信号に基づいてコントローラに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力工程（図８に示すステップ（５））と、前記セルフリフレッシュ開始要求信号出力工程により出力される前記セルフリフレッシュ開始要求信号に基づいて前記コントローラのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程（図８に示すステップ（７））と、前記シンクロナスＤＲＡＭヘの制御線の組み合わせによるコマンド信号を前記シンクロナスＤＲＡＭに出力するコマンド信号出力工程（図示しない）と、前記セルフリフレッシュ開始要求信号に基づき、前記コントローラのシステムクロックの分周クロックを生成する分周クロック生成工程（図８に示すステップ（６））と、前記分周クロック生成工程により生成された分周クロックに同期した前記クロックイネーブル信号と前記コマンド信号に基づき、前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するセルフリフレッシュ起動工程（図８に示すステップ（８））とを有するものである。
【００１２】
本発明に係る第５の発明は、コントローラ（図１に示すバスコントローラ１）がシンクロナスＤＲＡＭ（図１に示すＳＤＲＡＭ１１，１２）に対するリフレッシュを主電源（図１に示す主電源６）またはバックアップ電源（図１に示すバックアップ電源７）の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電圧復帰を検出して電源電圧低下検知信号を解除する解除工程（図９に示すステップ（３））と、前記解除工程により電源電圧低下検知信号が解除された後、リセット信号を解除するリセット信号解除工程（図９に示すステップ（４））と、前記コントローラおよび前記シンクロナスＤＲＡＭの初期設定後、バックアップ動作中かどうかを判定する判定工程（図９に示すステップ（７））と、前記判定工程によりバックアップ動作中であると判定された場合、前記セルフリフレッシュ開始要求信号を出力し、該セルフリフレッシュ開始要求信号に従い、クロックイネーブルマスク信号を出力して、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第１切替工程（図９に示すステップ（１２））と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力し、前記クロックイネーブル信号により、前記シンクロナスＤＲＡＭのセルフリフレッシュを解除するセルフリフレッシュ解除工程（図９に示すステップ（１３））と、前記判定工程によりバックアップ動作中でないと判定された場合、前記セルフリフレッシュ開始要求を行わずにクロックイネーブルマスク信号を出力し、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替工程（図９に示すステップ（１８），（１９））と、システムクロックを分周して前記シンクロナスＤＲＡＭへの分周クロックを生成する分周クロック生成工程（図９に示すステップ（９），（１６））とを有するものである。
【００１３】
本発明に係る第６の発明は、コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、通常動作時より消費電力を低減する低消費電力モードに移行する時、前記セルフリフレッシュ開始要求信号に従い、システムクロックを分周して前記シンクロナスＤＲＡＭへの分周クロックを生成する分周クロック生成工程（図８のステップ（６））とを有し、前記分周クロック生成工程により生成された分周クロックに同期するクロックイネーブル信号とコマンド信号とに基づいて前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するものである。
【００１４】
本発明に係る第７の発明は、前記低消費電力モード時に、前記主電源の電圧が低下して前記電源電圧低下検知信号が出力される場合に、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、前記クロックイネーブル信号を前記バックアップ電源電圧検出信号に切り替えるものである。
【００１５】
【発明の実施の形態】
図１は、本発明の第１実施形態を示すメモリのバックアップ制御装置の構成を説明するブロック図であり、例えばシンクロナスＤＲＡＭ（以下ＳＤＲＡＭ）のバックアップ制御装置に対応する。
【００１６】
図１において、１はバスコントローラ、２はタイミング・ロジック回路で、タイミング回路と論理ゲートから構成される。３はリセット出力回路で、クロック監視機能を有する。なお、バスコントローラ１は、バスコントローラ機能を有するゲートアレイチップ等で構成される場合であっても、バスコントローラ機能がＣＰＵにより構成される場合であっても、本発明を適用することができる。
【００１７】
４は比較回路で、バックアップ電源７の電圧値と基準電圧値と比較し、その比較結果を出力する。５は電源電圧監視回路で、システムの主電源６の電圧変動をモニタして主電源の電圧低下状態および復帰状態を検知する。なお、主電源６はＡＣ商用電源等からシステム電源を供給する。
【００１８】
８は電圧変換回路で、バックアップ電源７からの電圧をＳＤＲＡＭ１１，１２の電源電圧に変換する。９はアドレスデコーダで、アドレスバスのアドレスを解読する。１０はセレクタで、セレクト入力に基づきＳＤＲＡＭ１１，１２へのＣＫＥ信号をＣＰＵ側とバックアップ側とで切り替える。
【００１９】
１１，１２はシンクロナスＤＲＡＭ（ＳＤＲＡＭ）で、供給されるシステムクロックＳＣＫに同期してデータの書き込みまたは読み出しが実行される。１３はＡＮＤ論理ゲートで、バスコントローラ１からの／ＲＥＳＥＴ信号とＣＫＥＭ信号との論理積をとった結果をセレクタ１０に出力する。１４，１５，１６，１７はＯＲ論理ゲートで、該ゲート出力でＳＤＲＡＭ１１，１２の入出力データを制御する。１８は分周器で、システムクロックＳＣＫを１／Ｎに分周した分周システムクロックＳＣＫ／ＮをＳＤＲＡＭ１１，１２のクロック入力に供給する。
【００２０】
図２は、図１に示したＳＤＲＡＭ１１，１２に対するセルフリフレッシュ移行コマンド（ＳＥＬＦ）とセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）とのタイミングを説明するタイミングチャートである。
【００２１】
図において、ｔＰＤＥは、セルフリフレッシュ終了時のＣＫＥ信号ホールド時間、ｔＲＣは、リフレッシュアクティブコマンド遅延時間を示す。
【００２２】
図３は、図１に示したＳＤＲＡＭ１１，１２の詳細構成を示す回路図であり、一例として、×１６ビット構成のＳＤＲＡＭを示してある。
【００２３】
図において、ＳＤＲＡＭ１１，１２は、ＣＫＥ端子と制御信号の組み合わせコマンドであるＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，アドレス端子，システムクロックに同期するＣＬＫ端子で制御される。
【００２４】
入出力データの制御は、入力マスク／出力ディスエーブルを下位ビット（Ｄ０〜７）、上位ビット（Ｄ８〜１５）に対してＤＱＭＬ，ＤＱＭＵ信号により制御される。ＶＢは、バックアップ電源７または該バックアップ電源７の電圧変換回路８の出力電源、及び主電源通電時は主電源６が供給される。
【００２５】
図４は、図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートであり、電源遮断または停電時におけるバックアップ動作への移行を示すタイミングチャートに対応する。
【００２６】
図１に示した主電源６がＯＦＦしてＳＤＲＡＭ１１，１２への電源ＶＣＣが低下すると、電源電圧監視回路５から電源電圧低下検出信号（／ＰＲＳＴ：／は負論理を示す）を「Ｌｏｗ」出力し、タイミング・ロジック回路２では、該／ＰＲＳＴ信号の「Ｌｏｗ」を受けて、セルフリフレッシュ開始要求信号（ＳＦＲＲＱ：Ｈｉｇｈ）を出力する。
【００２７】
バスコントローラ１は、該ＳＲＦＲＱ信号「Ｈｉｇｈ」に従い、ＣＫＥ信号をクロックの立ち上がりに同期して「Ｌｏｗ」にする。セレクタ１０は主電源通電時、バスコントローラ１側に接続されるので、ＳＤＲＡＭ１１，１２側のＣＫＥ端子も「Ｌｏｗ」に切り替わる。同時に、図２に示すようにコマンド（セルフリフレッシュ移行コマンドＳＥＬＦ）を出力する。
【００２８】
そして、ＳＤＲＡＭ１１，１２のセルフリフレッシュ起動完了後、ＣＫＥＭ信号を「Ｌｏｗ」にし、該ＣＫＥＭ信号と／ＲＥＳＥＴ信号とのＡＮＤ論理ゲート１３のアンド出力であるＣＫＥＳＥＬ信号を「Ｌｏｗ」にし、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）に切り替える。
【００２９】
その後、／ＲＥＳＥＴ信号を「Ｌｏｗ」にし、バックアップ動作に移行する。／ＰＲＳＴ信号「Ｌｏｗ」から／ＲＥＳＥＴ信号「Ｌｏｗ」までの時間ｔ１は、タイミング・ロジック回路２で、ＣＫＥＭ信号「Ｌｏｗ」出力以降に設定する。
【００３０】
図５は、図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートであり、バックアップ動作が保持されている場合の電源通電後の復帰を示すタイミングチャートに対応する。
【００３１】
図において、主電源６通電後、電源電圧監視回路５が電源電圧の復帰を検知すると、／ＰＲＳＴ信号を「Ｈｉｇｈ」に解除し、該／ＰＲＳＴ信号を受けてリセット出力回路３は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」に解除する。ＳＤＲＡＭ１１，１２の初期設定後、システム側のみセルフリフレッシュ動作状態にするため、セレクタ１０がＳＤＲＡＭ１１，１２へのＣＫＥ信号をバックアップ側（ＢＡＬＲＭ）に接続した状態で、セルフリフレッシュ開始要求（ＳＲＦＲＱ：Ｈｉｇｈ）を出力し、バスコントローラ１は該ＳＲＦＲＱ信号を受けて、ＣＫＥ信号を「Ｌｏｗ」出力する。
【００３２】
その後、ＳＤＲＡＭ１１，１２のセルフリフレッシュを解除するため、ＣＫＥＭ信号を「Ｈｉｇｈ」にし、セレクタ１０をバスコントローラ１側に切り替える。再度、ＳＲＦＲＱ信号を「Ｌｏｗ」にし、セルフリフレッシュ解除要求を出力する。ＳＲＦＲＱ信号「Ｈｉｇｈ」から「Ｌｏｗ」までの時間ｔ２は、タイミング・ロジック回路２で、ＣＫＥＭ信号「Ｈｉｇｈ」出力以降に設定する。該セルフリフレッシュ解除要求を受けて、バスコントローラ１はＣＫＥ信号を「Ｈｉｇｈ」、及び図２に示すようにセルフリフレッシュ解除コマンドＳＥＬＦＸを出力し、バックアップ動作から復帰する。
【００３３】
図６は、図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートであり、バックアップ動作が保持されていない場合の電源通電後の復帰を示すタイミングチャートに対応する。
【００３４】
図において、主電源６通電後、電源電圧監視回路５が電源電圧の復帰を検知すると、／ＰＲＳＴ信号を「Ｈｉｇｈ」に解除し、該／ＰＲＳＴ信号を受けてリセット出力回路３は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」に解除する。ＳＤＲＡＭ１１，１２の初期設定後、ＣＫＥＭ信号を「Ｈｉｇｈ」にし、セレクタ１０をバスコントローラ１側に切り替え、初期設定動作を完了する。
【００３５】
図７は、図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートであり、低消費電力モード移行時、及び電源遮断または停電時におけるバックアップ動作への移行を示すタイミングチャートに対応する。
【００３６】
図において、低消費電力モードヘの移行要因（ＥＳＳ要因）をタイミング・ロジック回路２で受けとると、該タイミング・ロジック回路２からセルフリフレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力する。バスコントローラ１は、該ＳＲＦＲＱ信号「Ｈｉｇｈ」に従い、ＣＫＥ信号をクロックの立ち上がりに同期して「Ｌｏｗ」にする。
【００３７】
セレクタ１０は主電源通電中の通常モード時は、バスコントローラ１側に接続されるので、ＳＤＲＡＭ１１，１２側のＣＫＥ端子も「Ｌｏｗ」に切り替わる。同時に、図２に示すようにコマンド（ＳＥＬＦ）を出力し、ＳＤＲＡＭ１１，１２のセルフリフレッシュを起動する。
【００３８】
主電源６がＯＦＦし、ＳＤＲＡＭ１１，１２への電源ＶＣＣが低下すると、電源電圧監視回路５から電源電圧低下検出信号（／ＰＲＳＴ信号）を「Ｌｏｗ」出力し、タイミング・ロジック回路２では、低消費電力モード状態であるかをＷＤＩＮＨ信号から判断し、低消費電力モードであると判断した場合、該／ＰＲＳＴ信号「Ｌｏｗ」を受けて、ＣＫＥＭ信号を「Ｌｏｗ」にし、該ＣＫＥＭ信号と／ＲＥＳＥＴ信号とのＡＮＤ論理ゲート１３のアンド出力であるＣＫＥＳＥＬ信号を「Ｌｏｗ」にし、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）に切り替える。
【００３９】
その後、／ＲＥＳＥＴ信号を「Ｌｏｗ」にし、バックアップ動作に移行する。／ＰＲＳＴ信号「Ｌｏｗ」から／ＲＥＳＥＴ信号「Ｌｏｗ」までの時間ｔ３は、タイミング・ロジック回路２で、ＣＫＥＭ信号「Ｌｏｗ」出力以降に設定する。
【００４０】
以下、図８に示すフローチャートを参照して、主電源６停止後のメモリバックアップ制御手順について説明する。
【００４１】
図８は、本発明に係るメモリバックアップ制御装置における第１のデータ処理手順の一例を示すフローチャートである。なお、（１）〜（１０）は各ステップを示す。
【００４２】
まず、停電または電源遮断により主電源６がＯＦＦすると（１）、ＳＤＲＡＭ１１，１２への電源ＶＣＣの低下を電源電圧監視回路５が検知する（２）。該電源電圧監視回路５は、電源電圧低下検出信号（／ＰＲＳＴ信号）を「Ｌｏｗ」出力する（３）。
【００４３】
次に、タイミング・ロジック回路２では、該／ＰＲＳＴ信号「Ｌｏｗ」を受けて、低消費電力モードであるかを該タイミング・ロジック回路２に入力されるＷＤＩＮＨ信号により判断し（４）、ＮＯならば、セルフリフレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力する（５）。
【００４４】
そして、バスコントローラ１は、該ＳＲＦＲＱ信号「Ｈｉｇｈ」に従い、ＣＫＥ信号をクロックの立ち上がりに同期して「Ｌｏｗ」にする（６）。この際、セレクタ１０は主電源通電時、バスコントローラ１側に接続されるので、ＳＤＲＡＭｌｌ，１２側のＣＫＥ端子も「Ｌｏｗ」に切り替わる。同時に、図２に示すようにセルフリフレッシュコマンドＳＥＬＦを出力し、ＳＤＲＡＭ１１，１２のセルフリフレッシュを起動する（７）。
【００４５】
そして、セルフリフレッシュ起動完了後、ＣＫＥＭ信号を「Ｌｏｗ」にし（８）、該ＣＫＥＭ信号と／ＲＥＳＥＴ信号とのアンド処理を行うＡＮＤ論理ゲート１３の出力であるＣＫＥＳＥＬ信号を「Ｌｏｗ」にし、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）に切り替える（９）。その後、／ＲＥＳＥＴ信号を「Ｌｏｗ」にし、バックアップ動作に移行する（１０）。
【００４６】
一方、ステップ（４）で、低消費電力モードであるならば、ステップ（１０）ヘ進み、セレクタ１０の切り替え動作を実行する。
【００４７】
以下、図９に示すフローチャートを参照して、主電源６通電後のメモリバックアップ制御手順について説明する。
【００４８】
図９は、本発明に係るメモリバックアップ制御装置における第２のデータ処理手順の一例を示すフローチャートである。なお、（１）〜（１７）は各ステップを示す。
【００４９】
まず、主電源６が通電された後（１）、電源電圧監視回路５が電源電圧の復帰を検知すると（２）、／ＰＲＳＴ信号を「Ｈｉｇｈ」に解除し（３）、該／ＰＲＳＴ信号を受けてリセット出力回路３は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」に解除する（４）。
【００５０】
そして、バスコントローラ１を初期化し（５）、ＳＤＲＡＭ１１，１２の初期設定後（６）、バックアップ動作が保持されているかを、バックアップ電源７の比較回路４の出力であるＢＡＬＲＭ信号により判断し（７）、ＹＥＳならば、システム側のみセルフリフレッシュ動作状態にするため、セレクタ１０がＳＤＲＡＭ１１，１２へのＣＫＥ信号をバックアップ側（ＢＡＬＲＭ）に接続した状態で、セルフリフレッシュ開始要求（ＳＲＦＲＱ信号：Ｈｉｇｈ）を出力し（８）、バスコントローラ１は該ＳＲＦＲＱ信号を受けて、ＳＤＲＡＭ１１，１２に対する分周クロックを生成し（９）、ＣＫＥ信号を「Ｌｏｗ」出力する（１０）。
【００５１】
その後、ＳＤＲＡＭ１１，１２のセルフリフレッシュを解除するため、ＣＫＥＭ信号を「Ｈｉｇｈ」にし（１１）、セレクタ１０をバスコントローラ１側に切り替える（１２）。
【００５２】
そして、再度、ＳＲＦＲＱ信号を「Ｌｏｗ」にし、セルフリフレッシュ解除要求を出力し（１３）、該セルフリフレッシュ解除要求を受けて、バスコントローラ１はＣＫＥ信号を「Ｈｉｇｈ」にし（１４）、次に図２に示すようにセルフリフレッシュ解除コマンドを出力し（１５）、分周クロックを生成してバックアップ動作から復帰し（１６）、初期設定動作を完了する（１７）。
【００５３】
一方、ステップ（７）で、ＮＯ（バックアップ動作が保持されていない）ならば、ＣＫＥＭ信号を「Ｈｉｇｈ」にし（１８）、セレクタ１０をバックアップ側からバスコントローラ１側に切り替え（１９）、ステップ（１７）へ進み、初期設定動作を完了する。
【００５４】
なお、図１に示す１９で囲まれるタイミング・ロジック回路２、リセット出力回路３、比較回路４の全て、または一部を、１チップのゲートアレイで構成する場合も同様に考えられる。
【００５５】
以下、図１０に示すメモリマップを参照して本発明に係るメモリバックアップ制御装置を適用可能なデータ処理装置で読み出し可能なデータ処理プログラムの構成について説明する。
【００５６】
図１０は、本発明に係るメモリバックアップ制御装置を適用可能なデータ処理装置で読み出し可能な各種データ処理プログラムを格納する記憶媒体のメモリマップを説明する図である。
【００５７】
なお、特に図示しないが、記憶媒体に記憶されるプログラム群を管理する情報、例えばバージョン情報，作成者等も記憶され、かつ、プログラム読み出し側のＯＳ等に依存する情報、例えばプログラムを識別表示するアイコン等も記憶される場合もある。
【００５８】
さらに、各種プログラムに従属するデータも上記ディレクトリに管理されている。また、各種プログラムをコンピュータにインストールするためのプログラムや、インストールするプログラムが圧縮されている場合に、解凍するプログラム等も記憶される場合もある。
【００５９】
本実施形態における図８，図９に示す機能が外部からインストールされるプログラムによって、ホストコンピュータにより遂行されていてもよい。そして、その場合、ＣＤ−ＲＯＭやフラッシュメモリやＦＤ等の記憶媒体により、あるいはネットワークを介して外部の記憶媒体から、プログラムを含む情報群を出力装置に供給される場合でも本発明は適用されるものである。
【００６０】
以上のように、前述した実施形態の機能を実現するソフトウエアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、本発明の目的が達成されることは言うまでもない。
【００６１】
この場合、記憶媒体から読み出されたプログラムコード自体が本発明の新規な機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００６２】
プログラムコードを供給するための記憶媒体としては、例えば、フロッピーディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭ，ＥＥＰＲＯＭ等を用いることができる。
【００６３】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００６４】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００６５】
【発明の効果】
以上説明したように、本発明に係る第１の発明によれば、コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御装置であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力手段と、前記電源電圧低下検知信号出力手段から出力される電源電圧低下検知信号に基づいてコントローラに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力手段と、前記セルフリフレッシュ開始要求信号出力手段から出力される前記セルフリフレッシュ開始要求信号に基づいて前記コントローラのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段と、前記シンクロナスＤＲＡＭヘの制御線の組み合わせによるコマンド信号を前記シンクロナスＤＲＡＭに出力するコマンド信号出力手段と、前記セルフリフレッシュ開始要求信号に基づき、前記コントローラのシステムクロックの分周クロックを生成する分周クロック生成手段と、前記分周クロック生成手段により生成された分周クロックに同期した前記クロックイネーブル信号と前記コマンド信号に基づき、前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するセルフリフレッシュ制御手段とを有するので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要が無く、前記セルフリフレッシュ開始要求信号で、クロック同期のコマンド信号を入力でき、メモリバックアップ動作への移行制御と該バックアップ動作からの復帰制御の簡素化できるとともに、その制御処理速度を格段に高速化することができる。
【００６６】
第２の発明によれば、前記電源電圧低下検知信号出力手段から出力される前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力手段と、前記クロックイネーブル信号による前記シンクロナスＤＲＡＭの初期設定動作終了に基づいてクロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力手段と、前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力手段と、前記リセット信号出力手段から出力されるリセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替手段とを有するので、速やかにバックアップ電源側に切り替え動作を行えるので、切り替え時の信頼性を向上することができる。
【００６７】
第３の発明によれば、前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する信号解除手段と、前記信号解除手段による電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除手段と、前記コントローラおよび前記シンクロナスＤＲＡＭの初期設定後、バックアップ動作中かどうかを判別する判別手段と、前記判別手段によりバックアップ動作中であると判別された場合には、前記セルフリフレッシュ開始要求信号を条件出力する条件出力手段と、前記条件出力手段から条件出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替手段と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するタイミング遅延出力手段とを有するので、バックアップ動作中かの判断に従い、切替手段のタイミングを調整するだけで、システム側のセルフリフレッシュ開始要求時、解除要求時に対する処理を各々統一することができるので、処理の多様化を避けられ、電源通電時の復帰処理の信頼性を向上することができる。
【００６８】
第４の発明によれば、コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力工程と、前記電源電圧低下検知信号出力工程により出力される電源電圧低下検知信号に基づいてコントローラに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力工程と、前記セルフリフレッシュ開始要求信号出力工程により出力される前記セルフリフレッシュ開始要求信号に基づいて前記コントローラのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程と、前記シンクロナスＤＲＡＭヘの制御線の組み合わせによるコマンド信号を前記シンクロナスＤＲＡＭに出力するコマンド信号出力工程と、前記セルフリフレッシュ開始要求信号に基づき、前記コントローラのシステムクロックの分周クロックを生成する分周クロック生成工程と、前記分周クロック生成工程により生成された分周クロックに同期した前記クロックイネーブル信号と前記コマンド信号に基づき、前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するセルフリフレッシュ起動工程とを有するので、電源ＯＦＦからバックアップ動作起動までの処理手順が、速やかに行えるので、バックアップ移行処理の信頼性を向上することができる。
【００６９】
第５の発明によれば、コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電圧復帰を検出して電源電圧低下検知信号を解除する解除工程と、前記解除工程により電源電圧低下検知信号が解除された後、リセット信号を解除するリセット信号解除工程と、前記コントローラおよび前記シンクロナスＤＲＡＭの初期設定後、バックアップ動作中かどうかを判定する判定工程と、前記判定工程によりバックアップ動作中であると判定された場合、前記セルフリフレッシュ開始要求信号を出力し、該セルフリフレッシュ開始要求信号に従い、クロックイネーブルマスク信号を出力して、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第１切替工程と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力し、前記クロックイネーブル信号により、前記シンクロナスＤＲＡＭのセルフリフレッシュを解除するセルフリフレッシュ解除工程と、前記判定工程によりバックアップ動作中でないと判定された場合、前記セルフリフレッシュ開始要求を行わずにクロックイネーブルマスク信号を出力し、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替工程と、システムクロックを分周して前記シンクロナスＤＲＡＭへの分周クロックを生成する分周クロック生成工程とを有するので、切替処理のタイミングをセルフリフレッシュ開始要求前に行い、システム側のセルフリフレッシュ開始要求時、解除要求時に対する処理を各々統一することができ、処理の多様化を避けられ、電源ＯＮからバックアップ動作復帰までの処理手順が、速やかに行え、バックアップ復帰処理の信頼性を向上することができる。
【００７０】
第６の発明によれば、コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、通常動作時より消費電力を低減する低消費電力モードに移行する時、前記セルフリフレッシュ開始要求信号に従い、システムクロックを分周して前記シンクロナスＤＲＡＭへの分周クロックを生成する分周クロック生成工程とを有し、前記分周クロック生成工程により生成された分周クロックに同期するクロックイネーブル信号とコマンド信号とに基づいて前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するので、低消費電力モード時も速やかにセルフリフレッシュ状態に移行でき、更にシステムの低消費電力に貢献できる。
【００７１】
第７の発明によれば、前記低消費電力モード時に、前記主電源の電圧が低下して前記電源電圧低下検知信号が出力される場合に、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、前記クロックイネーブル信号を前記バックアップ電源電圧検出信号に切り替えるので、低消費電力モード時の電源遮断に対し、速やかにバックアップ動作に移行することができる。また、メモリ制御の高速化を図れるクロック同期式のシンクロナスＤＲＡＭを用いたシステムにおいて、メモリバックアップ動作の移行復帰制御の高速化と信頼性の向上を実現できる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示すメモリのバックアップ制御装置の構成を説明するブロック図である。
【図２】図１に示したＳＤＲＡＭに対するセルフリフレッシュ移行コマンド（ＳＥＬＦ）とセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）とのタイミングを説明するタイミングチャートである。
【図３】図１に示したＳＤＲＡＭの詳細構成を示す回路図である。
【図４】図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートである。
【図５】図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートである。
【図６】図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートである。
【図７】図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートである。
【図８】本発明に係るメモリバックアップ制御装置における第１のデータ処理手順の一例を示すフローチャートである。
【図９】本発明に係るメモリバックアップ制御装置における第２のデータ処理手順の一例を示すフローチャートである。
【図１０】本発明に係るメモリバックアップ制御装置を適用可能なデータ処理装置で読み出し可能な各種データ処理プログラムを格納する記憶媒体のメモリマップを説明する図である。
【符号の説明】
１ ＣＰＵまたはバス・コントローラ
２ タイミング・ロジック回路
３ リセット出力回路
４ 比較回路
５ 電源電圧監視回路
６ 主電源
７ バックアップ電源
８ 電圧変換回路
９ アドレスデコーダ
１０ セレクタ
１１，１２ シンクロナスＤＲＡＭ
１３ ＡＮＤ論理ゲート
１４，１５，１６，１７ ＯＲ論理ゲート
１８ クロック分周回路
【発明の属する技術分野】
本発明は、主電源とバックアップ電源と切り替えながらデータを保持するメモリに対して電源遮断および復帰を制御するメモリバックアップ制御装置およびメモリバックアップ制御方法に関するものである。
【０００２】
【従来の技術】
一般に、大容量のメモリを必要とするデータ処理装置あるいはデータ処理システムにおいて、データのバックアップ処理を実行する場合、記憶素子としてＤＲＡＭ（ダイナミックＲＡＭ）などの揮発性メモリを用いる。そのＤＲＡＭのデータを保持するためデータをリストア（再書き込み）するリフレッシュ回路は、そのＤＲＡＭリフレッシュにおいてシステム動作時とバックアップ時を切り替えるセレクタと、システムの電源電圧を監視する電源電圧監視回路と、システムの電源電圧と同一の電圧を得るバックアップ電源回路とから構成される。
【０００３】
このような構成において、従来、バックアップ動作への移行は、停電等による電源電圧の低下を電源電圧監視回路で検知した後、システムにリセットを出力すると同時にバックアップ用のリフレッシュ回路にセレクタを切り替え、バックアップ時だけ動作するリフレッシュ回路を起動するか、または、ＤＲＡＭに接続されるＲＡＳ信号、ＣＡＳ信号によりＣＢＲ（ＣＡＳ Ｂｅｆｏｒｅ ＲＡＳ）タイミングを生成し、該ＤＲＡＭのセルフリフレッシュを起動し、バックアップを行っていた。
【０００４】
一方、電源復帰時は、電源電圧の復帰を電源電圧監視回路で検知した後、システムのリセットを解除すると同時に、ＤＲＡＭリフレッシユ回路をバックアップ側からシステム側に前記セレクタを切り替えていた。その際、バックアップ制御移行復帰時のＤＲＡＭ制御は、システムクロックと非同期のハードウエアタイミング信号を利用して行われていた。
【０００５】
【発明が解決しようとする課題】
従来のメモリバックアップ制御装置は上記のように構成されているので、第１に大容量のメモリを必要とするシステムにおいて、メモリ制御を高速に行うには限界があった。
【０００６】
第２にＲＡＳ信号、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要があり、制御・処理の更なる簡素化と高速動作を実現することができないという問題点があった。
【０００７】
本発明は、上記の問題点を解決するためになされたもので、主電源の電圧低下状態を監視して、メモリアクセスの制御線から構成されるコマンド信号とＣＰＵからのクロックイネーブル信号とによりシンクロナスＤＲＡＭに対するセルフリフレッシュをシステムクロックを分周した分周クロックに同期して起動制御することにより、クロック同期式のシンクロナスＤＲＡＭを用いたメモリシステムにおいて、メモリバックアップ動作の移行復帰制御の高速化とメモリのデータ保持の信頼性を向上できるメモリバックアップ制御装置およびメモリバックアップ制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係る第１の発明は、コントローラ（図１に示すバスコントローラ１）がシンクロナスＤＲＡＭ（図１に示すＳＤＲＡＭ１１，１２）に対するリフレッシュを主電源（図１に示す主電源６）またはバックアップ電源（図１に示すバックアップ電源７）の供給を受けて制御するメモリバックアップ制御装置であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力手段（図１に示す電源電圧監視回路５）と、前記電源電圧低下検知信号出力手段から出力される電源電圧低下検知信号に基づいてコントローラに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力手段（図１に示すタイミング・ロジック回路２）と、前記セルフリフレッシュ開始要求信号出力手段から出力される前記セルフリフレッシュ開始要求信号に基づいて前記コントローラのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段（図１に示すバスコントローラ１による）と、前記シンクロナスＤＲＡＭヘの制御線の組み合わせによるコマンド信号を前記シンクロナスＤＲＡＭに出力するコマンド信号出力手段（図１に示すバスコントローラ１のＲＡＳ，ＣＳ，ＣＡＳ，ＷＥ等のアクセス制御信号を含む）と、前記セルフリフレッシュ開始要求信号に基づき、前記コントローラのシステムクロックの分周クロックを生成する分周クロック生成手段（図１に示す分周器１８）と、前記分周クロック生成手段により生成された分周クロックに同期した前記クロックイネーブル信号と前記コマンド信号に基づき、前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するセルフリフレッシュ制御手段（図１に示すバスコントローラ１，セレクタ１０等を含む）とを有するものである。
【０００９】
本発明に係る第２の発明は、前記電源電圧低下検知信号出力手段から出力される前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力手段（図１に示すリセット回路３）と、前記クロックイネーブル信号による前記シンクロナスＤＲＡＭの初期設定動作終了に基づいてクロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力手段（図１に示すバスコントローラ１）と、前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力手段（図１に示す比較回路４）と、前記リセット信号出力手段から出力されるリセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替手段（図１に示すセレクタ１０）とを有するものである。
【００１０】
本発明に係る第３の発明は、前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する信号解除手段（図１に示す電源電圧監視回路５）と、前記信号解除手段による電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除手段（図１に示すタイミングロジック回路）と、前記コントローラおよび前記シンクロナスＤＲＡＭの初期設定後、バックアップ動作中かどうかを判別する判別手段（図１に示すバスコントローラ１）と、前記判別手段によりバックアップ動作中であると判別された場合には、前記セルフリフレッシュ開始要求信号を条件出力する条件出力手段（図１に示すタイミング・ロジック回路２）と、前記条件出力手段から条件出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替手段（図１に示すセレクタ１０）と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するタイミング遅延出力手段（図１に示すバスコントローラ１）とを有するものである。
【００１１】
本発明に係る第４の発明は、コントローラ（図１に示すバスコントローラ１）がシンクロナスＤＲＡＭ（図１に示すＳＤＲＡＭ１１，１２）に対するリフレッシュを主電源（図１に示す主電源６）またはバックアップ電源（図１に示すバックアップ電源７）の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力工程（図８に示すステップ（２））と、前記電源電圧低下検知信号出力工程により出力される電源電圧低下検知信号に基づいてコントローラに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力工程（図８に示すステップ（５））と、前記セルフリフレッシュ開始要求信号出力工程により出力される前記セルフリフレッシュ開始要求信号に基づいて前記コントローラのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程（図８に示すステップ（７））と、前記シンクロナスＤＲＡＭヘの制御線の組み合わせによるコマンド信号を前記シンクロナスＤＲＡＭに出力するコマンド信号出力工程（図示しない）と、前記セルフリフレッシュ開始要求信号に基づき、前記コントローラのシステムクロックの分周クロックを生成する分周クロック生成工程（図８に示すステップ（６））と、前記分周クロック生成工程により生成された分周クロックに同期した前記クロックイネーブル信号と前記コマンド信号に基づき、前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するセルフリフレッシュ起動工程（図８に示すステップ（８））とを有するものである。
【００１２】
本発明に係る第５の発明は、コントローラ（図１に示すバスコントローラ１）がシンクロナスＤＲＡＭ（図１に示すＳＤＲＡＭ１１，１２）に対するリフレッシュを主電源（図１に示す主電源６）またはバックアップ電源（図１に示すバックアップ電源７）の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電圧復帰を検出して電源電圧低下検知信号を解除する解除工程（図９に示すステップ（３））と、前記解除工程により電源電圧低下検知信号が解除された後、リセット信号を解除するリセット信号解除工程（図９に示すステップ（４））と、前記コントローラおよび前記シンクロナスＤＲＡＭの初期設定後、バックアップ動作中かどうかを判定する判定工程（図９に示すステップ（７））と、前記判定工程によりバックアップ動作中であると判定された場合、前記セルフリフレッシュ開始要求信号を出力し、該セルフリフレッシュ開始要求信号に従い、クロックイネーブルマスク信号を出力して、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第１切替工程（図９に示すステップ（１２））と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力し、前記クロックイネーブル信号により、前記シンクロナスＤＲＡＭのセルフリフレッシュを解除するセルフリフレッシュ解除工程（図９に示すステップ（１３））と、前記判定工程によりバックアップ動作中でないと判定された場合、前記セルフリフレッシュ開始要求を行わずにクロックイネーブルマスク信号を出力し、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替工程（図９に示すステップ（１８），（１９））と、システムクロックを分周して前記シンクロナスＤＲＡＭへの分周クロックを生成する分周クロック生成工程（図９に示すステップ（９），（１６））とを有するものである。
【００１３】
本発明に係る第６の発明は、コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、通常動作時より消費電力を低減する低消費電力モードに移行する時、前記セルフリフレッシュ開始要求信号に従い、システムクロックを分周して前記シンクロナスＤＲＡＭへの分周クロックを生成する分周クロック生成工程（図８のステップ（６））とを有し、前記分周クロック生成工程により生成された分周クロックに同期するクロックイネーブル信号とコマンド信号とに基づいて前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するものである。
【００１４】
本発明に係る第７の発明は、前記低消費電力モード時に、前記主電源の電圧が低下して前記電源電圧低下検知信号が出力される場合に、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、前記クロックイネーブル信号を前記バックアップ電源電圧検出信号に切り替えるものである。
【００１５】
【発明の実施の形態】
図１は、本発明の第１実施形態を示すメモリのバックアップ制御装置の構成を説明するブロック図であり、例えばシンクロナスＤＲＡＭ（以下ＳＤＲＡＭ）のバックアップ制御装置に対応する。
【００１６】
図１において、１はバスコントローラ、２はタイミング・ロジック回路で、タイミング回路と論理ゲートから構成される。３はリセット出力回路で、クロック監視機能を有する。なお、バスコントローラ１は、バスコントローラ機能を有するゲートアレイチップ等で構成される場合であっても、バスコントローラ機能がＣＰＵにより構成される場合であっても、本発明を適用することができる。
【００１７】
４は比較回路で、バックアップ電源７の電圧値と基準電圧値と比較し、その比較結果を出力する。５は電源電圧監視回路で、システムの主電源６の電圧変動をモニタして主電源の電圧低下状態および復帰状態を検知する。なお、主電源６はＡＣ商用電源等からシステム電源を供給する。
【００１８】
８は電圧変換回路で、バックアップ電源７からの電圧をＳＤＲＡＭ１１，１２の電源電圧に変換する。９はアドレスデコーダで、アドレスバスのアドレスを解読する。１０はセレクタで、セレクト入力に基づきＳＤＲＡＭ１１，１２へのＣＫＥ信号をＣＰＵ側とバックアップ側とで切り替える。
【００１９】
１１，１２はシンクロナスＤＲＡＭ（ＳＤＲＡＭ）で、供給されるシステムクロックＳＣＫに同期してデータの書き込みまたは読み出しが実行される。１３はＡＮＤ論理ゲートで、バスコントローラ１からの／ＲＥＳＥＴ信号とＣＫＥＭ信号との論理積をとった結果をセレクタ１０に出力する。１４，１５，１６，１７はＯＲ論理ゲートで、該ゲート出力でＳＤＲＡＭ１１，１２の入出力データを制御する。１８は分周器で、システムクロックＳＣＫを１／Ｎに分周した分周システムクロックＳＣＫ／ＮをＳＤＲＡＭ１１，１２のクロック入力に供給する。
【００２０】
図２は、図１に示したＳＤＲＡＭ１１，１２に対するセルフリフレッシュ移行コマンド（ＳＥＬＦ）とセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）とのタイミングを説明するタイミングチャートである。
【００２１】
図において、ｔＰＤＥは、セルフリフレッシュ終了時のＣＫＥ信号ホールド時間、ｔＲＣは、リフレッシュアクティブコマンド遅延時間を示す。
【００２２】
図３は、図１に示したＳＤＲＡＭ１１，１２の詳細構成を示す回路図であり、一例として、×１６ビット構成のＳＤＲＡＭを示してある。
【００２３】
図において、ＳＤＲＡＭ１１，１２は、ＣＫＥ端子と制御信号の組み合わせコマンドであるＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，アドレス端子，システムクロックに同期するＣＬＫ端子で制御される。
【００２４】
入出力データの制御は、入力マスク／出力ディスエーブルを下位ビット（Ｄ０〜７）、上位ビット（Ｄ８〜１５）に対してＤＱＭＬ，ＤＱＭＵ信号により制御される。ＶＢは、バックアップ電源７または該バックアップ電源７の電圧変換回路８の出力電源、及び主電源通電時は主電源６が供給される。
【００２５】
図４は、図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートであり、電源遮断または停電時におけるバックアップ動作への移行を示すタイミングチャートに対応する。
【００２６】
図１に示した主電源６がＯＦＦしてＳＤＲＡＭ１１，１２への電源ＶＣＣが低下すると、電源電圧監視回路５から電源電圧低下検出信号（／ＰＲＳＴ：／は負論理を示す）を「Ｌｏｗ」出力し、タイミング・ロジック回路２では、該／ＰＲＳＴ信号の「Ｌｏｗ」を受けて、セルフリフレッシュ開始要求信号（ＳＦＲＲＱ：Ｈｉｇｈ）を出力する。
【００２７】
バスコントローラ１は、該ＳＲＦＲＱ信号「Ｈｉｇｈ」に従い、ＣＫＥ信号をクロックの立ち上がりに同期して「Ｌｏｗ」にする。セレクタ１０は主電源通電時、バスコントローラ１側に接続されるので、ＳＤＲＡＭ１１，１２側のＣＫＥ端子も「Ｌｏｗ」に切り替わる。同時に、図２に示すようにコマンド（セルフリフレッシュ移行コマンドＳＥＬＦ）を出力する。
【００２８】
そして、ＳＤＲＡＭ１１，１２のセルフリフレッシュ起動完了後、ＣＫＥＭ信号を「Ｌｏｗ」にし、該ＣＫＥＭ信号と／ＲＥＳＥＴ信号とのＡＮＤ論理ゲート１３のアンド出力であるＣＫＥＳＥＬ信号を「Ｌｏｗ」にし、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）に切り替える。
【００２９】
その後、／ＲＥＳＥＴ信号を「Ｌｏｗ」にし、バックアップ動作に移行する。／ＰＲＳＴ信号「Ｌｏｗ」から／ＲＥＳＥＴ信号「Ｌｏｗ」までの時間ｔ１は、タイミング・ロジック回路２で、ＣＫＥＭ信号「Ｌｏｗ」出力以降に設定する。
【００３０】
図５は、図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートであり、バックアップ動作が保持されている場合の電源通電後の復帰を示すタイミングチャートに対応する。
【００３１】
図において、主電源６通電後、電源電圧監視回路５が電源電圧の復帰を検知すると、／ＰＲＳＴ信号を「Ｈｉｇｈ」に解除し、該／ＰＲＳＴ信号を受けてリセット出力回路３は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」に解除する。ＳＤＲＡＭ１１，１２の初期設定後、システム側のみセルフリフレッシュ動作状態にするため、セレクタ１０がＳＤＲＡＭ１１，１２へのＣＫＥ信号をバックアップ側（ＢＡＬＲＭ）に接続した状態で、セルフリフレッシュ開始要求（ＳＲＦＲＱ：Ｈｉｇｈ）を出力し、バスコントローラ１は該ＳＲＦＲＱ信号を受けて、ＣＫＥ信号を「Ｌｏｗ」出力する。
【００３２】
その後、ＳＤＲＡＭ１１，１２のセルフリフレッシュを解除するため、ＣＫＥＭ信号を「Ｈｉｇｈ」にし、セレクタ１０をバスコントローラ１側に切り替える。再度、ＳＲＦＲＱ信号を「Ｌｏｗ」にし、セルフリフレッシュ解除要求を出力する。ＳＲＦＲＱ信号「Ｈｉｇｈ」から「Ｌｏｗ」までの時間ｔ２は、タイミング・ロジック回路２で、ＣＫＥＭ信号「Ｈｉｇｈ」出力以降に設定する。該セルフリフレッシュ解除要求を受けて、バスコントローラ１はＣＫＥ信号を「Ｈｉｇｈ」、及び図２に示すようにセルフリフレッシュ解除コマンドＳＥＬＦＸを出力し、バックアップ動作から復帰する。
【００３３】
図６は、図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートであり、バックアップ動作が保持されていない場合の電源通電後の復帰を示すタイミングチャートに対応する。
【００３４】
図において、主電源６通電後、電源電圧監視回路５が電源電圧の復帰を検知すると、／ＰＲＳＴ信号を「Ｈｉｇｈ」に解除し、該／ＰＲＳＴ信号を受けてリセット出力回路３は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」に解除する。ＳＤＲＡＭ１１，１２の初期設定後、ＣＫＥＭ信号を「Ｈｉｇｈ」にし、セレクタ１０をバスコントローラ１側に切り替え、初期設定動作を完了する。
【００３５】
図７は、図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートであり、低消費電力モード移行時、及び電源遮断または停電時におけるバックアップ動作への移行を示すタイミングチャートに対応する。
【００３６】
図において、低消費電力モードヘの移行要因（ＥＳＳ要因）をタイミング・ロジック回路２で受けとると、該タイミング・ロジック回路２からセルフリフレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力する。バスコントローラ１は、該ＳＲＦＲＱ信号「Ｈｉｇｈ」に従い、ＣＫＥ信号をクロックの立ち上がりに同期して「Ｌｏｗ」にする。
【００３７】
セレクタ１０は主電源通電中の通常モード時は、バスコントローラ１側に接続されるので、ＳＤＲＡＭ１１，１２側のＣＫＥ端子も「Ｌｏｗ」に切り替わる。同時に、図２に示すようにコマンド（ＳＥＬＦ）を出力し、ＳＤＲＡＭ１１，１２のセルフリフレッシュを起動する。
【００３８】
主電源６がＯＦＦし、ＳＤＲＡＭ１１，１２への電源ＶＣＣが低下すると、電源電圧監視回路５から電源電圧低下検出信号（／ＰＲＳＴ信号）を「Ｌｏｗ」出力し、タイミング・ロジック回路２では、低消費電力モード状態であるかをＷＤＩＮＨ信号から判断し、低消費電力モードであると判断した場合、該／ＰＲＳＴ信号「Ｌｏｗ」を受けて、ＣＫＥＭ信号を「Ｌｏｗ」にし、該ＣＫＥＭ信号と／ＲＥＳＥＴ信号とのＡＮＤ論理ゲート１３のアンド出力であるＣＫＥＳＥＬ信号を「Ｌｏｗ」にし、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）に切り替える。
【００３９】
その後、／ＲＥＳＥＴ信号を「Ｌｏｗ」にし、バックアップ動作に移行する。／ＰＲＳＴ信号「Ｌｏｗ」から／ＲＥＳＥＴ信号「Ｌｏｗ」までの時間ｔ３は、タイミング・ロジック回路２で、ＣＫＥＭ信号「Ｌｏｗ」出力以降に設定する。
【００４０】
以下、図８に示すフローチャートを参照して、主電源６停止後のメモリバックアップ制御手順について説明する。
【００４１】
図８は、本発明に係るメモリバックアップ制御装置における第１のデータ処理手順の一例を示すフローチャートである。なお、（１）〜（１０）は各ステップを示す。
【００４２】
まず、停電または電源遮断により主電源６がＯＦＦすると（１）、ＳＤＲＡＭ１１，１２への電源ＶＣＣの低下を電源電圧監視回路５が検知する（２）。該電源電圧監視回路５は、電源電圧低下検出信号（／ＰＲＳＴ信号）を「Ｌｏｗ」出力する（３）。
【００４３】
次に、タイミング・ロジック回路２では、該／ＰＲＳＴ信号「Ｌｏｗ」を受けて、低消費電力モードであるかを該タイミング・ロジック回路２に入力されるＷＤＩＮＨ信号により判断し（４）、ＮＯならば、セルフリフレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力する（５）。
【００４４】
そして、バスコントローラ１は、該ＳＲＦＲＱ信号「Ｈｉｇｈ」に従い、ＣＫＥ信号をクロックの立ち上がりに同期して「Ｌｏｗ」にする（６）。この際、セレクタ１０は主電源通電時、バスコントローラ１側に接続されるので、ＳＤＲＡＭｌｌ，１２側のＣＫＥ端子も「Ｌｏｗ」に切り替わる。同時に、図２に示すようにセルフリフレッシュコマンドＳＥＬＦを出力し、ＳＤＲＡＭ１１，１２のセルフリフレッシュを起動する（７）。
【００４５】
そして、セルフリフレッシュ起動完了後、ＣＫＥＭ信号を「Ｌｏｗ」にし（８）、該ＣＫＥＭ信号と／ＲＥＳＥＴ信号とのアンド処理を行うＡＮＤ論理ゲート１３の出力であるＣＫＥＳＥＬ信号を「Ｌｏｗ」にし、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）に切り替える（９）。その後、／ＲＥＳＥＴ信号を「Ｌｏｗ」にし、バックアップ動作に移行する（１０）。
【００４６】
一方、ステップ（４）で、低消費電力モードであるならば、ステップ（１０）ヘ進み、セレクタ１０の切り替え動作を実行する。
【００４７】
以下、図９に示すフローチャートを参照して、主電源６通電後のメモリバックアップ制御手順について説明する。
【００４８】
図９は、本発明に係るメモリバックアップ制御装置における第２のデータ処理手順の一例を示すフローチャートである。なお、（１）〜（１７）は各ステップを示す。
【００４９】
まず、主電源６が通電された後（１）、電源電圧監視回路５が電源電圧の復帰を検知すると（２）、／ＰＲＳＴ信号を「Ｈｉｇｈ」に解除し（３）、該／ＰＲＳＴ信号を受けてリセット出力回路３は／ＲＥＳＥＴ信号を「Ｈｉｇｈ」に解除する（４）。
【００５０】
そして、バスコントローラ１を初期化し（５）、ＳＤＲＡＭ１１，１２の初期設定後（６）、バックアップ動作が保持されているかを、バックアップ電源７の比較回路４の出力であるＢＡＬＲＭ信号により判断し（７）、ＹＥＳならば、システム側のみセルフリフレッシュ動作状態にするため、セレクタ１０がＳＤＲＡＭ１１，１２へのＣＫＥ信号をバックアップ側（ＢＡＬＲＭ）に接続した状態で、セルフリフレッシュ開始要求（ＳＲＦＲＱ信号：Ｈｉｇｈ）を出力し（８）、バスコントローラ１は該ＳＲＦＲＱ信号を受けて、ＳＤＲＡＭ１１，１２に対する分周クロックを生成し（９）、ＣＫＥ信号を「Ｌｏｗ」出力する（１０）。
【００５１】
その後、ＳＤＲＡＭ１１，１２のセルフリフレッシュを解除するため、ＣＫＥＭ信号を「Ｈｉｇｈ」にし（１１）、セレクタ１０をバスコントローラ１側に切り替える（１２）。
【００５２】
そして、再度、ＳＲＦＲＱ信号を「Ｌｏｗ」にし、セルフリフレッシュ解除要求を出力し（１３）、該セルフリフレッシュ解除要求を受けて、バスコントローラ１はＣＫＥ信号を「Ｈｉｇｈ」にし（１４）、次に図２に示すようにセルフリフレッシュ解除コマンドを出力し（１５）、分周クロックを生成してバックアップ動作から復帰し（１６）、初期設定動作を完了する（１７）。
【００５３】
一方、ステップ（７）で、ＮＯ（バックアップ動作が保持されていない）ならば、ＣＫＥＭ信号を「Ｈｉｇｈ」にし（１８）、セレクタ１０をバックアップ側からバスコントローラ１側に切り替え（１９）、ステップ（１７）へ進み、初期設定動作を完了する。
【００５４】
なお、図１に示す１９で囲まれるタイミング・ロジック回路２、リセット出力回路３、比較回路４の全て、または一部を、１チップのゲートアレイで構成する場合も同様に考えられる。
【００５５】
以下、図１０に示すメモリマップを参照して本発明に係るメモリバックアップ制御装置を適用可能なデータ処理装置で読み出し可能なデータ処理プログラムの構成について説明する。
【００５６】
図１０は、本発明に係るメモリバックアップ制御装置を適用可能なデータ処理装置で読み出し可能な各種データ処理プログラムを格納する記憶媒体のメモリマップを説明する図である。
【００５７】
なお、特に図示しないが、記憶媒体に記憶されるプログラム群を管理する情報、例えばバージョン情報，作成者等も記憶され、かつ、プログラム読み出し側のＯＳ等に依存する情報、例えばプログラムを識別表示するアイコン等も記憶される場合もある。
【００５８】
さらに、各種プログラムに従属するデータも上記ディレクトリに管理されている。また、各種プログラムをコンピュータにインストールするためのプログラムや、インストールするプログラムが圧縮されている場合に、解凍するプログラム等も記憶される場合もある。
【００５９】
本実施形態における図８，図９に示す機能が外部からインストールされるプログラムによって、ホストコンピュータにより遂行されていてもよい。そして、その場合、ＣＤ−ＲＯＭやフラッシュメモリやＦＤ等の記憶媒体により、あるいはネットワークを介して外部の記憶媒体から、プログラムを含む情報群を出力装置に供給される場合でも本発明は適用されるものである。
【００６０】
以上のように、前述した実施形態の機能を実現するソフトウエアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、本発明の目的が達成されることは言うまでもない。
【００６１】
この場合、記憶媒体から読み出されたプログラムコード自体が本発明の新規な機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００６２】
プログラムコードを供給するための記憶媒体としては、例えば、フロッピーディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭ，ＥＥＰＲＯＭ等を用いることができる。
【００６３】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００６４】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００６５】
【発明の効果】
以上説明したように、本発明に係る第１の発明によれば、コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御装置であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力手段と、前記電源電圧低下検知信号出力手段から出力される電源電圧低下検知信号に基づいてコントローラに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力手段と、前記セルフリフレッシュ開始要求信号出力手段から出力される前記セルフリフレッシュ開始要求信号に基づいて前記コントローラのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段と、前記シンクロナスＤＲＡＭヘの制御線の組み合わせによるコマンド信号を前記シンクロナスＤＲＡＭに出力するコマンド信号出力手段と、前記セルフリフレッシュ開始要求信号に基づき、前記コントローラのシステムクロックの分周クロックを生成する分周クロック生成手段と、前記分周クロック生成手段により生成された分周クロックに同期した前記クロックイネーブル信号と前記コマンド信号に基づき、前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するセルフリフレッシュ制御手段とを有するので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要が無く、前記セルフリフレッシュ開始要求信号で、クロック同期のコマンド信号を入力でき、メモリバックアップ動作への移行制御と該バックアップ動作からの復帰制御の簡素化できるとともに、その制御処理速度を格段に高速化することができる。
【００６６】
第２の発明によれば、前記電源電圧低下検知信号出力手段から出力される前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力手段と、前記クロックイネーブル信号による前記シンクロナスＤＲＡＭの初期設定動作終了に基づいてクロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力手段と、前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力手段と、前記リセット信号出力手段から出力されるリセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替手段とを有するので、速やかにバックアップ電源側に切り替え動作を行えるので、切り替え時の信頼性を向上することができる。
【００６７】
第３の発明によれば、前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する信号解除手段と、前記信号解除手段による電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除手段と、前記コントローラおよび前記シンクロナスＤＲＡＭの初期設定後、バックアップ動作中かどうかを判別する判別手段と、前記判別手段によりバックアップ動作中であると判別された場合には、前記セルフリフレッシュ開始要求信号を条件出力する条件出力手段と、前記条件出力手段から条件出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替手段と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するタイミング遅延出力手段とを有するので、バックアップ動作中かの判断に従い、切替手段のタイミングを調整するだけで、システム側のセルフリフレッシュ開始要求時、解除要求時に対する処理を各々統一することができるので、処理の多様化を避けられ、電源通電時の復帰処理の信頼性を向上することができる。
【００６８】
第４の発明によれば、コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力工程と、前記電源電圧低下検知信号出力工程により出力される電源電圧低下検知信号に基づいてコントローラに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力工程と、前記セルフリフレッシュ開始要求信号出力工程により出力される前記セルフリフレッシュ開始要求信号に基づいて前記コントローラのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程と、前記シンクロナスＤＲＡＭヘの制御線の組み合わせによるコマンド信号を前記シンクロナスＤＲＡＭに出力するコマンド信号出力工程と、前記セルフリフレッシュ開始要求信号に基づき、前記コントローラのシステムクロックの分周クロックを生成する分周クロック生成工程と、前記分周クロック生成工程により生成された分周クロックに同期した前記クロックイネーブル信号と前記コマンド信号に基づき、前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するセルフリフレッシュ起動工程とを有するので、電源ＯＦＦからバックアップ動作起動までの処理手順が、速やかに行えるので、バックアップ移行処理の信頼性を向上することができる。
【００６９】
第５の発明によれば、コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電圧復帰を検出して電源電圧低下検知信号を解除する解除工程と、前記解除工程により電源電圧低下検知信号が解除された後、リセット信号を解除するリセット信号解除工程と、前記コントローラおよび前記シンクロナスＤＲＡＭの初期設定後、バックアップ動作中かどうかを判定する判定工程と、前記判定工程によりバックアップ動作中であると判定された場合、前記セルフリフレッシュ開始要求信号を出力し、該セルフリフレッシュ開始要求信号に従い、クロックイネーブルマスク信号を出力して、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第１切替工程と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力し、前記クロックイネーブル信号により、前記シンクロナスＤＲＡＭのセルフリフレッシュを解除するセルフリフレッシュ解除工程と、前記判定工程によりバックアップ動作中でないと判定された場合、前記セルフリフレッシュ開始要求を行わずにクロックイネーブルマスク信号を出力し、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替工程と、システムクロックを分周して前記シンクロナスＤＲＡＭへの分周クロックを生成する分周クロック生成工程とを有するので、切替処理のタイミングをセルフリフレッシュ開始要求前に行い、システム側のセルフリフレッシュ開始要求時、解除要求時に対する処理を各々統一することができ、処理の多様化を避けられ、電源ＯＮからバックアップ動作復帰までの処理手順が、速やかに行え、バックアップ復帰処理の信頼性を向上することができる。
【００７０】
第６の発明によれば、コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、通常動作時より消費電力を低減する低消費電力モードに移行する時、前記セルフリフレッシュ開始要求信号に従い、システムクロックを分周して前記シンクロナスＤＲＡＭへの分周クロックを生成する分周クロック生成工程とを有し、前記分周クロック生成工程により生成された分周クロックに同期するクロックイネーブル信号とコマンド信号とに基づいて前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するので、低消費電力モード時も速やかにセルフリフレッシュ状態に移行でき、更にシステムの低消費電力に貢献できる。
【００７１】
第７の発明によれば、前記低消費電力モード時に、前記主電源の電圧が低下して前記電源電圧低下検知信号が出力される場合に、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、前記クロックイネーブル信号を前記バックアップ電源電圧検出信号に切り替えるので、低消費電力モード時の電源遮断に対し、速やかにバックアップ動作に移行することができる。また、メモリ制御の高速化を図れるクロック同期式のシンクロナスＤＲＡＭを用いたシステムにおいて、メモリバックアップ動作の移行復帰制御の高速化と信頼性の向上を実現できる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示すメモリのバックアップ制御装置の構成を説明するブロック図である。
【図２】図１に示したＳＤＲＡＭに対するセルフリフレッシュ移行コマンド（ＳＥＬＦ）とセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）とのタイミングを説明するタイミングチャートである。
【図３】図１に示したＳＤＲＡＭの詳細構成を示す回路図である。
【図４】図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートである。
【図５】図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートである。
【図６】図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートである。
【図７】図１に示したメモリバックアップ制御装置の動作を説明するタイミングチャートである。
【図８】本発明に係るメモリバックアップ制御装置における第１のデータ処理手順の一例を示すフローチャートである。
【図９】本発明に係るメモリバックアップ制御装置における第２のデータ処理手順の一例を示すフローチャートである。
【図１０】本発明に係るメモリバックアップ制御装置を適用可能なデータ処理装置で読み出し可能な各種データ処理プログラムを格納する記憶媒体のメモリマップを説明する図である。
【符号の説明】
１ ＣＰＵまたはバス・コントローラ
２ タイミング・ロジック回路
３ リセット出力回路
４ 比較回路
５ 電源電圧監視回路
６ 主電源
７ バックアップ電源
８ 電圧変換回路
９ アドレスデコーダ
１０ セレクタ
１１，１２ シンクロナスＤＲＡＭ
１３ ＡＮＤ論理ゲート
１４，１５，１６，１７ ＯＲ論理ゲート
１８ クロック分周回路
Claims (7)
- コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御装置であって、
前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力手段と、
前記電源電圧低下検知信号出力手段から出力される電源電圧低下検知信号に基づいてコントローラに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力手段と、
前記セルフリフレッシュ開始要求信号出力手段から出力される前記セルフリフレッシュ開始要求信号に基づいて前記コントローラのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段と、
前記シンクロナスＤＲＡＭヘの制御線の組み合わせによるコマンド信号を前記シンクロナスＤＲＡＭに出力するコマンド信号出力手段と、
前記セルフリフレッシュ開始要求信号に基づき、前記コントローラのシステムクロックの分周クロックを生成する分周クロック生成手段と、
前記分周クロック生成手段により生成された分周クロックに同期した前記クロックイネーブル信号と前記コマンド信号に基づき、前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するセルフリフレッシュ制御手段と、を有することを特徴とするメモリバックアップ制御装置。 - 前記電源電圧低下検知信号出力手段から出力される前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力手段と、
前記クロックイネーブル信号による前記シンクロナスＤＲＡＭの初期設定動作終了に基づいてクロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力手段と、
前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力手段と、
前記リセット信号出力手段から出力されるリセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替手段と、を有することを特徴とする請求項１記載のメモリバックアップ制御装置。 - 前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する信号解除手段と、
前記信号解除手段による電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除手段と、
前記コントローラおよび前記シンクロナスＤＲＡＭの初期設定後、バックアップ動作中かどうかを判別する判別手段と、
前記判別手段によりバックアップ動作中であると判別された場合には、前記セルフリフレッシュ開始要求信号を条件出力する条件出力手段と、
前記条件出力手段から条件出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替手段と、
前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するタイミング遅延出力手段と、を有することを特徴とする請求項２記載のメモリバックアップ制御装置。 - コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、
前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力工程と、
前記電源電圧低下検知信号出力工程により出力される電源電圧低下検知信号に基づいてコントローラに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力工程と、
前記セルフリフレッシュ開始要求信号出力工程により出力される前記セルフリフレッシュ開始要求信号に基づいて前記コントローラのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程と、
前記シンクロナスＤＲＡＭヘの制御線の組み合わせによるコマンド信号を前記シンクロナスＤＲＡＭに出力するコマンド信号出力工程と、
前記セルフリフレッシュ開始要求信号に基づき、前記コントローラのシステムクロックの分周クロックを生成する分周クロック生成工程と、
前記分周クロック生成工程により生成された分周クロックに同期した前記クロックイネーブル信号と前記コマンド信号に基づき、前記シンクロナスＤＲＡＭのセルフリフレッシュを起動するセルフリフレッシュ起動工程と、を有することを特徴とするメモリバックアップ制御方法。 - コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、
前記主電源の電圧復帰を検出して電源電圧低下検知信号を解除する解除工程と、
前記解除工程により電源電圧低下検知信号が解除された後、リセット信号を解除するリセット信号解除工程と、
前記コントローラおよび前記シンクロナスＤＲＡＭの初期設定後、バックアップ動作中かどうかを判定する判定工程と、
前記判定工程によりバックアップ動作中であると判定された場合、前記セルフリフレッシュ開始要求信号を出力し、該セルフリフレッシュ開始要求信号に従い、クロックイネーブルマスク信号を出力して、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第１切替工程と、
前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力し、前記クロックイネーブル信号により、前記シンクロナスＤＲＡＭのセルフリフレッシュを解除するセルフリフレッシュ解除工程と、
前記判定工程によりバックアップ動作中でないと判定された場合、前記セルフリフレッシュ開始要求を行わずにクロックイネーブルマスク信号を出力し、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替工程と、
システムクロックを分周して前記シンクロナスＤＲＡＭへの分周クロックを生成する分周クロック生成工程と、
を有することを特徴とするメモリバックアップ制御方法。 - コントローラがシンクロナスＤＲＡＭに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、
前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、
前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、
通常動作時より消費電力を低減する低消費電力モードに移行する時、前記セルフリフレッシュ開始要求信号に従い、システムクロックを分周して前記シンクロナスＤＲＡＭへの分周クロックを生成する分周クロック生成工程とを有し、
前記分周クロック生成工程により生成された分周クロックに同期するクロックイネーブル信号とコマンド信号とに基づいて前記シンクロナスＤＲＡＭのセルフリフレッシュを起動することを特徴とするメモリバックアップ制御方法。 - 前記低消費電力モード時に、前記主電源の電圧が低下して前記電源電圧低下検知信号が出力される場合に、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、前記クロックイネーブル信号を前記バックアップ電源電圧検出信号に切り替えることを特徴とする請求項６記載のメモリバックアップ制御方法。
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