JPWO2007046481A1 - メモリ制御装置 - Google Patents

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Abstract

メモリ制御回路（１１１）とＳＤＲＡＭ（１２０）との間にクロックイネーブル（ＣＫＥ）制御回路（１１２）を設け、例えばシステムのスリープ状態において、ＳＤＲＡＭ（１２０）に出力されるＣＫＥ信号をＣＫＥ制御回路（１１２）がＬｏｗレベルに固定するよう制御する。これにより、ＳＤＲＡＭ（１２０）の低消費電力モードを維持しつつ、メモリ制御回路（１１１）に供給される電源を停止することができ、リーク電流による電力消費が抑えられる。また、ＳＤＲＡＭ（１２０）の低消費電力モードを維持しつつ、メモリ制御回路（１１１）をリセットすることも可能になる。

Description

本発明は、低消費電力モードを持つ揮発性半導体メモリの動作を制御するためのメモリ制御装置に関するものである。
バッテリ駆動のモバイル機器では、個々の半導体装置の消費電力が小さいことが求められる。そこで、揮発性半導体メモリの１つとして知られるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）でも、パワーダウン（ＰＤＷ）モード、セルフリフレッシュ（ＳＲＦ）モード、ディープパワーダウン（ＤＰＤ）モード等の低消費電力モードを有するものが開発されている。
従来、プロセッサがスリープ状態へ移行することを検知したときにＳＤＲＡＭを自動的にＳＲＦモードへ移行させることで、ＳＤＲＡＭのデータは保持しつつ、省電力化を図る技術が知られている（特許文献１、２参照）。
特開２００２−１４０１３８号公報 特開２００２−３５８２３１号公報
ＳＤＲＡＭがいずれの低消費電力モードへ移行するにしても、当該低消費電力モードを維持するためには、ＳＤＲＡＭへ供給するクロックイネーブル（ＣＫＥ）信号をＬｏｗレベルに保持しておく必要がある。したがって、従来は、ＳＤＲＡＭが低消費電力モードへ移行した後、当該ＳＤＲＡＭの動作を制御するためのメモリ制御回路への電源供給を停止することにより更に省電力化を達成することは不可能であった。また、ＳＤＲＡＭの低消費電力モードを維持しつつ、メモリ制御回路をリセットすることもできなかった。
本発明の目的は、メモリ制御回路への電源供給を停止したり、メモリ制御回路をリセットしたりしても、揮発性半導体メモリの低消費電力モードを維持できるようにすることにある。
上記目的を達成するため、本発明では、所定の論理レベルに保持された特定信号を受け取ることで低消費電力モードを維持するように構成された揮発性半導体メモリの動作を制御するためのメモリ制御装置において、揮発性半導体メモリの動作を制御するようにメモリ制御回路から供給される各種信号のうち前記特定信号に相当する信号を揮発性半導体メモリへ伝達する付加回路を設け、この付加回路は、メモリ制御回路から特定の制御信号を受け取った場合には、当該メモリ制御回路の出力の如何にかかわらず、揮発性半導体メモリへの前記特定信号を前記所定の論理レベルに固定する機能を有することとした。
本発明によれば、メモリ制御回路と揮発性半導体メモリとの間に介在した付加回路のはたらきにより、メモリ制御回路への電源供給を停止したり、メモリ制御回路をリセットしたりしても、揮発性半導体メモリの低消費電力モードを維持することができる。
図１は、本発明に係るメモリ制御装置の構成例と、当該メモリ制御装置を備えたデータ処理システムと複数のＳＤＲＡＭとの接続例とを示すブロック図である。 図２は、図１中のメモリ制御装置の動作例を説明するためのタイミング図である。 図３は、図１中のメモリ制御装置の他の動作例を説明するためのタイミング図である。 図４は、本発明に係るメモリ制御装置の他の構成例と、当該メモリ制御装置を備えたデータ処理システムと単一のＳＤＲＡＭとの接続例とを示すブロック図である。 図５は、図４中のＣＫＥ制御回路の詳細構成例を示す回路図である。 図６は、図４中のメモリ制御装置の動作例を説明するためのタイミング図である。
符号の説明
１００，４００ データ処理システム
１１０，４１０ メモリ制御装置
１１１，４１１ メモリ制御回路
１１２，１１３，４１２ ＣＫＥ制御回路
１１４，４１４ メモリ制御バス
１２０，１２５，４２０ ＳＤＲＡＭ
１３０，４３０ プロセッサ
１４０，４４０ リセット制御部
１５０，４５０ 電源制御部
４５１ 電源制御信号
４５２ 電源制御スイッチ
４５３ メモリ制御装置の電源ライン
５１０ 命令デコーダ
５１１ Ｄフリップフロップ
５１２ セレクタ
５１３ インバータ
５２０ ＮＯＲ回路
５２１，５２２ ＰチャネルＭＯＳトランジスタ
５２３，５２４ ＮチャネルＭＯＳトランジスタ
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
図１は、本発明に係るメモリ制御装置１１０の構成例と、当該メモリ制御装置１１０を備えたデータ処理システム１００と第１及び第２のＳＤＲＡＭ１２０，１２５との接続例とを示している。データ処理システム１００と、第１及び第２のＳＤＲＡＭ１２０，１２５とは、１つの情報処理機器を構成するものである。第１のＳＤＲＡＭ１２０は第１のチップセレクト信号（ＣＳ０）により、第２のＳＤＲＡＭ１２５は第２のチップセレクト信号（ＣＳ１）によりそれぞれ選択される。以下の説明では、第１のＳＤＲＡＭ１２０をＳＤＲＡＭ０、第２のＳＤＲＡＭ１２５をＳＤＲＡＭ１という。なお、ＣＳ０及びＣＳ１はいずれも負論理信号である。
図１のデータ処理システム１００は、メモリ制御装置１１０と、プロセッサ１３０と、リセット制御部１４０と、電源制御部１５０とを備える。メモリ制御装置１１０は、メモリ制御回路１１１と、第１のＣＫＥ制御回路１１２と、第２のＣＫＥ制御回路１１３とを備える。第１のＣＫＥ制御回路１１２はメモリ制御回路１１１とＳＤＲＡＭ０との間に介在し、第２のＣＫＥ制御回路１１３はメモリ制御回路１１１とＳＤＲＡＭ１との間に介在する。ＣＬＫは、当該データ処理システム１００に与えられるクロック信号である。以下の説明では、第１のＣＫＥ制御回路１１２をＣＫＥ制御回路０、第２のＣＫＥ制御回路１１３をＣＫＥ制御回路１という。
図１のメモリ制御装置１１０において、メモリ制御回路１１１は、ＳＤＲＡＭ０及びＳＤＲＡＭ１の動作を制御する機能、具体的にはリード・ライトアクセス、リフレッシュ動作、低消費電力モード等を制御する機能を持つ。ＣＫＥ制御回路０は、メモリ制御回路１１１から供給されたＣＫＥ信号（ＣＫＥＡ０）とＣＫＥ制御信号（ＣＫＥＣ０）とを受け取り、ＣＫＥＣ０の指示に応じて、ＣＫＥＡ０をそのままＣＫＥＢ０として通過させてＳＤＲＡＭ０へ供給したり、ＣＫＥＡ０の如何にかかわらずＳＤＲＡＭ０へ供給するＣＫＥＢ０をＬｏｗレベルに固定したりする。ＣＫＥ制御回路１は、メモリ制御回路１１１から供給されたＣＫＥ信号（ＣＫＥＡ１）とＣＫＥ制御信号（ＣＫＥＣ１）とを受け取り、ＣＫＥＣ１の指示に応じて、ＣＫＥＡ１をそのままＣＫＥＢ１として通過させてＳＤＲＡＭ１へ供給したり、ＣＫＥＡ１の如何にかかわらずＳＤＲＡＭ１へ供給するＣＫＥＢ１をＬｏｗレベルに固定したりする。メモリ制御回路１１１とＳＤＲＡＭ０及びＳＤＲＡＭ１との間のメモリ制御バス１１４は、ロウアドレスストローブ信号（ＲＡＳ）、カラムアドレスストローブ信号（ＣＡＳ）、ライトイネーブル信号（ＷＥ）等のその他の制御信号と、クロック信号と、アドレス信号とを伝達するためのバスである。なお、ＲＡＳ、ＣＡＳ及びＷＥはいずれも負論理信号である。
ＣＫＥ制御回路０は、組み合わせ論理回路と、Ｄフリップフロップと、セレクタとで構成できる。ＣＫＥＣ０は、好ましくは２本のパルス信号線にて伝達される。１本のパルス信号線はスルーモードを指定するパルス信号を、他の１本のパルス信号線はＬｏｗレベル固定モードを指定するパルス信号をそれぞれ伝達する。組み合わせ論理回路は、これらのパルス信号を受けてＤフリップフロップをセットしたり、リセットしたりする。セレクタは、Ｄフリップフロップの出力に応じて、ＣＫＥＡ０をそのままＣＫＥＢ０として出力したり、Ｌｏｗレベルに固定された信号をＣＫＥＢ０として出力したりする。ＣＫＥ制御回路１及びＣＫＥＣ１についても同様である。
プロセッサ１３０は、メモリ制御回路１１１へ種々のコマンドを与える。リセット制御部１４０からは、メモリ制御回路１１１へのリセット信号と、ＣＫＥ制御回路０及びＣＫＥ制御回路１へのリセット信号との２系統のリセット信号が別々に出力される。また、電源制御部１５０からは、メモリ制御回路１１１への電源と、ＣＫＥ制御回路０及びＣＫＥ制御回路１への電源との２系統の電源が別々に供給される。ただし、ＣＫＥ制御回路０へのリセット信号とＣＫＥ制御回路１へのリセット信号とを更に別系統にしたり、ＣＫＥ制御回路０への電源とＣＫＥ制御回路１への電源とを更に別系統にしたりすれば、ＣＫＥ制御回路０及びＣＫＥ制御回路１の互いの独立性が増す。なお、メモリ制御回路１１１は、電源停止状態に入る直前のＣＫＥＣ０及びＣＫＥＣ１を、次に変更指示がある時まで保持するようにハードウェアが構成されている。
図２は、図１のデータ処理システム１００がノーマル状態からスリープ状態へ移行した後、スリープ状態からノーマル状態へ復帰するタイミング例を示している。ここでは、ＳＤＲＡＭ０のみのＳＲＦモードへの移行について説明する。
まず、タイミングＡにおいて、データ処理システム１００はノーマル状態、メモリ制御回路１１１はノーマル状態、ＣＫＥＣ０は無制御状態、ＣＫＥ制御回路０はＣＫＥＡ０をそのままＣＫＥＢ０として出力するスルーモード、ＣＫＥＢ０はＨｉｇｈレベル、ＳＤＲＡＭ０はノーマル状態をそれぞれ示している。データ処理システム１００がスリープ状態へ移行する前段階として、タイミングＣで、プロセッサ１３０がメモリ制御回路１１１に対して、ＳＤＲＡＭ０をＳＲＦモードへ移行させるよう制御を行う。このとき、メモリ制御回路１１１は、ＳＤＲＡＭ０をＳＲＦモードへ移行させるように、ＣＫＥＡ０をＬｏｗレベルに変化させる。このＣＫＥＡ０はＣＫＥ制御回路０をそのまま通過して、ＣＫＥＢ０としてＳＤＲＡＭ０へ出力される。タイミングＤで、メモリ制御回路１１１は、ＣＫＥ制御回路０に対してＣＫＥＢ０をＬｏｗレベルに固定するようＣＫＥＣ０を出力する。タイミングＥで、ＣＫＥ制御回路０は、ＣＫＥＢ０をＬｏｗレベルに固定する。ＣＫＥ制御回路０がＣＫＥＢ０をＬｏｗレベルに固定している間、メモリ制御回路１１１が出力するＣＫＥＡ０が変化した場合でもＣＫＥＢ０はＬｏｗを保持する。タイミングＦで、電源制御部１５０は、ＣＫＥ制御回路０への電源は供給したまま、メモリ制御回路１１１に供給する電源を停止させる。同時に、データ処理システム１００はスリープ状態に入る。このとき、メモリ制御回路１１１は電源停止状態、ＳＤＲＡＭ０はＳＲＦモードであり、データ処理システム１００はＳＤＲＡＭ０に格納されたデータを保持しながら、高い省電力効果を実現している。
データ処理システム１００がノーマル状態に復帰する場合、タイミングＨで電源制御部１５０はメモリ制御回路１１１への電源を供給し、リセット制御部１４０はメモリ制御回路１１１へのリセット信号を出力し、メモリ制御回路１１１はリセット状態になる。タイミングＩでリセット制御部１４０はリセットを解除し、メモリ制御回路１１１は回路の初期化を開始する。タイミングＫでメモリ制御回路１１１は初期化を完了し、ＳＲＦ制御を開始すると同時に、ＣＫＥ制御回路０がスルーモードに移行するようにＣＫＥＣ０を出力する。タイミングＬで、ＣＫＥＣ０を受けてＣＫＥ制御回路０がスルーモードに移行し、メモリ制御回路１１１の出力するＣＫＥＡ０がそのままＣＫＥＢ０としてＳＤＲＡＭ０へ出力されるようになる。タイミングＭで、メモリ制御回路１１１はＣＫＥＡ０及びＣＫＥＢ０をＨｉｇｈレベルに変化させ、ＳＤＲＡＭ０をＳＲＦモードからノーマル状態に復帰させる。
以上のとおり、図１の構成によれば、データ処理システム１００がスリープ状態のときに、ＳＤＲＡＭ０のＳＲＦモードを維持しつつ、メモリ制御回路１１１に供給される電源を停止させることができるため、高い省電力効果を実現することができる。
なお、データ処理システム１００がスリープ状態へ移行するタイミングや、スリープ状態からノーマル状態へ復帰するタイミングは本実施形態で示したタイミングには限らない。また、データ処理システム１００がスリープ状態への移行、スリープ状態からの復帰を行う際に、メモリ制御回路１１１がＳＤＲＡＭ０をＳＲＦモードへ移行させる契機は、プロセッサ１３０からのソフト制御に限らず、ハードウェアのシーケンサによる制御でもよい。また、データ処理システム１００がスリープ状態のときにＳＤＲＡＭ０はＳＲＦモードには限らず、データを保持する必要がない場合はＤＰＤモードでもよく、又はそれ以外の低消費電力モードであってもよい。
図３は、ＳＤＲＡＭ０をＳＲＦモードへ、ＳＤＲＡＭ１をＤＰＤモードへそれぞれ移行させ、その後にＳＤＲＡＭ０及びＳＤＲＡＭ１をともにノーマル状態に復帰させる場合のタイミング例を示している。メモリ制御回路１１１は、ＳＲＦモードに関しては移行と復帰の制御が可能で、ＤＰＤモードに関しては移行の制御のみが可能である。ＤＰＤモードからの復帰に関しては、ＳＤＲＡＭ１の初期化時と制御方法が同様であることから、メモリ制御回路１１１の簡単化のために、リセット設定、解除をすることにより実現するものとする。
以上のような状況で、従来のメモリ制御回路によれば、ＳＤＲＡＭ１をＤＰＤモードから復帰させる場合、メモリ制御回路１１１がリセットされることにより、ＳＤＲＡＭ０に対しても初期化制御を行ってしまい、ＳＲＦモードのＳＤＲＡＭ０がデータを保持できなくなる。本実施形態によれば、以下に説明するとおり、ＳＤＲＡＭ０のデータを保持しながら、ＳＤＲＡＭ１をＤＰＤモードから復帰させることが可能である。
図３によれば、タイミングＡでは、ＳＤＲＡＭ０及びＳＤＲＡＭ１ともにノーマル状態である。タイミングＣで、ＳＤＲＡＭ０をＳＲＦモードに、ＳＤＲＡＭ１をＤＰＤモードにそれぞれ移行させる。このとき、ＣＫＥＢ０及びＣＫＥＢ１はともにＬｏｗレベルに変化させる。詳細には、ＣＳ０をＬｏｗに、ＳＤＲＡＭ０へ供給するＲＡＳ、ＣＡＳ及びＷＥをそれぞれＬｏｗ、Ｌｏｗ及びＨｉｇｈに、ＣＫＥＢ０をＬｏｗにそれぞれ設定することにより、ＳＤＲＡＭ０がＳＲＦモードへ移行する。一方、ＣＳ１をＬｏｗに、ＳＤＲＡＭ１へ供給するＲＡＳ、ＣＡＳ及びＷＥをいずれもＨｉｇｈに、ＣＫＥＢ１をＬｏｗにそれぞれ設定することにより、ＳＤＲＡＭ１がＤＰＤモードへ移行する。
この状態でＳＤＲＡＭ１をＤＰＤモードからノーマル状態に復帰させる場合、タイミングＤで、メモリ制御回路１１１はＣＫＥＣ０を用いてＬｏｗレベル固定の指示を出す。ＣＫＥ制御回路０は、タイミングＥでＣＫＥＢ０をＬｏｗレベルに固定する。次にタイミングＦで、リセット制御部１４０はメモリ制御回路１１１に対するリセット信号を出力し、メモリ制御回路１１１はリセット状態になる。タイミングＩで、リセット制御部１４０はメモリ制御回路１１１に対するリセットを解除して、メモリ制御回路１１１はＳＤＲＡＭ０及びＳＤＲＡＭ１に対して初期化動作を行おうとする。このとき、メモリ制御回路１１１の出力するＣＫＥＡ０及びＣＫＥＡ１はともにＨｉｇｈレベルに制御されるが、ＣＫＥ制御回路０がＣＫＥＢ０をＬｏｗレベルに固定しているため、ＳＤＲＡＭ０はＳＲＦモードを維持する。また、ＣＫＥＢ１は、ＣＫＥ制御回路１がスルーモードであるため、メモリ制御回路１１１が出力するＨｉｇｈレベルとなり、ＳＤＲＡＭ１はＤＰＤモードからの復帰状態になる。タイミングＫで、メモリ制御回路１１１の初期化動作が完了すると、ＳＤＲＡＭ１はＤＰＤモードからの復帰が完了し、ノーマル状態になる。同時に、メモリ制御回路１１１はＣＫＥ制御回路０に対して、Ｌｏｗレベル固定の制御を解除するようにＣＫＥＣ０を出力する。その後、タイミングＬでＣＫＥ制御回路０はスルーモードになり、メモリ制御回路１１１の出力するＣＫＥＡ０がそのままＣＫＥＢ０としてＳＤＲＡＭ０へ供給されるようになる。ここまでの状態で、ＳＤＲＡＭ０はＳＲＦモード、ＳＤＲＡＭ１はノーマル状態となる。
最後に、ＳＤＲＡＭ０もノーマル状態に復帰させるため、タイミングＭで、メモリ制御回路１１１がＣＫＥＡ０及びＣＫＥＢ０をＨｉｇｈレベルに変更し、ＳＤＲＡＭ０はノーマル状態に復帰する。ここまでで、ＳＤＲＡＭ０及びＳＤＲＡＭ１がともにノーマル状態になる。
以上のとおり、図１の構成によれば、メモリ制御装置１１０が複数のＳＤＲＡＭ１２０，１２５と接続され、それぞれのＳＤＲＡＭ１２０，１２５が低消費電力モードにあるときに、その低消費電力モードを維持したまま、メモリ制御回路１１１のリセットを設定、解除することができる。
なお、それぞれのＳＤＲＡＭ１２０，１２５を低消費電力モードに移行させるタイミングや、低消費電力モードからノーマル状態へ復帰するタイミングは本実施形態で示したタイミングには限らない。また、ＳＤＲＡＭ１２０，１２５の低消費電力モードは、本実施形態で示したモードに限らない。また、メモリ制御装置１１０に接続されるＳＤＲＡＭは２つには限らず、１つ又は３つ以上のＳＤＲＡＭが接続されていてもよく、それぞれのＳＤＲＡＭの低消費電力モードは異なっていてもよい。
図４は、本発明に係るメモリ制御装置４１０の構成例と、当該メモリ制御装置４１０を備えたデータ処理システム４００と単一のＳＤＲＡＭ４２０との接続例とを示している。データ処理システム４００と、ＳＤＲＡＭ４２０とは、１つの情報処理機器を構成するものである。
図４のデータ処理システム４００は、メモリ制御装置４１０と、プロセッサ４３０と、リセット制御部４４０と、電源制御部４５０とを備える。メモリ制御装置４１０は、メモリ制御回路４１１と、ＣＫＥ制御回路４１２とを備える。ＣＬＫは、当該データ処理システム４００に与えられるクロック信号である。
図４のメモリ制御装置４１０において、メモリ制御回路４１１は、ＳＤＲＡＭ４２０の動作を制御する機能、具体的にはリード・ライトアクセス、リフレッシュ動作、低消費電力モード等を制御する機能を持つ。ＣＫＥ制御回路４１２は、メモリ制御回路４１１から供給されたＣＫＥ信号（ＣＫＥＡ）とＣＫＥ制御信号（ＣＫＥＣ）とを受け取り、ＣＫＥＣの指示に応じて、ＣＫＥＡをそのままＣＫＥＢとして通過させてＳＤＲＡＭ４２０へ供給したり、ＣＫＥＡの如何にかかわらずＳＤＲＡＭ４２０へ供給するＣＫＥＢをＬｏｗレベルに固定したりする。４１４は、メモリ制御回路４１１とＳＤＲＡＭ４２０との間のメモリ制御バスである。
プロセッサ４３０は、メモリ制御回路４１１へ種々のコマンドを与える。リセット制御部４４０からは、メモリ制御回路４１１及びＣＫＥ制御回路４１２への１系統のリセット信号が出力される。また、電源制御部４５０から、メモリ制御回路４１１及びＣＫＥ制御回路４１２の共通の電源が供給される。なお、メモリ制御回路４１１は、電源停止状態に入る直前のＣＫＥＣを、次に変更指示がある時まで保持するようにハードウェアが構成されている。
図５は、図４中のＣＫＥ制御回路４１２の詳細構成例を示している。図５のＣＫＥ制御回路４１２は、命令デコーダ５１０と、Ｄフリップフロップ５１１と、セレクタ５１２と、インバータ５１３と、ＮＯＲ回路５２０とを備える。命令デコーダ５１０は、好ましくは２本のパルス信号線にて伝達されるＣＫＥＣをデコードする前述の組み合わせ論理回路に対応し、Ｄフリップフロップ５１１をセットしたり、リセットしたりする。セレクタ５１２は、Ｄフリップフロップ５１１の出力に応じて、ＣＫＥＡをそのままＣＫＥＢとして出力したり、Ｌｏｗ（Ｖｓｓ）レベルに固定された信号をＣＫＥＢとして出力したりする。インバータ５１３は、セレクタ５１２の出力をＮＯＲ回路５２０へその１入力として供給する。
図５において、４５１は電源制御部４５０から供給される電源制御信号４５１であり、４５２は例えばＰチャンネルＭＯＳトランジスタで構成された電源制御スイッチである。この電源制御スイッチ４５１は、電源Ｖｄｄとメモリ制御装置４１０の電源ライン４５３との間に介在し、電源制御信号４５１に応じてオン・オフ制御される。電源ライン４５３は、メモリ制御回路４１１及びＣＫＥ制御回路４１２の共通の電源供給ラインである。ここでは、電源制御信号４５１がＬｏｗレベルであれば電源制御スイッチ４５２がオンして電源ライン４５３に電源供給がなされ、電源制御信号４５１がＨｉｇｈレベルであれば電源制御スイッチ４５２がオフして電源ライン４５３への電源供給が止まる。
ＮＯＲ回路５２０は、第１及び第２のＰチャネルＭＯＳトランジスタ５２１，５２２と、第１及び第２のＮチャネルＭＯＳトランジスタ５２３，５２４とで構成される。第１のＰチャネルＭＯＳトランジスタ５２１は、電源ライン４５３に接続されたソースと、第２のＰチャネルＭＯＳトランジスタ５２２のソースに接続されたドレインと、電源制御信号４５１に接続されたゲートとを持つ。第２のＰチャネルＭＯＳトランジスタ５２２は、第１のＰチャネルＭＯＳトランジスタ５２１のドレインに接続されたソースと、ＣＫＥＢの出力線に接続されたドレインと、インバータ５１３の出力に接続されたゲートとを持つ。第１のＮチャネルＭＯＳトランジスタ５２３は、接地Ｖｓｓに接続されたソースと、ＣＫＥＢの出力線に接続されたドレインと、電源制御信号４５１に接続されたゲートとを持つ。第２のＮチャネルＭＯＳトランジスタ５２４は、Ｖｓｓに接続されたソースと、ＣＫＥＢの出力線に接続されたドレインと、インバータ５１３の出力に接続されたゲートとを持つ。電源制御信号４５１がＬｏｗレベルであって電源ライン４５３に電源供給がなされている状態では、第１のＰチャネルＭＯＳトランジスタ５２１がオンし、第１のＮチャネルＭＯＳトランジスタ５２３がオフしている。この状態では第２のＰチャネルＭＯＳトランジスタ５２２と第２のＮチャネルＭＯＳトランジスタ５２４とが１つのインバータとして動作するので、インバータ５１３の出力を反転した信号がＣＫＥＢとなる。一方、電源制御信号４５１がＨｉｇｈレベルであって電源ライン４５３への電源供給が止まって状態では、第１のＮチャネルＭＯＳトランジスタ５２３がオンしているので、ＣＫＥＢがＬｏｗレベルに固定される。なお、電源制御信号４５１がＨｉｇｈレベルである限り、電源ライン４５３への電源供給が止まっていても、ＮＯＲ回路５２０の出力であるＣＫＥＢはＬｏｗレベルに固定される。
図６は、図４のデータ処理システム４００が起動され、ノーマル状態からスリープ状態へ移行した後、スリープ状態からノーマル状態へ復帰するタイミング例を示している。ここでは、ＳＤＲＡＭ４２０がＳＲＦモードへ移行する場合について説明する。
まず、タイミングＡにおいて、データ処理システム４００及びＳＤＲＡＭ４２０が起動され、同時にメモリ制御回路４１１及びＣＫＥ制御回路４１２がリセット状態となる。ここでＣＫＥ制御回路４１２のリセット状態はＣＫＥＢをＬｏｗレベルに固定するモードであるため、メモリ制御回路４１１の出力であるＣＫＥＡのレベルによらず、ＣＫＥ制御回路４１２はＣＫＥＢをＬｏｗレベルに固定している。タイミングＢにおいて、データ処理システム４００はノーマル状態となり、メモリ制御回路４１１及びＣＫＥ制御回路４１２はリセットが解除されて、メモリ制御回路４１１は初期化動作を開始し、ＣＫＥ制御回路４１２は継続してＬｏｗレベル固定モードになる。同時にメモリ制御回路４１１はＣＫＥ制御回路４１２に対してスルーモードに移行するようにＣＫＥＣを制御する。タイミングＣにおいて、ＣＫＥ制御回路４１２はＣＫＥＣの制御によりスルーモードに移行し、ＣＫＥＢはＨｉｇｈレベルに変化する。タイミングＤでＳＤＲＡＭ４２０の初期化が完了し、ＳＤＲＡＭ４２０がノーマル状態となる。タイミングＥでプロセッサ４３０がメモリ制御回路４１１に対してＳＤＲＡＭ４２０をＳＲＦモードへ移行させるよう制御を行う。このとき、メモリ制御回路４１１は、ＳＤＲＡＭ４２０をＳＲＦモードへ移行させるようＳＲＦコマンドを発行し、同時にＣＫＥＡをＬｏｗレベルに変化させる。このとき、ＬｏｗレベルのＣＫＥＡはＣＫＥ制御回路４１２をそのまま通過して、ＣＫＥＢとしてＳＤＲＡＭ４２０へ出力される。タイミングＦで、メモリ制御回路４１１は、ＣＫＥ制御回路４１２に対して、ＣＫＥＢをＬｏｗレベルに固定するようＣＫＥＣを出力する。タイミングＧで、ＣＫＥ制御回路４１２は、ＣＫＥＢをＬｏｗレベルに固定する。ＣＫＥ制御回路４１２がＣＫＥＢをＬｏｗレベルに固定している間、メモリ制御回路４１１が出力するＣＫＥＡが変化した場合でもＣＫＥＢはＬｏｗレベルを保持する。タイミングＨで、電源制御部４５０は、メモリ制御装置４１０に供給する電源を停止させ、電源制御信号４５１をＬｏｗレベルからＨｉｇｈレベルに変化させる。これにより、ＮＯＲ回路５２０の出力であるＣＫＥＢがＬｏｗレベルに固定される。同時にデータ処理システム４００はスリープ状態に入る。このとき、メモリ制御装置４１０は電源停止状態、ＳＤＲＡＭ４２０はＳＦＲモードであり、データ処理システム４００はＳＤＲＡＭ４２０に格納されたデータを保持しながら、高い省電力効果を実現している。
データ処理システム４００がノーマル状態に復帰する場合、タイミングＪで電源制御部４５０はメモリ制御装置４１０への電源供給を開始するように電源制御信号４５１をＬｏｗレベルに変化させ、リセット制御部４４０はメモリ制御装置４１０へのリセット信号を出力し、メモリ制御回路４１１はリセット状態になる。このとき、ＣＫＥ制御回路４１２はＬｏｗレベル固定モードであるため、ＣＫＥＡのレベルに関係なくＣＫＥＢがＬｏｗレベルに固定されているため、ＳＤＲＡＭ４２０はＳＲＦモードを維持している。タイミングＫでリセット制御部４４０はリセットを解除し、メモリ制御回路４１１は回路の初期化を開始する。このとき、メモリ制御回路４１１は電源オフの前にプロセッサ４３０からＳＲＦモードへ移行させる制御があったことを検知するので、このタイミングではＣＫＥ制御回路４１２に対してスルーモードへ移行するＣＫＥＣ出力は行わない。タイミングＭで、メモリ制御回路４１１は初期化を完了し、ＳＲＦ制御を開始すると同時に、ＣＫＥ制御回路４１２がスルーモードへ移行するようにＣＫＥＣを出力する。タイミングＮで、ＣＫＥＣによってＣＫＥ制御回路４１２がスルーモードに移行し、メモリ制御回路４１１の出力するＣＫＥＡがそのままＣＫＥＢとしてＳＤＲＡＭ４２０へ出力されるようになる。タイミングＯで、メモリ制御回路４１１はＣＫＥＡ及びＣＫＥＢをＨｉｇｈレベルに変化させ、ＳＤＲＡＭ４２０をＳＲＦモードからノーマル状態に復帰させる。
以上のとおり、図４及び図５の構成によれば、データ処理システム４００がスリープ状態のときに、ＳＤＲＡＭ４２０のＳＲＦモードを維持しつつ、メモリ制御回路４１１及びＣＫＥ制御回路４１２の双方に供給されている電源を停止させることができるため、より高い省電力効果を実現することができる。
なお、ＣＫＥ制御回路４１２への電源供給が停止されている間に出力ＣＫＥＢを固定する回路は、ＮＯＲ回路５２０に限らず、ＮＡＮＤ回路又はそれ以外の論理回路でもよい。
 産業上の利用の可能性
以上説明してきたとおり、本発明に係るメモリ制御装置は、メモリ制御回路への電源供給を停止したり、メモリ制御回路をリセットしたりしても、揮発性半導体メモリの低消費電力モードを維持できるので、モバイル機器等のメモリシステムの構築に有用である。
なお、言うまでもなく、本発明はＳＤＲＡＭ以外の揮発性半導体メモリのためのメモリ制御装置にも適用可能である。
本発明は、低消費電力モードを持つ揮発性半導体メモリの動作を制御するためのメモリ制御装置に関するものである。
バッテリ駆動のモバイル機器では、個々の半導体装置の消費電力が小さいことが求められる。そこで、揮発性半導体メモリの１つとして知られるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）でも、パワーダウン（ＰＤＷ）モード、セルフリフレッシュ（ＳＲＦ）モード、ディープパワーダウン（ＤＰＤ）モード等の低消費電力モードを有するものが開発されている。
従来、プロセッサがスリープ状態へ移行することを検知したときにＳＤＲＡＭを自動的にＳＲＦモードへ移行させることで、ＳＤＲＡＭのデータは保持しつつ、省電力化を図る技術が知られている（特許文献１、２参照）。
特開２００２−１４０１３８号公報 特開２００２−３５８２３１号公報
ＳＤＲＡＭがいずれの低消費電力モードへ移行するにしても、当該低消費電力モードを維持するためには、ＳＤＲＡＭへ供給するクロックイネーブル（ＣＫＥ）信号をＬｏｗレベルに保持しておく必要がある。したがって、従来は、ＳＤＲＡＭが低消費電力モードへ移行した後、当該ＳＤＲＡＭの動作を制御するためのメモリ制御回路への電源供給を停止することにより更に省電力化を達成することは不可能であった。また、ＳＤＲＡＭの低消費電力モードを維持しつつ、メモリ制御回路をリセットすることもできなかった。
本発明の目的は、メモリ制御回路への電源供給を停止したり、メモリ制御回路をリセットしたりしても、揮発性半導体メモリの低消費電力モードを維持できるようにすることにある。
上記目的を達成するため、本発明では、所定の論理レベルに保持された特定信号を受け取ることで低消費電力モードを維持するように構成された揮発性半導体メモリの動作を制御するためのメモリ制御装置において、揮発性半導体メモリの動作を制御するようにメモリ制御回路から供給される各種信号のうち前記特定信号に相当する信号を揮発性半導体メモリへ伝達する付加回路を設け、この付加回路は、メモリ制御回路から特定の制御信号を受け取った場合には、当該メモリ制御回路の出力の如何にかかわらず、揮発性半導体メモリへの前記特定信号を前記所定の論理レベルに固定する機能を有することとした。
本発明によれば、メモリ制御回路と揮発性半導体メモリとの間に介在した付加回路のはたらきにより、メモリ制御回路への電源供給を停止したり、メモリ制御回路をリセットしたりしても、揮発性半導体メモリの低消費電力モードを維持することができる。
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
図１は、本発明に係るメモリ制御装置１１０の構成例と、当該メモリ制御装置１１０を備えたデータ処理システム１００と第１及び第２のＳＤＲＡＭ１２０，１２５との接続例とを示している。データ処理システム１００と、第１及び第２のＳＤＲＡＭ１２０，１２５とは、１つの情報処理機器を構成するものである。第１のＳＤＲＡＭ１２０は第１のチップセレクト信号（ＣＳ０）により、第２のＳＤＲＡＭ１２５は第２のチップセレクト信号（ＣＳ１）によりそれぞれ選択される。以下の説明では、第１のＳＤＲＡＭ１２０をＳＤＲＡＭ０、第２のＳＤＲＡＭ１２５をＳＤＲＡＭ１という。なお、ＣＳ０及びＣＳ１はいずれも負論理信号である。
図１のデータ処理システム１００は、メモリ制御装置１１０と、プロセッサ１３０と、リセット制御部１４０と、電源制御部１５０とを備える。メモリ制御装置１１０は、メモリ制御回路１１１と、第１のＣＫＥ制御回路１１２と、第２のＣＫＥ制御回路１１３とを備える。第１のＣＫＥ制御回路１１２はメモリ制御回路１１１とＳＤＲＡＭ０との間に介在し、第２のＣＫＥ制御回路１１３はメモリ制御回路１１１とＳＤＲＡＭ１との間に介在する。ＣＬＫは、当該データ処理システム１００に与えられるクロック信号である。以下の説明では、第１のＣＫＥ制御回路１１２をＣＫＥ制御回路０、第２のＣＫＥ制御回路１１３をＣＫＥ制御回路１という。
図１のメモリ制御装置１１０において、メモリ制御回路１１１は、ＳＤＲＡＭ０及びＳＤＲＡＭ１の動作を制御する機能、具体的にはリード・ライトアクセス、リフレッシュ動作、低消費電力モード等を制御する機能を持つ。ＣＫＥ制御回路０は、メモリ制御回路１１１から供給されたＣＫＥ信号（ＣＫＥＡ０）とＣＫＥ制御信号（ＣＫＥＣ０）とを受け取り、ＣＫＥＣ０の指示に応じて、ＣＫＥＡ０をそのままＣＫＥＢ０として通過させてＳＤＲＡＭ０へ供給したり、ＣＫＥＡ０の如何にかかわらずＳＤＲＡＭ０へ供給するＣＫＥＢ０をＬｏｗレベルに固定したりする。ＣＫＥ制御回路１は、メモリ制御回路１１１から供給されたＣＫＥ信号（ＣＫＥＡ１）とＣＫＥ制御信号（ＣＫＥＣ１）とを受け取り、ＣＫＥＣ１の指示に応じて、ＣＫＥＡ１をそのままＣＫＥＢ１として通過させてＳＤＲＡＭ１へ供給したり、ＣＫＥＡ１の如何にかかわらずＳＤＲＡＭ１へ供給するＣＫＥＢ１をＬｏｗレベルに固定したりする。メモリ制御回路１１１とＳＤＲＡＭ０及びＳＤＲＡＭ１との間のメモリ制御バス１１４は、ロウアドレスストローブ信号（ＲＡＳ）、カラムアドレスストローブ信号（ＣＡＳ）、ライトイネーブル信号（ＷＥ）等のその他の制御信号と、クロック信号と、アドレス信号とを伝達するためのバスである。なお、ＲＡＳ、ＣＡＳ及びＷＥはいずれも負論理信号である。
ＣＫＥ制御回路０は、組み合わせ論理回路と、Ｄフリップフロップと、セレクタとで構成できる。ＣＫＥＣ０は、好ましくは２本のパルス信号線にて伝達される。１本のパルス信号線はスルーモードを指定するパルス信号を、他の１本のパルス信号線はＬｏｗレベル固定モードを指定するパルス信号をそれぞれ伝達する。組み合わせ論理回路は、これらのパルス信号を受けてＤフリップフロップをセットしたり、リセットしたりする。セレクタは、Ｄフリップフロップの出力に応じて、ＣＫＥＡ０をそのままＣＫＥＢ０として出力したり、Ｌｏｗレベルに固定された信号をＣＫＥＢ０として出力したりする。ＣＫＥ制御回路１及びＣＫＥＣ１についても同様である。
プロセッサ１３０は、メモリ制御回路１１１へ種々のコマンドを与える。リセット制御部１４０からは、メモリ制御回路１１１へのリセット信号と、ＣＫＥ制御回路０及びＣＫＥ制御回路１へのリセット信号との２系統のリセット信号が別々に出力される。また、電源制御部１５０からは、メモリ制御回路１１１への電源と、ＣＫＥ制御回路０及びＣＫＥ制御回路１への電源との２系統の電源が別々に供給される。ただし、ＣＫＥ制御回路０へのリセット信号とＣＫＥ制御回路１へのリセット信号とを更に別系統にしたり、ＣＫＥ制御回路０への電源とＣＫＥ制御回路１への電源とを更に別系統にしたりすれば、ＣＫＥ制御回路０及びＣＫＥ制御回路１の互いの独立性が増す。なお、メモリ制御回路１１１は、電源停止状態に入る直前のＣＫＥＣ０及びＣＫＥＣ１を、次に変更指示がある時まで保持するようにハードウェアが構成されている。
図２は、図１のデータ処理システム１００がノーマル状態からスリープ状態へ移行した後、スリープ状態からノーマル状態へ復帰するタイミング例を示している。ここでは、ＳＤＲＡＭ０のみのＳＲＦモードへの移行について説明する。
まず、タイミングＡにおいて、データ処理システム１００はノーマル状態、メモリ制御回路１１１はノーマル状態、ＣＫＥＣ０は無制御状態、ＣＫＥ制御回路０はＣＫＥＡ０をそのままＣＫＥＢ０として出力するスルーモード、ＣＫＥＢ０はＨｉｇｈレベル、ＳＤＲＡＭ０はノーマル状態をそれぞれ示している。データ処理システム１００がスリープ状態へ移行する前段階として、タイミングＣで、プロセッサ１３０がメモリ制御回路１１１に対して、ＳＤＲＡＭ０をＳＲＦモードへ移行させるよう制御を行う。このとき、メモリ制御回路１１１は、ＳＤＲＡＭ０をＳＲＦモードへ移行させるように、ＣＫＥＡ０をＬｏｗレベルに変化させる。このＣＫＥＡ０はＣＫＥ制御回路０をそのまま通過して、ＣＫＥＢ０としてＳＤＲＡＭ０へ出力される。タイミングＤで、メモリ制御回路１１１は、ＣＫＥ制御回路０に対してＣＫＥＢ０をＬｏｗレベルに固定するようＣＫＥＣ０を出力する。タイミングＥで、ＣＫＥ制御回路０は、ＣＫＥＢ０をＬｏｗレベルに固定する。ＣＫＥ制御回路０がＣＫＥＢ０をＬｏｗレベルに固定している間、メモリ制御回路１１１が出力するＣＫＥＡ０が変化した場合でもＣＫＥＢ０はＬｏｗを保持する。タイミングＦで、電源制御部１５０は、ＣＫＥ制御回路０への電源は供給したまま、メモリ制御回路１１１に供給する電源を停止させる。同時に、データ処理システム１００はスリープ状態に入る。このとき、メモリ制御回路１１１は電源停止状態、ＳＤＲＡＭ０はＳＲＦモードであり、データ処理システム１００はＳＤＲＡＭ０に格納されたデータを保持しながら、高い省電力効果を実現している。
データ処理システム１００がノーマル状態に復帰する場合、タイミングＨで電源制御部１５０はメモリ制御回路１１１への電源を供給し、リセット制御部１４０はメモリ制御回路１１１へのリセット信号を出力し、メモリ制御回路１１１はリセット状態になる。タイミングＩでリセット制御部１４０はリセットを解除し、メモリ制御回路１１１は回路の初期化を開始する。タイミングＫでメモリ制御回路１１１は初期化を完了し、ＳＲＦ制御を開始すると同時に、ＣＫＥ制御回路０がスルーモードに移行するようにＣＫＥＣ０を出力する。タイミングＬで、ＣＫＥＣ０を受けてＣＫＥ制御回路０がスルーモードに移行し、メモリ制御回路１１１の出力するＣＫＥＡ０がそのままＣＫＥＢ０としてＳＤＲＡＭ０へ出力されるようになる。タイミングＭで、メモリ制御回路１１１はＣＫＥＡ０及びＣＫＥＢ０をＨｉｇｈレベルに変化させ、ＳＤＲＡＭ０をＳＲＦモードからノーマル状態に復帰させる。
以上のとおり、図１の構成によれば、データ処理システム１００がスリープ状態のときに、ＳＤＲＡＭ０のＳＲＦモードを維持しつつ、メモリ制御回路１１１に供給される電源を停止させることができるため、高い省電力効果を実現することができる。
なお、データ処理システム１００がスリープ状態へ移行するタイミングや、スリープ状態からノーマル状態へ復帰するタイミングは本実施形態で示したタイミングには限らない。また、データ処理システム１００がスリープ状態への移行、スリープ状態からの復帰を行う際に、メモリ制御回路１１１がＳＤＲＡＭ０をＳＲＦモードへ移行させる契機は、プロセッサ１３０からのソフト制御に限らず、ハードウェアのシーケンサによる制御でもよい。また、データ処理システム１００がスリープ状態のときにＳＤＲＡＭ０はＳＲＦモードには限らず、データを保持する必要がない場合はＤＰＤモードでもよく、又はそれ以外の低消費電力モードであってもよい。
図３は、ＳＤＲＡＭ０をＳＲＦモードへ、ＳＤＲＡＭ１をＤＰＤモードへそれぞれ移行させ、その後にＳＤＲＡＭ０及びＳＤＲＡＭ１をともにノーマル状態に復帰させる場合のタイミング例を示している。メモリ制御回路１１１は、ＳＲＦモードに関しては移行と復帰の制御が可能で、ＤＰＤモードに関しては移行の制御のみが可能である。ＤＰＤモードからの復帰に関しては、ＳＤＲＡＭ１の初期化時と制御方法が同様であることから、メモリ制御回路１１１の簡単化のために、リセット設定、解除をすることにより実現するものとする。
以上のような状況で、従来のメモリ制御回路によれば、ＳＤＲＡＭ１をＤＰＤモードから復帰させる場合、メモリ制御回路１１１がリセットされることにより、ＳＤＲＡＭ０に対しても初期化制御を行ってしまい、ＳＲＦモードのＳＤＲＡＭ０がデータを保持できなくなる。本実施形態によれば、以下に説明するとおり、ＳＤＲＡＭ０のデータを保持しながら、ＳＤＲＡＭ１をＤＰＤモードから復帰させることが可能である。
図３によれば、タイミングＡでは、ＳＤＲＡＭ０及びＳＤＲＡＭ１ともにノーマル状態である。タイミングＣで、ＳＤＲＡＭ０をＳＲＦモードに、ＳＤＲＡＭ１をＤＰＤモードにそれぞれ移行させる。このとき、ＣＫＥＢ０及びＣＫＥＢ１はともにＬｏｗレベルに変化させる。詳細には、ＣＳ０をＬｏｗに、ＳＤＲＡＭ０へ供給するＲＡＳ、ＣＡＳ及びＷＥをそれぞれＬｏｗ、Ｌｏｗ及びＨｉｇｈに、ＣＫＥＢ０をＬｏｗにそれぞれ設定することにより、ＳＤＲＡＭ０がＳＲＦモードへ移行する。一方、ＣＳ１をＬｏｗに、ＳＤＲＡＭ１へ供給するＲＡＳ、ＣＡＳ及びＷＥをいずれもＨｉｇｈに、ＣＫＥＢ１をＬｏｗにそれぞれ設定することにより、ＳＤＲＡＭ１がＤＰＤモードへ移行する。
この状態でＳＤＲＡＭ１をＤＰＤモードからノーマル状態に復帰させる場合、タイミングＤで、メモリ制御回路１１１はＣＫＥＣ０を用いてＬｏｗレベル固定の指示を出す。ＣＫＥ制御回路０は、タイミングＥでＣＫＥＢ０をＬｏｗレベルに固定する。次にタイミングＦで、リセット制御部１４０はメモリ制御回路１１１に対するリセット信号を出力し、メモリ制御回路１１１はリセット状態になる。タイミングＩで、リセット制御部１４０はメモリ制御回路１１１に対するリセットを解除して、メモリ制御回路１１１はＳＤＲＡＭ０及びＳＤＲＡＭ１に対して初期化動作を行おうとする。このとき、メモリ制御回路１１１の出力するＣＫＥＡ０及びＣＫＥＡ１はともにＨｉｇｈレベルに制御されるが、ＣＫＥ制御回路０がＣＫＥＢ０をＬｏｗレベルに固定しているため、ＳＤＲＡＭ０はＳＲＦモードを維持する。また、ＣＫＥＢ１は、ＣＫＥ制御回路１がスルーモードであるため、メモリ制御回路１１１が出力するＨｉｇｈレベルとなり、ＳＤＲＡＭ１はＤＰＤモードからの復帰状態になる。タイミングＫで、メモリ制御回路１１１の初期化動作が完了すると、ＳＤＲＡＭ１はＤＰＤモードからの復帰が完了し、ノーマル状態になる。同時に、メモリ制御回路１１１はＣＫＥ制御回路０に対して、Ｌｏｗレベル固定の制御を解除するようにＣＫＥＣ０を出力する。その後、タイミングＬでＣＫＥ制御回路０はスルーモードになり、メモリ制御回路１１１の出力するＣＫＥＡ０がそのままＣＫＥＢ０としてＳＤＲＡＭ０へ供給されるようになる。ここまでの状態で、ＳＤＲＡＭ０はＳＲＦモード、ＳＤＲＡＭ１はノーマル状態となる。
最後に、ＳＤＲＡＭ０もノーマル状態に復帰させるため、タイミングＭで、メモリ制御回路１１１がＣＫＥＡ０及びＣＫＥＢ０をＨｉｇｈレベルに変更し、ＳＤＲＡＭ０はノーマル状態に復帰する。ここまでで、ＳＤＲＡＭ０及びＳＤＲＡＭ１がともにノーマル状態になる。
以上のとおり、図１の構成によれば、メモリ制御装置１１０が複数のＳＤＲＡＭ１２０，１２５と接続され、それぞれのＳＤＲＡＭ１２０，１２５が低消費電力モードにあるときに、その低消費電力モードを維持したまま、メモリ制御回路１１１のリセットを設定、解除することができる。
なお、それぞれのＳＤＲＡＭ１２０，１２５を低消費電力モードに移行させるタイミングや、低消費電力モードからノーマル状態へ復帰するタイミングは本実施形態で示したタイミングには限らない。また、ＳＤＲＡＭ１２０，１２５の低消費電力モードは、本実施形態で示したモードに限らない。また、メモリ制御装置１１０に接続されるＳＤＲＡＭは２つには限らず、１つ又は３つ以上のＳＤＲＡＭが接続されていてもよく、それぞれのＳＤＲＡＭの低消費電力モードは異なっていてもよい。
図４は、本発明に係るメモリ制御装置４１０の構成例と、当該メモリ制御装置４１０を備えたデータ処理システム４００と単一のＳＤＲＡＭ４２０との接続例とを示している。データ処理システム４００と、ＳＤＲＡＭ４２０とは、１つの情報処理機器を構成するものである。
図４のデータ処理システム４００は、メモリ制御装置４１０と、プロセッサ４３０と、リセット制御部４４０と、電源制御部４５０とを備える。メモリ制御装置４１０は、メモリ制御回路４１１と、ＣＫＥ制御回路４１２とを備える。ＣＬＫは、当該データ処理システム４００に与えられるクロック信号である。
図４のメモリ制御装置４１０において、メモリ制御回路４１１は、ＳＤＲＡＭ４２０の動作を制御する機能、具体的にはリード・ライトアクセス、リフレッシュ動作、低消費電力モード等を制御する機能を持つ。ＣＫＥ制御回路４１２は、メモリ制御回路４１１から供給されたＣＫＥ信号（ＣＫＥＡ）とＣＫＥ制御信号（ＣＫＥＣ）とを受け取り、ＣＫＥＣの指示に応じて、ＣＫＥＡをそのままＣＫＥＢとして通過させてＳＤＲＡＭ４２０へ供給したり、ＣＫＥＡの如何にかかわらずＳＤＲＡＭ４２０へ供給するＣＫＥＢをＬｏｗレベルに固定したりする。４１４は、メモリ制御回路４１１とＳＤＲＡＭ４２０との間のメモリ制御バスである。
プロセッサ４３０は、メモリ制御回路４１１へ種々のコマンドを与える。リセット制御部４４０からは、メモリ制御回路４１１及びＣＫＥ制御回路４１２への１系統のリセット信号が出力される。また、電源制御部４５０から、メモリ制御回路４１１及びＣＫＥ制御回路４１２の共通の電源が供給される。なお、メモリ制御回路４１１は、電源停止状態に入る直前のＣＫＥＣを、次に変更指示がある時まで保持するようにハードウェアが構成されている。
図５は、図４中のＣＫＥ制御回路４１２の詳細構成例を示している。図５のＣＫＥ制御回路４１２は、命令デコーダ５１０と、Ｄフリップフロップ５１１と、セレクタ５１２と、インバータ５１３と、ＮＯＲ回路５２０とを備える。命令デコーダ５１０は、好ましくは２本のパルス信号線にて伝達されるＣＫＥＣをデコードする前述の組み合わせ論理回路に対応し、Ｄフリップフロップ５１１をセットしたり、リセットしたりする。セレクタ５１２は、Ｄフリップフロップ５１１の出力に応じて、ＣＫＥＡをそのままＣＫＥＢとして出力したり、Ｌｏｗ（Ｖｓｓ）レベルに固定された信号をＣＫＥＢとして出力したりする。インバータ５１３は、セレクタ５１２の出力をＮＯＲ回路５２０へその１入力として供給する。
図５において、４５１は電源制御部４５０から供給される電源制御信号４５１であり、４５２は例えばＰチャンネルＭＯＳトランジスタで構成された電源制御スイッチである。この電源制御スイッチ４５１は、電源Ｖｄｄとメモリ制御装置４１０の電源ライン４５３との間に介在し、電源制御信号４５１に応じてオン・オフ制御される。電源ライン４５３は、メモリ制御回路４１１及びＣＫＥ制御回路４１２の共通の電源供給ラインである。ここでは、電源制御信号４５１がＬｏｗレベルであれば電源制御スイッチ４５２がオンして電源ライン４５３に電源供給がなされ、電源制御信号４５１がＨｉｇｈレベルであれば電源制御スイッチ４５２がオフして電源ライン４５３への電源供給が止まる。
ＮＯＲ回路５２０は、第１及び第２のＰチャネルＭＯＳトランジスタ５２１，５２２と、第１及び第２のＮチャネルＭＯＳトランジスタ５２３，５２４とで構成される。第１のＰチャネルＭＯＳトランジスタ５２１は、電源ライン４５３に接続されたソースと、第２のＰチャネルＭＯＳトランジスタ５２２のソースに接続されたドレインと、電源制御信号４５１に接続されたゲートとを持つ。第２のＰチャネルＭＯＳトランジスタ５２２は、第１のＰチャネルＭＯＳトランジスタ５２１のドレインに接続されたソースと、ＣＫＥＢの出力線に接続されたドレインと、インバータ５１３の出力に接続されたゲートとを持つ。第１のＮチャネルＭＯＳトランジスタ５２３は、接地Ｖｓｓに接続されたソースと、ＣＫＥＢの出力線に接続されたドレインと、電源制御信号４５１に接続されたゲートとを持つ。第２のＮチャネルＭＯＳトランジスタ５２４は、Ｖｓｓに接続されたソースと、ＣＫＥＢの出力線に接続されたドレインと、インバータ５１３の出力に接続されたゲートとを持つ。電源制御信号４５１がＬｏｗレベルであって電源ライン４５３に電源供給がなされている状態では、第１のＰチャネルＭＯＳトランジスタ５２１がオンし、第１のＮチャネルＭＯＳトランジスタ５２３がオフしている。この状態では第２のＰチャネルＭＯＳトランジスタ５２２と第２のＮチャネルＭＯＳトランジスタ５２４とが１つのインバータとして動作するので、インバータ５１３の出力を反転した信号がＣＫＥＢとなる。一方、電源制御信号４５１がＨｉｇｈレベルであって電源ライン４５３への電源供給が止まって状態では、第１のＮチャネルＭＯＳトランジスタ５２３がオンしているので、ＣＫＥＢがＬｏｗレベルに固定される。なお、電源制御信号４５１がＨｉｇｈレベルである限り、電源ライン４５３への電源供給が止まっていても、ＮＯＲ回路５２０の出力であるＣＫＥＢはＬｏｗレベルに固定される。
図６は、図４のデータ処理システム４００が起動され、ノーマル状態からスリープ状態へ移行した後、スリープ状態からノーマル状態へ復帰するタイミング例を示している。ここでは、ＳＤＲＡＭ４２０がＳＲＦモードへ移行する場合について説明する。
まず、タイミングＡにおいて、データ処理システム４００及びＳＤＲＡＭ４２０が起動され、同時にメモリ制御回路４１１及びＣＫＥ制御回路４１２がリセット状態となる。ここでＣＫＥ制御回路４１２のリセット状態はＣＫＥＢをＬｏｗレベルに固定するモードであるため、メモリ制御回路４１１の出力であるＣＫＥＡのレベルによらず、ＣＫＥ制御回路４１２はＣＫＥＢをＬｏｗレベルに固定している。タイミングＢにおいて、データ処理システム４００はノーマル状態となり、メモリ制御回路４１１及びＣＫＥ制御回路４１２はリセットが解除されて、メモリ制御回路４１１は初期化動作を開始し、ＣＫＥ制御回路４１２は継続してＬｏｗレベル固定モードになる。同時にメモリ制御回路４１１はＣＫＥ制御回路４１２に対してスルーモードに移行するようにＣＫＥＣを制御する。タイミングＣにおいて、ＣＫＥ制御回路４１２はＣＫＥＣの制御によりスルーモードに移行し、ＣＫＥＢはＨｉｇｈレベルに変化する。タイミングＤでＳＤＲＡＭ４２０の初期化が完了し、ＳＤＲＡＭ４２０がノーマル状態となる。タイミングＥでプロセッサ４３０がメモリ制御回路４１１に対してＳＤＲＡＭ４２０をＳＲＦモードへ移行させるよう制御を行う。このとき、メモリ制御回路４１１は、ＳＤＲＡＭ４２０をＳＲＦモードへ移行させるようＳＲＦコマンドを発行し、同時にＣＫＥＡをＬｏｗレベルに変化させる。このとき、ＬｏｗレベルのＣＫＥＡはＣＫＥ制御回路４１２をそのまま通過して、ＣＫＥＢとしてＳＤＲＡＭ４２０へ出力される。タイミングＦで、メモリ制御回路４１１は、ＣＫＥ制御回路４１２に対して、ＣＫＥＢをＬｏｗレベルに固定するようＣＫＥＣを出力する。タイミングＧで、ＣＫＥ制御回路４１２は、ＣＫＥＢをＬｏｗレベルに固定する。ＣＫＥ制御回路４１２がＣＫＥＢをＬｏｗレベルに固定している間、メモリ制御回路４１１が出力するＣＫＥＡが変化した場合でもＣＫＥＢはＬｏｗレベルを保持する。タイミングＨで、電源制御部４５０は、メモリ制御装置４１０に供給する電源を停止させ、電源制御信号４５１をＬｏｗレベルからＨｉｇｈレベルに変化させる。これにより、ＮＯＲ回路５２０の出力であるＣＫＥＢがＬｏｗレベルに固定される。同時にデータ処理システム４００はスリープ状態に入る。このとき、メモリ制御装置４１０は電源停止状態、ＳＤＲＡＭ４２０はＳＦＲモードであり、データ処理システム４００はＳＤＲＡＭ４２０に格納されたデータを保持しながら、高い省電力効果を実現している。
データ処理システム４００がノーマル状態に復帰する場合、タイミングＪで電源制御部４５０はメモリ制御装置４１０への電源供給を開始するように電源制御信号４５１をＬｏｗレベルに変化させ、リセット制御部４４０はメモリ制御装置４１０へのリセット信号を出力し、メモリ制御回路４１１はリセット状態になる。このとき、ＣＫＥ制御回路４１２はＬｏｗレベル固定モードであるため、ＣＫＥＡのレベルに関係なくＣＫＥＢがＬｏｗレベルに固定されているため、ＳＤＲＡＭ４２０はＳＲＦモードを維持している。タイミングＫでリセット制御部４４０はリセットを解除し、メモリ制御回路４１１は回路の初期化を開始する。このとき、メモリ制御回路４１１は電源オフの前にプロセッサ４３０からＳＲＦモードへ移行させる制御があったことを検知するので、このタイミングではＣＫＥ制御回路４１２に対してスルーモードへ移行するＣＫＥＣ出力は行わない。タイミングＭで、メモリ制御回路４１１は初期化を完了し、ＳＲＦ制御を開始すると同時に、ＣＫＥ制御回路４１２がスルーモードへ移行するようにＣＫＥＣを出力する。タイミングＮで、ＣＫＥＣによってＣＫＥ制御回路４１２がスルーモードに移行し、メモリ制御回路４１１の出力するＣＫＥＡがそのままＣＫＥＢとしてＳＤＲＡＭ４２０へ出力されるようになる。タイミングＯで、メモリ制御回路４１１はＣＫＥＡ及びＣＫＥＢをＨｉｇｈレベルに変化させ、ＳＤＲＡＭ４２０をＳＲＦモードからノーマル状態に復帰させる。
以上のとおり、図４及び図５の構成によれば、データ処理システム４００がスリープ状態のときに、ＳＤＲＡＭ４２０のＳＲＦモードを維持しつつ、メモリ制御回路４１１及びＣＫＥ制御回路４１２の双方に供給されている電源を停止させることができるため、より高い省電力効果を実現することができる。
なお、ＣＫＥ制御回路４１２への電源供給が停止されている間に出力ＣＫＥＢを固定する回路は、ＮＯＲ回路５２０に限らず、ＮＡＮＤ回路又はそれ以外の論理回路でもよい。
以上説明してきたとおり、本発明に係るメモリ制御装置は、メモリ制御回路への電源供給を停止したり、メモリ制御回路をリセットしたりしても、揮発性半導体メモリの低消費電力モードを維持できるので、モバイル機器等のメモリシステムの構築に有用である。
なお、言うまでもなく、本発明はＳＤＲＡＭ以外の揮発性半導体メモリのためのメモリ制御装置にも適用可能である。
本発明に係るメモリ制御装置の構成例と、当該メモリ制御装置を備えたデータ処理システムと複数のＳＤＲＡＭとの接続例とを示すブロック図である。 図１中のメモリ制御装置の動作例を説明するためのタイミング図である。 図１中のメモリ制御装置の他の動作例を説明するためのタイミング図である。 本発明に係るメモリ制御装置の他の構成例と、当該メモリ制御装置を備えたデータ処理システムと単一のＳＤＲＡＭとの接続例とを示すブロック図である。 図４中のＣＫＥ制御回路の詳細構成例を示す回路図である。 図４中のメモリ制御装置の動作例を説明するためのタイミング図である。
符号の説明
１００，４００ データ処理システム
１１０，４１０ メモリ制御装置
１１１，４１１ メモリ制御回路
１１２，１１３，４１２ ＣＫＥ制御回路
１１４，４１４ メモリ制御バス
１２０，１２５，４２０ ＳＤＲＡＭ
１３０，４３０ プロセッサ
１４０，４４０ リセット制御部
１５０，４５０ 電源制御部
４５１ 電源制御信号
４５２ 電源制御スイッチ
４５３ メモリ制御装置の電源ライン
５１０ 命令デコーダ
５１１ Ｄフリップフロップ
５１２ セレクタ
５１３ インバータ
５２０ ＮＯＲ回路
５２１，５２２ ＰチャネルＭＯＳトランジスタ
５２３，５２４ ＮチャネルＭＯＳトランジスタ

Claims (9)

  1. 所定の論理レベルに保持された特定信号を受け取ることで低消費電力モードを維持するように構成された揮発性半導体メモリの動作を制御するためのメモリ制御装置であって、
    前記揮発性半導体メモリの動作を制御する各種信号を供給するメモリ制御回路と、
    前記各種信号のうち前記特定信号に相当する信号を前記揮発性半導体メモリへ伝達する付加回路とを備え、
    前記付加回路は、前記メモリ制御回路から特定の制御信号を受け取った場合には、前記メモリ制御回路の出力の如何にかかわらず、前記揮発性半導体メモリへの前記特定信号を前記所定の論理レベルに固定する機能を有することを特徴とするメモリ制御装置。
  2. 請求項１記載のメモリ制御装置において、
    前記メモリ制御回路に供給される電源系統と、前記付加回路に供給される電源系統とが互いに異なることを特徴とするメモリ制御装置。
  3. 請求項１記載のメモリ制御装置において、
    前記メモリ制御回路に供給されるリセット系統と、前記付加回路に供給されるリセット系統とが互いに異なることを特徴とするメモリ制御装置。
  4. 請求項１記載のメモリ制御装置において、
    複数の揮発性半導体メモリの各々への接続に対応して前記付加回路を複数備えたことを特徴とするメモリ制御装置。
  5. 請求項４記載のメモリ制御装置において、
    前記メモリ制御回路に供給される電源系統と、前記複数の付加回路に供給される電源系統とが互いに異なることを特徴とするメモリ制御装置。
  6. 請求項４記載のメモリ制御装置において、
    前記メモリ制御回路に供給されるリセット系統と、前記複数の付加回路に供給されるリセット系統とが互いに異なることを特徴とするメモリ制御装置。
  7. 請求項６記載のメモリ制御装置において、
    前記複数の揮発性半導体メモリのうち少なくとも１つがディープパワーダウンモードに制御されていて前記ディープパワーダウンモードに制御されている揮発性半導体メモリをメモリアクセス可能な状態に移行させるときに、
    前記複数の揮発性半導体メモリのうち前記ディープパワーダウンモードに制御されている揮発性半導体メモリ以外の揮発性半導体メモリをセルフリフレッシュモードに移行させ、
    前記セルフリフレッシュモードに制御された揮発性半導体メモリと接続される前記付加回路に対して前記特定信号の論理レベルを固定するように前記メモリ制御回路が制御し、
    前記メモリ制御回路をリセット状態にした後にリセット解除することで、前記ディープパワーダウンモードに制御された前記揮発性半導体メモリをメモリアクセス可能な状態に移行させ、
    前記付加回路に対して前記特定信号の論理レベルの固定を解除するように前記メモリ制御回路から制御することで、
    前記ディープパワーダウンモードに制御されている揮発性半導体メモリ以外の揮発性半導体メモリに格納されたデータを保持しながら前記ディープパワーダウンモードに制御されている揮発性半導体メモリをメモリアクセス可能な状態に移行させることを特徴とするメモリ制御装置。
  8. 請求項１記載のメモリ制御装置において、
    前記揮発性半導体メモリが前記低消費電力モードに制御されているときに、前記付加回路の出力である前記特定信号が前記所定の論理レベルに固定されるように、前記メモリ制御回路及び前記付加回路の電源供給を止めることを特徴とするメモリ制御装置。
  9. 所定の論理レベルに保持された特定信号を受け取ることで低消費電力モードを維持するように構成された揮発性半導体メモリと、
    前記揮発性半導体メモリの動作を制御する各種信号を供給するメモリ制御回路と、
    前記各種信号のうち前記特定信号に相当する信号を前記揮発性半導体メモリへ伝達する付加回路とを備えた情報処理機器であって、
    前記付加回路は、前記メモリ制御回路から特定の制御信号を受け取った場合には、前記メモリ制御回路の出力の如何にかかわらず、前記揮発性半導体メモリへの前記特定信号を前記所定の論理レベルに固定する機能を有することを特徴とする情報処理機器。
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