JP2008027547A - 半導体記憶装置 - Google Patents

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Abstract

【課題】リード/ライト動作を行わない期間において一部の回路ブロックをアクティブ状態に遷移させる必要のある半導体記憶装置の消費電力を低減する。
【解決手段】メモリセルアレイ100に対するアクセス制御を行うロウ系回路ブロック121及びカラム系回路ブロック122と、メモリセルアレイ100との間でデータの授受を行うデータ系回路ブロック123と、モードレジスタ150に所定のモード信号がセットされたことに応答して、回路ブロック121〜123の少なくとも一部をスタンバイ状態からアクティブ状態に遷移させる制御回路140とを備える。本発明によれば、リード/ライト動作とは別の動作によって所定の回路ブロックをアクティブ状態とする必要がある場合であっても、これら回路ブロックを常時アクティブ状態としておく必要がなくなる。
【選択図】図1

Description

本発明は半導体記憶装置に関し、特に、スタンバイ時における消費電力が低減された半導体記憶装置に関する。

近年、DRAM(Dynamic Random Access Memory)に代表される半導体記憶装置の動作電圧は消費電力の低減を目的として徐々に低下しており、現在では1V台という非常に低い電圧が用いられることがある。動作電圧が低下すると、これに応じてトランジスタのしきい値電圧を低下させる必要があることから、非導通状態にあるトランジスタのサブスレッショールド電流が増大するという問題が生じる。このような問題を解決すべく、特許文献1,2には、電源配線を主電源配線と疑似電源配線に分ける方法が提案されている。

図6は、疑似電源配線を用いた一般的な半導体装置の回路図である。

図6に示す回路は、4段のインバータ11〜14からなる回路ブロック10を備えている。回路ブロック10は、スタンバイ時において論理が固定される回路ブロックであり、本例では、スタンバイ時においてその入力信号INがハイレベルに固定される。当然ながら、アクティブ時においては入力信号INの論理値は随時変動する。

図6に示す回路には4つの電源配線、つまり、電源電位が供給される主電源配線VDD及び疑似電源配線VDTと、接地電位が供給される主電源配線VSS及び疑似電源配線VSTが設けられている。主電源配線VDDと疑似電源配線VDTとの間には、Pチャンネル型MOSトランジスタ21が設けられており、そのゲート電極にはスタンバイ信号S0Bが供給される。また、主電源配線VSSと疑似電源配線VSTとの間には、Nチャンネル型MOSトランジスタ22が設けられており、そのゲート電極にはスタンバイ信号S0が供給される。スタンバイ信号S0Bは、スタンバイ信号S0をインバータ23によって反転した信号である。

スタンバイ信号S0は、回路ブロック10をスタンバイ状態とする場合にローレベルとなる信号であり、回路ブロック10がアクティブ状態である場合にはハイレベルに維持される。このため、アクティブ時においては、主電源配線VDDと疑似電源配線VDTはトランジスタ21を介して短絡され、主電源配線VSSと疑似電源配線VSTはトランジスタ22を介して短絡される。一方、スタンバイ時においては、トランジスタ21,22が非導通状態となることから、疑似電源配線VDT,VSTは主電源配線VDD,VSSから切り離され、ほとんど電源電位が供給されなくなる。

また、回路ブロック10に含まれる4つのインバータ11〜14のうち、初段のインバータ11及び3段目のインバータ13については、疑似電源配線VDTと主電源配線VSSとの間に接続されており、2段目のインバータ11及び4段目のインバータ13については、主電源配線VDDと疑似電源配線VSTとの間に接続されている。上述の通り、アクティブ時においては主電源配線VDDと疑似電源配線VDTは短絡され、且つ、主電源配線VSSと疑似電源配線VSTは短絡されることから、全てのインバータ11〜14の両電源端には電源電圧が正しく印加され、これにより、回路ブロック10は正常に動作を行うことができる。したがって、回路ブロック10の出力信号OUTは、入力信号INの論理値に応じた正しい値となる。

これに対し、スタンバイ時においては、疑似電源配線VDTが主電源配線VDDから切り離されるとともに、疑似電源配線VSTが主電源配線VSSから切り離される。このため、初段のインバータ11及び3段目のインバータ13に含まれるPチャンネル型MOSトランジスタ11p,13pのソースには電源電位がほとんど供給されなくなるとともに、2段目のインバータ12及び4段目のインバータ14に含まれるNチャンネル型MOSトランジスタ12n,14nのソースには電源電位がほとんど供給されなくなる。

しかしながら、スタンバイ時においては入力信号INがハイレベルに固定されることから、各インバータ11〜14において導通状態となるトランジスタは、図6に示すNチャンネル型MOSトランジスタ11n、Pチャンネル型MOSトランジスタ12p、Nチャンネル型MOSトランジスタ13n、Pチャンネル型MOSトランジスタ14pに固定される。そして、これらトランジスタのソースは主電源配線VDD又は主電源配線VSSに接続されていることから、スタンバイ時における論理は正しく維持される。

一方、スタンバイ時において非導通状態となるPチャンネル型MOSトランジスタ11p、13pのソースについては、主電源配線VDDから切り離された疑似電源配線VDTに接続されていることから、サブスレッショールド電流はほとんど流れなくなる。同様に、スタンバイ時において非導通状態となるNチャンネル型MOSトランジスタ12n、14nのソースについては、主電源配線VSSから切り離された疑似電源配線VSTに接続されていることから、サブスレッショールド電流はほとんど流れない。これにより、回路ブロック10のスタンバイ時における消費電力を低減することが可能となる。

このように、主電源配線の他に疑似電源配線を用いることによって電源配線を階層化すれば、スタンバイ時において論理が固定される回路ブロックのスタンバイ時における消費電力を低減することが可能となる。

このような電源の階層化をDRAMなどの半導体記憶装置に採用する場合、メモリセルアレイに対するアクセス制御を行うアドレス系回路ブロックや、メモリセルアレイとの間でデータの授受を行うデータ系回路ブロックに適用することが好適である。この場合、活性化コマンドなど、リード/ライト動作の開始時に発行されるコマンドに応答して、アドレス系回路ブロック及びデータ系回路ブロックをスタンバイ状態からアクティブ状態に遷移させればよい。
特開2000−13215号公報 特開2000−48568号公報

しかしながら、近年の半導体記憶装置は多機能化しており、リード/ライト動作を行わない期間においても一部の回路ブロックをアクティブ状態に遷移させる必要が生じる場合がある。例えば、DDR2タイプのシンクロナスDRAMにおいては、ODT(On Die Termination)機能やOCD(Off Chip Driver)機能がサポートされており、ODTを使用したり、OCDインピーダンスを調整するためには、データ系回路ブロックをアクティブ状態とする必要が生じる。

したがって、活性化コマンドなど、リード/ライト動作の開始時に発行されるコマンドが発行されていない状態でODTを使用したり、OCDインピーダンスの調整を可能とするためには、データ系回路ブロックを常時アクティブ状態としておく必要があり、消費電力が増大するという問題があった。

本発明は、このような問題を解決すべくなされたものであって、リード/ライト動作を行わない期間において一部の回路ブロックをアクティブ状態に遷移させる必要のある半導体記憶装置の消費電力を低減することを目的とする。

本発明による半導体記憶装置は、メモリセルアレイと、メモリセルアレイに対するアクセス制御を行うアドレス系回路ブロックと、メモリセルアレイとの間でデータの授受を行うデータ系回路ブロックと、モード信号がセットされるモードレジスタと、モードレジスタに所定のモード信号がセットされたことに応答して、アドレス系回路ブロック及びデータ系回路ブロックの少なくとも一方をスタンバイ状態からアクティブ状態に遷移させる制御回路とを備えることを特徴とする。

本発明において「アクティブ状態」とは、当該回路ブロックを構成する各ゲート回路に正しく電力供給がされており、これによりスイッチングが可能な状態をいう。つまり、電源配線が階層化されている場合には、疑似電源配線と主電源配線とが短絡されている状態をいう。一方、「スタンバイ状態」とは、当該回路ブロックを構成する少なくとも一部のゲート回路に対して電力を遮断又は低下させた状態をいう。つまり、電源配線が階層化されている場合には、疑似電源配線が主電源配線から切断された状態をいう。

本発明によれば、ODTを使用する場合やOCDインピーダンスの調整など、リード/ライト動作とは別の動作によってアドレス系回路ブロックやデータ系回路ブロックをアクティブ状態とする必要がある場合であっても、これら回路ブロックを常時アクティブ状態としておく必要がなくなる。これにより、半導体記憶装置全体の消費電力を低減することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図1は、本発明の好ましい実施形態による半導体記憶装置の構成を模式的に示すブロック図である。

図1に示すように、本実施形態による半導体記憶装置は、メモリセルアレイ100と、メモリセルアレイ100に対するアクセス制御を行うロウ系回路ブロック121及びカラム系回路ブロック122と、メモリセルアレイ100との間でデータの授受を行うデータ系回路ブロック123とを備えている。

ロウ系回路ブロック121及びカラム系回路ブロック122は、いわゆるアドレス系回路ブロックであり、それぞれアドレス端子ADDからロウアドレス及びカラムアドレスが供給される。ロウ系回路ブロック121には、ロウアドレスバッファやリフレッシュカウンターなどが含まれ、その出力はロウデコーダ111に供給される。一方、カラム系回路ブロック122には、カラムアドレスバッファやバーストカウンターなどが含まれ、その出力はカラムデコーダ112に供給される。カラムデコーダ112とメモリセルアレイ100との間に記載されている入出力系回路113は、リードライトアンプやセンスアンプなどによって構成される。

一方、カラムデコーダ112とデータ入出力端子DQとの間に記載されているデータ系回路ブロック123には、データコントロール回路やデータラッチ回路などが含まれる。

また、本実施形態による半導体記憶装置は、コマンド端子CMDからのコマンドを受けるコマンドデコーダ130を備えている。コマンドデコーダ130の出力130aは制御回路140に供給され、制御回路140はこれに基づき、ロウ系回路ブロック121、カラム系回路ブロック122及びデータ系回路ブロック123にスタンバイ信号S1〜S3をそれぞれ供給する。スタンバイ信号S1〜S3は、図6に示したスタンバイ信号S0と同様の信号であり、対応する回路ブロックをアクティブ状態又はスタンバイ状態とするための信号である。

尚、コマンドデコーダ130からの出力は、当然ながら、ロウ系回路ブロック121、カラム系回路ブロック122及びデータ系回路ブロック123にも供給されるが、本発明の要旨とは直接関係がないため、これらの配線については図示していない。

図1に示すように、制御回路140にはモードレジスタ150からの出力150aも供給されている。モードレジスタ150は、半導体記憶装置を所定の動作モードにエントリさせる場合にモード信号がセットされる回路である。モードレジスタ150の書き換えは、コマンドデコーダ130によって許可された状態で、アドレス端子ADDからモード信号を供給することにより行う。エントリ可能な動作モードとしては、半導体記憶装置の種類やタイプによるが、DDR2タイプのシンクロナスDRAMにおいては、ODT使用モードや、OCDインピーダンスの調整モードなどが存在する。

図2は、ロウ系回路ブロック121、カラム系回路ブロック122及びデータ系回路ブロック123の構成を模式的に示すブロック図である。

図2に示すように、ロウ系回路ブロック121、カラム系回路ブロック122及びデータ系回路ブロック123には、いずれも図6に示した回路と同様、4つの電源配線が用いられている。4つの電源配線とは、電源電位が供給される主電源配線VDD及び疑似電源配線VDTと、接地電位が供給される主電源配線VSS及び疑似電源配線VSTである。これら4つの電源配線のうち、少なくとも疑似電源配線VDT,VSTについては、ロウ系回路ブロック121、カラム系回路ブロック122及びデータ系回路ブロック123に対してそれぞれ独立して設けられている。

図6に示した回路と同様、主電源配線VDDと疑似電源配線VDTとの間にはPチャンネルMOSトランジスタ21が接続され、そのゲートには対応するスタンバイ信号S1〜S3を反転させた信号S1B〜S3Bが供給される。また、主電源配線VSSと疑似電源配線VSTとの間にはNチャンネルMOSトランジスタ22が接続され、そのゲートには対応するスタンバイ信号S1〜S3が供給される。

これにより、対応するスタンバイ信号S1〜S3がハイレベルであれば、当該回路ブロックを構成するロジック回路部Lに正しく電力供給がされ、対応するスタンバイ信号S1〜S3がローレベルであれば、当該回路ブロックを構成するロジック回路部Lへの電力供給が遮断される。

ロウ系回路ブロック121、カラム系回路ブロック122及びデータ系回路ブロック123を構成するロジック回路部Lの具体的な構成については図示しないが、図6を用いて説明したように、各ゲート回路が主電源配線と疑似電源配線との間に接続された構成を有している。これにより、スタンバイ時においてオフ状態となるトランジスタのソースが主電源配線から切り離されることから、消費電力が低減される。

次に、制御回路140の動作について説明する。

制御回路140は、上述の通り、スタンバイ信号S1〜S3を生成する回路であるが、これらスタンバイ信号S1〜S3の論理値は、コマンドデコーダ130の出力130aだけでなく、モードレジスタ150の出力150aに基づいて制御される。より具体的に説明すると、スタンバイ信号S1は、アクティブコマンド(ACT)など、リード/ライト動作の開始時に発行されるロウ系のコマンドに応答してハイレベルとされる一方、プリチャージコマンド(PRE)など、リード/ライト動作の終了時に発行されるロウ系のコマンドに応答してローレベルとされる。

また、スタンバイ信号S2,S3は、リードコマンド(READ)など、リード/ライト動作の開始時に発行されるカラム系のコマンドに応答してハイレベルとされる一方、ライト動作においてはメモリセルへの書き込み完了に応答してローレベルとされ、リード動作においてはバースト出力の完了に応答してローレベルとされる。

これにより、リード/ライト動作を行う場合、必要な回路ブロックを必要な期間だけアクティブ状態とすることができる。

これに加え、本実施形態による半導体記憶装置では、モードレジスタ150にODT使用モード又はOCDインピーダンスの設定モードを示すモード信号がセットされた場合においても、制御回路140はスタンバイ信号S3をハイレベルに変化させる。これらのモードにエントリした状態においてODTを使用したり、OCDインピーダンスを変更するためには、リード/ライト動作が行われているか否かにかかわらず、データ系回路ブロック123がアクティブ状態でなければならない。

この点を考慮して、本実施形態では、モードレジスタ150に上記のモード信号がセットされたことに応答して、スタンバイ信号S3をハイレベルに変化させている。ハイレベルとされたスタンバイ信号S3は、モードレジスタ150から上記のモード信号が消去されるまでハイレベルを保持し続け、モードレジスタ150から上記のモード信号が消去されると、ローレベルに戻される。

図3は、本実施形態による半導体記憶装置の動作を説明するための波形図であり、リード時における動作を示している。

図3に示すように、リード動作を行う前の期間においては、スタンバイ信号S1〜S3は全てローレベルに維持されている。これにより、ロウ系回路ブロック121、カラム系回路ブロック122及びデータ系回路ブロック123に含まれるトランジスタ21,22はいずれもオフ状態となることから、疑似電源配線VDT,VSTは主電源配線VDD,VSSから切り離される。このため、これら回路ブロック121〜123はほとんど電力を消費しなくなる。

そして、クロック信号CKに同期してアクティブコマンド(ACT)及びリードコマンド(READ)がこの順に発行されると、半導体記憶装置はリード動作が開始する。上記の通り、アクティブコマンド(ACT)はロウ系のコマンドであり、リードコマンド(READ)はカラム系のコマンドである。

図3に示すように、アクティブコマンド(ACT)が発行されるとスタンバイ信号S1がハイレベルに変化し、リードコマンド(READ)が発行されるとスタンバイ信号S2,S3がハイレベルに変化する。これに連動して、疑似電源配線VDT,VSTが主電源配線VDD,VSSに接続されるため、これら回路ブロック121〜123はスタンバイ状態からアクティブ状態に遷移し、必要な動作を実行する。

そして、データのバースト出力が完了すると、スタンバイ信号S2,S3がローレベルに変化し、カラム系回路ブロック122及びデータ系回路ブロック123は再びスタンバイ状態に遷移する。その後、プリチャージコマンド(PRE)が発行されると、スタンバイ信号S1がローレベルに変化し、ロウ系回路ブロック121もスタンバイ状態に遷移する。

このような制御は、上述の通り制御回路140によって行われ、これにより、回路ブロック121〜123は必要な期間だけアクティブ状態とされる。

図4は、本実施形態による半導体記憶装置の動作を説明するための別の波形図であり、ODT使用モードにエントリする場合の動作を示している。

図4に示すように、ODT使用モードにエントリする前の期間においては、スタンバイ信号S1〜S3は全てローレベルに維持されている。そして、クロック信号CKに同期してモードレジスタ150にODT使用モード信号がセットされると、スタンバイ信号S3がハイレベルに変化し、データ系回路ブロック123がスタンバイ状態からアクティブ状態に遷移する。スタンバイ信号S1,S2についてはローレベルに維持され、このため、ロウ系回路ブロック121及びカラム系回路ブロック122についてはスタンバイ状態に保たれる。

その後、モードレジスタ150の内容が書き替えられ、これによりODT使用モードが終了すると、スタンバイ信号S3はローレベルに変化し、データ系回路ブロック123は再びスタンバイ状態に遷移する。このように、ODT使用モードにエントリしている期間においては、リード/ライト動作とは無関係にスタンバイ信号S3が常にハイレベルに維持されることから、ODT使用動作をいつでも実行することが可能となる。

また、図4には、ODT使用モードにエントリしている期間中において、リード動作が行われた例が示されている。この場合も、図3に示した動作と同様、アクティブコマンド(ACT)及びリードコマンド(READ)に応答してスタンバイ信号S1,S2が順次ハイレベルに変化するとともに、バースト出力の完了及びプリチャージコマンド(PRE)に応答してスタンバイ信号S2,S1が順次ローレベルに変化する。つまり、ODT使用モードにエントリしている期間中においても、通常どおりのリード/ライト動作を行うことができ、スタンバイ信号S1,S2はこれに応じて所定の論理レベルに正しく変化する。

図5は、本実施形態による半導体記憶装置の動作を説明するためのさらに別の波形図であり、OCDインピーダンスの調整モードにエントリする場合の動作を示している。

図5に示すように、OCDインピーダンスの調整モードにエントリする前の期間においては、スタンバイ信号S1〜S3は全てローレベルに維持されている。そして、クロック信号CKに同期してモードレジスタ150にOCDインピーダンスの調整モード信号がセットされると、スタンバイ信号S3がハイレベルに変化し、データ系回路ブロック123がスタンバイ状態からアクティブ状態に遷移する。スタンバイ信号S1,S2についてはローレベルに維持され、このため、ロウ系回路ブロック121及びカラム系回路ブロック122についてはスタンバイ状態に保たれる。

その後、モードレジスタ150の内容が書き替えられ、これによりOCDインピーダンスの調整モードが終了すると、スタンバイ信号S3はローレベルに変化し、データ系回路ブロック123は再びスタンバイ状態に遷移する。このように、OCDインピーダンスの調整モードにエントリしている期間においても、リード/ライト動作とは無関係にスタンバイ信号S3が常にハイレベルに維持されることから、OCDインピーダンスの調整動作をいつでも実行することが可能となる。

以上説明したように、本実施形態によれば、モードレジスタ150にODT使用モード又はOCDインピーダンスの調整モードを示すモード信号がセットされたことに応答して、データ系回路ブロック123をスタンバイ状態からアクティブ状態に遷移させていることから、データ系回路ブロック123を常時アクティブ状態としておく必要がなくなる。これにより、半導体記憶装置全体の消費電力を低減することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、モードレジスタ150にODT使用モード又はOCDインピーダンスの調整モードを示すモード信号がセットされたことに応答して、データ系回路ブロック123をアクティブ状態に遷移させているが、データ系回路ブロック123をアクティブ状態に遷移させる条件がこれに限定されるものではなく、これ以外のモード信号がモードレジスタにセットされた場合にデータ系回路ブロック123をアクティブ状態に遷移させても構わない。

また、モードレジスタ150の設定内容に基づきアクティブ状態に遷移させる回路ブロックについても、データ系回路ブロックに限定されず、ロウ系回路ブロック121やカラム系回路ブロック122をモードレジスタ150の設定内容に応じてアクティブ状態に遷移させても構わない。

本発明の好ましい実施形態による半導体記憶装置の構成を模式的に示すブロック図である。 ロウ系回路ブロック121、カラム系回路ブロック122及びデータ系回路ブロック123の構成を示すブロック図である。 図1に示す半導体記憶装置の動作を説明するための波形図であり、リード時における動作を示している。 図1に示す半導体記憶装置の動作を説明するための波形図であり、ODT使用モードにエントリする場合の動作を示している。 図1に示す半導体記憶装置の動作を説明するための波形図であり、OCDインピーダンスの調整モードにエントリする場合の動作を示している。 疑似電源配線を用いた一般的な半導体装置の回路図である。

符号の説明

10 回路ブロック
11〜14,23 インバータ
11p〜14p,21 PチャンネルMOSトランジスタ
11n〜14n,22 NチャンネルMOSトランジスタ
100 メモリセルアレイ
111 ロウデコーダ
112 カラムデコーダ
113 入出力系回路
121 ロウ系回路ブロック
122 カラム系回路ブロック
123 データ系回路ブロック
130 コマンドデコーダ
140 制御回路
150 モードレジスタ
S0〜S3 スタンバイ信号
VDD,VSS 主電源配線
VDT,VST 疑似電源配線
L ロジック回路部

Claims (4)

  1. メモリセルアレイと、前記メモリセルアレイに対するアクセス制御を行うアドレス系回路ブロックと、前記メモリセルアレイとの間でデータの授受を行うデータ系回路ブロックと、モード信号がセットされるモードレジスタと、前記モードレジスタに所定のモード信号がセットされたことに応答して、前記アドレス系回路ブロック及び前記データ系回路ブロックの少なくとも一方をスタンバイ状態からアクティブ状態に遷移させる制御回路とを備えることを特徴とする半導体記憶装置。
  2. 前記アドレス系回路ブロック及び前記データ系回路ブロックのそれぞれに対応して設けられた疑似電源配線をさらに備え、
    前記制御回路は、対応する回路ブロックが前記スタンバイ状態である場合には前記疑似電源配線を主電源配線から切断し、対応する回路ブロックが前記アクティブ状態である場合には前記疑似電源配線と前記主電源配線とを短絡することを特徴とする請求項1に記載の半導体記憶装置。
  3. 前記所定のモード信号は、データ入出力ピンを使用する所定の動作モードにエントリするためのモード信号であり、前記制御回路は、前記所定のモード信号がセットされたことに応答して、前記アドレス系回路ブロックを前記スタンバイ状態に保持しつつ、前記データ系回路ブロックを前記スタンバイ状態から前記アクティブ状態に遷移させることを特徴とする請求項1又は2に記載の半導体記憶装置。
  4. 前記所定の動作モードは、ODT(On Die Termination)使用モード及びOCD(Off Chip Driver)インピーダンスの調整モードの少なくとも一方を含んでいることを特徴とする請求項3に記載の半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135047A (ja) * 2008-12-05 2010-06-17 Hynix Semiconductor Inc 電源制御回路及びこれを用いた半導体メモリ装置
US8743649B2 (en) 2011-06-27 2014-06-03 Fujitsu Semiconductor Limited Semiconductor memory, system, and method of operating semiconductor memory

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4267006B2 (ja) * 2006-07-24 2009-05-27 エルピーダメモリ株式会社 半導体記憶装置
JP2010219751A (ja) * 2009-03-16 2010-09-30 Elpida Memory Inc 半導体装置
WO2012115839A1 (en) 2011-02-23 2012-08-30 Rambus Inc. Protocol for memory power-mode control
KR20170112289A (ko) * 2016-03-31 2017-10-12 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 구동 방법
KR20180127776A (ko) * 2017-05-22 2018-11-30 에스케이하이닉스 주식회사 전원 게이팅 회로를 포함하는 반도체 장치 및 이의 리페어 방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3034362B2 (ja) * 1990-11-22 2000-04-17 株式会社日立製作所 周辺制御装置およびscsiバス制御装置
JPH09146914A (ja) * 1995-09-06 1997-06-06 Seiko Epson Corp シングルチップマイクロコンピュータ及びそれを内蔵した電子機器
KR100499844B1 (ko) * 1996-07-11 2006-04-21 텍사스 인스트루먼츠 인코포레이티드 정렬데이타저장장치및본딩패드를구비한dram구조
JPH10228772A (ja) * 1997-02-18 1998-08-25 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3825862B2 (ja) * 1997-02-27 2006-09-27 株式会社ルネサステクノロジ 同期型ダイナミック型半導体記憶装置
JP3790021B2 (ja) * 1997-08-13 2006-06-28 株式会社東芝 半導体記憶装置
JP2000013215A (ja) 1998-04-20 2000-01-14 Nec Corp 半導体集積回路
JP4390304B2 (ja) 1998-05-26 2009-12-24 株式会社ルネサステクノロジ 半導体集積回路装置
JPH11353900A (ja) * 1998-06-11 1999-12-24 Mitsubishi Electric Corp 半導体装置
JP4034923B2 (ja) * 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
JP2001093275A (ja) * 1999-09-20 2001-04-06 Mitsubishi Electric Corp 半導体集積回路装置
US6826104B2 (en) * 2000-03-24 2004-11-30 Kabushiki Kaisha Toshiba Synchronous semiconductor memory
JP4726334B2 (ja) * 2001-06-13 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
US6791892B2 (en) * 2001-07-18 2004-09-14 Samsung Electronics Co., Ltd. Method of generating an initializing signal during power-up of semiconductor memory device
JP2003338200A (ja) * 2002-05-17 2003-11-28 Mitsubishi Electric Corp 半導体集積回路装置
US6650594B1 (en) * 2002-07-12 2003-11-18 Samsung Electronics Co., Ltd. Device and method for selecting power down exit
KR100456597B1 (ko) * 2002-07-16 2004-11-09 삼성전자주식회사 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로
JP4077295B2 (ja) * 2002-10-23 2008-04-16 株式会社東芝 同期型半導体記憶装置及びその動作方法
JP2004259318A (ja) * 2003-02-24 2004-09-16 Renesas Technology Corp 同期型半導体記憶装置
JP4437710B2 (ja) * 2003-10-30 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ
JP4386706B2 (ja) * 2003-11-06 2009-12-16 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
KR100620645B1 (ko) * 2004-04-13 2006-09-13 주식회사 하이닉스반도체 동기 및 비동기 병용 모드 레지스터 세트를 포함하는psram
KR100605590B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100641937B1 (ko) * 2004-11-15 2006-11-02 주식회사 하이닉스반도체 동기 반도체 메모리 장치
US7206245B2 (en) * 2005-04-28 2007-04-17 Infineon Technologies Ag Methods and apparatus for implementing standby mode in a random access memory
JP4930875B2 (ja) 2005-09-29 2012-05-16 株式会社ハイニックスセミコンダクターHynix Semiconductor Inc. オンダイターミネーション制御装置
JP4267006B2 (ja) * 2006-07-24 2009-05-27 エルピーダメモリ株式会社 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135047A (ja) * 2008-12-05 2010-06-17 Hynix Semiconductor Inc 電源制御回路及びこれを用いた半導体メモリ装置
US8743649B2 (en) 2011-06-27 2014-06-03 Fujitsu Semiconductor Limited Semiconductor memory, system, and method of operating semiconductor memory

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