KR20210105809A - 반도체 장치 - Google Patents

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KR20210105809A KR1020210009415A KR20210009415A KR20210105809A KR 20210105809 A KR20210105809 A KR 20210105809A KR 1020210009415 A KR1020210009415 A KR 1020210009415A KR 20210009415 A KR20210009415 A KR 20210009415A KR 20210105809 A KR20210105809 A KR 20210105809A
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윈본드 일렉트로닉스 코포레이션
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Abstract

[과제] 스탠바이 모드에서 딥 파워다운 모드에 자동으로 이행 가능한 반도체 장치를 제공한다.
[해결수단] 본 발명의 반도체 장치는, DPD 대응의 DPD 컨트롤러와, 복수의 내부 회로를 포함한다. DPD 컨트롤러는, 스탠바이 모드에 돌입한 시점으로부터의 시간을 계측하고, 계측 시간의 경과에 응답하여, 스탠바이 모드의 소비 전력을 더 저감시키기 위한 복수의 파워다운 인에이블 신호를 생성해, 복수의 내부 회로의 동작을 단계적으로 정지시킨다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 플래쉬 메모리 등의 반도체 장치에 관한 것으로, 특히, 스탠바이 모드(Standby mode) 또는 딥 파워다운 모드(Deep power-down mode)의 동작에 관한 것이다.
NAND형 플래쉬 메모리는, 페이지 단위로 독출이나 프로그램을 실시하고, 또, 블록 단위로 소거를 실시하는 것이 가능하다. 특허문헌 1에 나타낸 플래쉬 메모리는, 스탠바이(standby) 모드와 노멀(normal) 동작 모드에서 상이한 전원 전압을 페이지 버퍼/센스 회로에 공급함으로써, 스탠바이 모드의 소비 전력을 감소시키는 기술을 개시하고 있다.
[특허문헌 1] 일본 특허공개 2006-252748호 공보
플래쉬 메모리에서는, 유저로부터의 커맨드에 응답해서 독출, 프로그램, 소거 등을 실시하는 액티브 모드와, 유저로부터의 커맨드를 접수해 가능한 스탠바이 모드가 있다. 스탠바이 모드에서는, 소비 전력이 일정 이하가 되도록 내부 회로의 동작이 제한되지만, 유저로부터 커맨드가 입력된 경우에는, 그에 즉석으로 응답해야 한다. 이 때문에, 스탠바이 모드라고 해도, 논리 회로나 레지스터 등의 휘발성 회로에는 오프리크(Off-leak) 전류가 발생하고, 오프리크 전류는 디바이스 사이즈의 축소(shrink)에 수반해 증가하고, 또, 내부 전원 전압을 사용하는 경우에는 내부 전원 전압 검출 회로를 동작시켜야 해서, 어느 정도의 전력이 소비되어 버린다. 즉, 스탠바이 모드에서의 소비 전류를 삭감하는 것이 어려워지고 있다.
스탠바이 모드에서의 소비 전력을 더 삭감하기 위해, 플래쉬 메모리에 따라서는, 딥 파워다운 모드(이하, DPD 모드라고 한다)가 탑재되어 있는 것이 있다. DPD 모드에서는, 스탠바이 모드를 위한 일부 내부 회로로의 내부 공급 전원을 컷오프(cut-off)해, 오프리크 전류를 삭감한다. DPD 모드는, 예를 들면, DPD 개시 커맨드에 의해 해당 모드에 돌입하고, DPD 해제 커맨드에 의해 해당 모드로부터 복귀한다. DPD 모드는, 컷오프한 회로를 정상적으로 동작시키기 위해서 일정한 시간을 필요로 하지만, 그 대신에, 소비 전력을 큰 폭으로 저감할 수 있는 메리트가 있다.
도 1에, SPI 기능을 탑재한 NAND형 플래쉬 메모리의 DPD 모드로 이행할 때의 동작 파형의 일례를 나타낸다. 스탠바이 모드 시, 칩 선택 신호(/CS)를 로우 레벨(low level)로 하는 것으로 플래쉬 메모리가 선택되고, 그 동안 클록 신호에 동기해 DPD DPD 커맨드(89 h)가 데이터 입력단자(DI)로부터 입력된다. 플래쉬 메모리는, DPD 커맨드의 입력으로부터 일정 기간(tDP)이 경과한 시각(TDPD)에서, DPD 모드로 이행해, 특정 내부 회로로의 내부 공급 전압을 차단한다. 시각(TDPD)의 전(前)의 기간에서는, 스탠바이 모드의 전류가 소비되고, 시각(TDPD)의 후(後)의 기간에서는, DPD 모드의 전류가 소비된다.
도 2는, 종래의 플래쉬 메모리의 DPD 모드에 대응한 스탠바이용 내부 전압 생성 회로의 일례를 나타낸다. 내부 전압 생성 회로(10)는, 외부 전원 전압(VCC)(예를 들면, 3.3 V)과 GND 전위와의 사이에 직렬로 접속된 PMOS 트랜지스터(P1, P2), 저항 레이더(LAD)와, 저항 레이더(LAD)의 저항 분할된 전압(Va)과 기준 전압(VREF)을 비교하는 비교기(CMP)를 포함하고, 트랜지스터(P1)의 게이트에는, DPD 인에이블 신호(DPDEN)가 인가되고, 트랜지스터(P2)의 게이트에는 비교기(CMP)의 비교 결과가 인가되고, 트랜지스터(P2)와 저항 레이더와의 사이에 전압 공급 노드(INTVDD)가 접속된다.
스탠바이 모드일 때, DPD 인에이블 신호(DPDEN)가 L 레벨이며, 트랜지스터(P1, P2)가 도통(導通)한다. 저항 레이더(LAD)에서 소비되는 전류를 저감하기 위해, 저항 레이더(LAD)가 고(高) 저항으로 설정된다. 또, 전압 공급 노드(INTVDD)가 타겟 전압을 출력할 때, Va=VREF가 되도록, 전압(Va)의 탭 위치가 선택된다. 덧붙여, 비(非)스탠바이 모드 시에 동작하는 통상의 내부 전압 생성 회로는, 도 2의 저항 레이더(LAD) 보다 저(低) 저항이며, 전압 공급 노드(INTVDD)에는, 예를 들면, 2.4 V의 전압이 생성된다.
유저가, 도 1에 도시한 시퀀스에 따라 DPD 커맨드를 입력하면, 플래쉬 메모리의 컨트롤러는, 커맨드의 입력으로부터 tDP 시간 이내에, DPD 인에이블 신호(DPDEN)를 L 레벨에서 H 레벨로 변화시키고, 트랜지스터(P1)를 오프해, 외부 전원 전압(VCC)을 차단한다. 이에 따라, 전압 공급 노드(INTVDD)에 접속된 회로에는 전력이 공급되지 않으며, 스탠바이 모드 보다 한층 소비 전력이 절약된다.
이와 같이, 종래의 플래쉬 메모리에서는, 스탠바이 모드로부터 DPD 모드로 이행시키기 위해서는, 유저는 DPD 커맨드를 입력해야 하고, DPD 커맨드를 지원하지 않는 플래쉬 메모리에서는, DPD 모드로의 이행을 실시할 수 없다고 하는 과제가 있었다. 이러한 과제는, 플래쉬 메모리로 한정되지 않고, 다른 반도체 장치에 대해서도 마찬가지이다.
본 발명에 따른 반도체 장치는, 외부로부터의 입력 신호에 응답해 동작 가능한 반도체 집적회로와, 반도체 장치가 스탠바이 모드에 돌입한 시점으로부터의 시간을 계측하는 계측 수단과, 상기 계측 수단에 의해 계측된 계측 시간의 경과에 응답하여, 상기 스탠바이 모드의 소비 전력을 더 저감시키기 위한 복수의 파워다운 인에이블 신호(Power-down enable signal)를 생성하는 생성 수단을 가진다.
본 발명에 의하면, 파워다운 모드로 이행하기 위한 커맨드 등의 입력을 실시하지 않고, 스탠바이 모드에서 파워다운 모드로 자동적으로 이행시킬 수 있다. 이 때문에, 파워다운 모드로 이행하기 위한 커맨드 등을 지원하지 않는 반도체 장치여도, 파워다운 모드로의 이행이 가능하게 된다. 게다가, 복수의 파워다운 인에이블 신호를 생성함으로써, 스탠바이 모드로부터의 경과 시간에 따라서 단계적으로 내부 회로에의 전력 공급을 차단시킬 수 있다. 예를 들면, 우선 순위가 낮은 내부 회로로부터 순서대로 동작을 정지시킬 수 있고, 이에 따라, 액티브 모드로의 복귀 시간을 단축시킬 수 있다.
[도 1] 종래의 플래쉬 메모리의 DPD 모드로 이행할 때의 동작 파형의 일례를 도시한 도면이다.
[도 2] 종래의 플래쉬 메모리의 DPD 모드에 대응한 스탠바이 모드용의 내부 전압 생성 회로의 일례를 도시한 도면이다.
[도 3] 도 3의 (A)는, 본 발명의 실시예에 따른 반도체 장치의 개략 구성을 도시한 도면, 도 3의 (B)는, DPD 대응 내부 회로의 DPD 판정부의 기능적인 구성을 도시한 도면이다.
[도 4] 본 발명의 실시예에 따른 DPD 모드에 대응한 스탠바이 모드용의 내부 전압 생성 회로의 구성을 도시한 도면이다.
[도 5] 도 4에 도시한 내부 전압 생성 회로의 각 부의 동작 파형을 도시한 도면이다.
[도 6] 본 발명의 실시예에 따른 내부 전압 생성 회로의 다른 구성 예를 도시한 도면이다.
[도 7] 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 도시한 도면이다.
[도 8] 본 발명의 실시예를 적용한 NAND형 플래쉬 메모리의 구성을 도시한 도면이다.
본 발명의 반도체 장치는, 특별히 한정하지 않지만, 예를 들면, NAND형이나 NOR형의 플래쉬 메모리, DRAM, SRAM, 논리(logic), ASIC, DSP 등에 있어서 실시된다.
다음으로, 본 발명의 실시예에 대해 도면을 참조해 상세하게 설명한다. 도 3은, 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 도시한 도면이다. 반도체 장치(100)는, DPD 모드에 대응하는 DPD 컨트롤러(110)와, 내부 회로(120)(내부 회로(1), 내부 회로(2), …, 내부 회로(x))를 포함해 구성된다. 이들 회로는, 반도체 기판 상에 집적되는 집적회로이다.
반도체 장치(100)에는, 외부 전원 전압(VCC)(예를 들면, 3.3 V)이 공급되고, 내부 회로(120)에는, 외부 전원 전압(VCC) 또는 외부 전원 전압(VCC)으로부터 생성된 내부 공급 전압(VDD)이 공급된다. 어느 양태에서는, 반도체 장치(100)는, 복수의 전력 소비 모드를 포함할 수 있다. 액티브 모드는, 내부 회로(120)가 소비 전력의 제약없이 풀스펙으로의 동작을 가능하게 한다. 스탠바이 모드는, 정해진 요구에 따라 내부 회로(120)의 소비 전력을 저감하면서 커맨드 등의 입력 신호에의 응답을 가능하게 한다. 스탠바이 모드는, 예를 들면, 내부 회로(120)가 정해진 동작을 종료했을 때, 혹은, 외부로부터의 커맨드 또는 제어 신호에 응답해 결정되고, 이러한 스탠바이 모드는, 반도체 장치(100)에 있어서 미리 정의된다. 스탠바이 모드에서는, 예를 들면, 승압 회로(차지 펌프 회로)를 정지하거나, 클록 발진기를 정지하거나, 내부 공급 전압(VDD)의 생성을 간헐적으로 실시하거나, 혹은, CMOS 인버터를 3상(Tri-state) 상태로 한다. DPD 모드는, 스탠바이 모드의 소비 전력을 더 저감하기 위해 특정 내부 회로의 전력 공급을 차단하는 것을 가능하게 한다.
종래의 반도체 장치에서는, 스탠바이 모드에서 DPD 모드로 이행하려면, 외부로부터의 커맨드의 입력을 필요로 한다. 이에 비해, 본 실시예의 반도체 장치(100)는, 스탠바이 모드에서 DPD 모드로 이행시키기 위한 커맨드 또는 제어 신호의 입력을 필요로 하지 않으며, 자동적으로 DPD 모드에 돌입으로 하는 것을 가능하게 한다. DPD 모드의 해제는, 예를 들면, 외부로부터의 임의의 커맨드 또는 제어 신호의 입력에 의해 실시된다.
반도체 장치(100)는, 도 3의 (A)에 도시한 것처럼, DPD 컨트롤러(110)를 포함하고, DPD 컨트롤러(110)는, 반도체 장치(100)가 스탠바이 모드에 돌입했을 때, 스탠바이 모드에서 DPD 모드로의 이행을 제어한다. 도면의 예에서는, DPD 컨트롤러(110)는, 복수의 DPD 인에이블 신호(DPDEN1, DPDEN2, DPDENx)를 생성하고, 이들 인에이블 신호에 의해, 내부 회로(1), 내부 회로(2), 내부 회로(x)에의 전력 공급을 단계적으로 차단한다. 따라서, 본 실시예의 DPD 모드에서는, 소비 전력이 단계적으로 저감된다.
내부 회로(120)는, 임의의 회로이며, 특별히 한정되지 않는다. 단, 내부 회로(1, 2, x)에의 전력 공급은 단계적으로 차단되므로, 스탠바이 모드 중 보다 길게 동작시키려는 우선 순위가 높은 내부 회로와, 반대로, 즉시 정지시켜도 무방한 우선 순위가 낮은 내부 회로를 구별하고, 이들에 대응하는 DPD 인에이블 신호를 공급하는 것이 바람직하다.
내부 회로(1), 내부 회로(2), 내부 회로(x)의 전압 공급 노드(INTVDD1, INTVDD2, INTVDDx)에는, 외부 전원 전압(VCC)으로부터 생성된 내부 전압(VDD1, VDD2, VDDx)이 공급된다. 외부 전원 전압(VCC)과 전압 공급 노드(INTVDD1, INTVDD2, INTVDDx)와의 사이에는, PMOS 트랜지스터(P1, P2, Px)가 각각 접속되고, PMOS 트랜지스터(P1, P2, Px)의 각 게이트에는, DPD 인에이블 신호(DPDEN1, DPDEN2, DPDENx)가 인가된다.
DPD 컨트롤러(110)는, 스탠바이 모드로부터의 소비 전력을 더 저감하기 위해 DPD 모드로 이행할 때, DPD 인에이블 신호(DPDEN1, DPDEN2, DPDENx)를 단계적으로 L 레벨에서 H 레벨로 천이(遷易)시킨다. 어느 양태에서는, DPD 컨트롤러(110)는, 스탠바이 모드에 돌입한 시각(Ts)으로부터 Ta 시간이 경과했을 때, DPD 인에이블 신호(DPDENx)를 L 레벨에서 H 레벨로 천이시켜, 트랜지스터(Px)를 비(非)도통으로 한다. 이에 따라, 내부 회로(x)에의 전력 공급이 차단되고, 내부 회로(x)에 의한 소비 전력(Wx)이 절약된다. 다음으로, 시각(Ts)으로부터 Tb 시간(Tb＞Ta)이 경과했을 때, DPD 인에이블 신호(DPDEN2)를 L 레벨에서 H 레벨로 천이시켜, 트랜지스터(P2)를 비도통으로 한다. 이에 따라, 내부 회로(2)에의 전력 공급이 차단되어, 내부 회로(2)에 의한 소비 전력(W2)이 절약된다. 그 다음으로, 시각(Ts)으로부터 Tc 시간(Tc＞Tb)이 경과했을 때, DPD 인에이블 신호(DPDEN1)를 L 레벨에서 H 레벨로 천이시켜, 트랜지스터(P1)를 비도통으로 한다. 이에 따라, 내부 회로(1)에의 전력 공급이 차단되어, 내부 회로(1)에 의한 소비 전력(W1)이 절약된다. 이와 같이, DPD 컨트롤러(110)는, 스탠바이 모드에서 DPD 모드로 이행하는 경우, 스탠바이 모드의 경과 시간에 따라 복수의 DPD 인에이블 신호를 단계적으로 생성해, DPD 모드 시의 소비 전력을 단계적으로 저감시키면서, 필요한 내부 회로의 동작을 계속시킨다.
덧붙여, 도 3의 (A)에는 도시하지 않지만, 반도체 장치(100)는, 컨트롤러나 입출력 회로 등을 더 포함할 수 있다. 어느 양태에서는, 컨트롤러는, 입출력 회로를 통해 외부로부터 커맨드, 제어 신호, 데이터, 주소 등의 입력 신호를 수취하고, 수취한 커맨드나 제어 신호 등의 입력 신호에 근거해, 내부 회로(120)의 동작을 제어하는 것이 가능하다. 또, 내부 회로(120)에서 처리된 데이터를 입출력 회로를 통해 외부로 출력하는 것이 가능하다. 컨트롤러는, 하드웨어 및/또는 소프트웨어를 이용해 구성되고, 예를 들면, 마이크로 컨트롤러, 프로그래머블 로직(programmable logic), 스테이트 머신(State Machine) 등일 수 있다.
다음으로, DPD 컨트롤러(110)의 상세에 대하여 설명한다. DPD 컨트롤러(110)는, 스탠바이 모드에서 DPD 모드로의 이행을 판정하는 기능을 갖추고, DPD 모드로 이행한다고 판정한 경우, 스탠바이 모드의 계속 시간에 따라, 특정 내부 회로에의 전력 공급을 차단하기 위한 복수의 DPD 인에이블 신호(DPDEN1, DPDEN2, DPDENx)를 생성한다.
도 3의 (B)는, DPD 컨트롤러(110)에 포함되는 DPD 판정부의 기능적인 구성을 도시한 도면이다. DPD 판정부(160)는, 계측부(162), 이행 시간 검출부(164), 및 DPD 신호 생성부(166)를 포함한다. DPD 판정부(160)는, 하드웨어 및/또는 소프트웨어를 이용해 실시된다.
계측부(162)는, 스탠바이 모드에 돌입한 시점으로부터의 시간을 계측한다. 스탠바이 모드에 돌입한 시점은, DPD 컨트롤러(110)가 스탠바이 모드일 때 기동되는 것이라면, DPD 컨트롤러(110)가 동작을 개시하는 시각일 수 있고, 혹은, DPD 컨트롤러(110)가 다른 컨트롤러로부터 스탠바이 모드가 통지된다면, 그 스탠바이 모드를 나타내는 신호에 의해 특정되는 시각일 수 있다. 계측부(162)는, 특별히 그 구성이 한정되지 않지만, 예를 들면, 클록 신호를 카운트 하는 카운터를 포함할 수 있다.
이행 시간 검출부(164)는, 계측부(162)에서 계측된 시간을 감시해, DPD 모드로 이행할 시간을 검출한다. 구체적으로는, 계측 시간이 미리 정해진 시간(Ta)에 일치했을 때, 제1 DPD 모드로 이행한다고 판정하고, 계측 시간이 미리 정해진 시간(Tb)에 일치했을 때, 제2 DPD 모드로 이행한다고 판정하고, 계측 시간이 미리 정해진 시간(Tc)에 일치했을 때, 제3 DPD 모드로 이행한다고 판정한다.
DPD 신호 생성부(166)는, 이행 시간 검출부(164)의 검출 결과에 응답하여 복수의 DPD 인에이블 신호(DPDEN1, DPDEN2, DPDENx)를 생성한다. 상기의 예로 설명하면, 제1 DPD 모드로의 이행 시간이 검출되면, H 레벨로 천이된 DPD 인에이블 신호(DPDENx)가 생성되고, 제2 DPD 모드로의 이행 시간이 검출되면, H 레벨로 천이된 DPD 인에이블 신호(DPDEN2)가 생성되고, 제3 DPD 모드로의 이행 시간이 검출되면, H 레벨로 천이된 DPD 인에이블 신호(DPDEN1)가 생성된다. 이와 같이 해서, 스탠바이 모드로의 돌입으로부터의 경과 시간에 따라서, 단계적으로 DPD 인에이블 신호(DPDEN1, DPDEN2, DPDENx)가 생성되고, 이에 따라, 내부 회로(x), 내부 회로(2), 내부 회로(1)에의 전력 공급이 단계적으로 차단된다.
덧붙여, 상기 설명에서는, 3개의 내부 회로(1, 2, x)에 공급되는 3개의 DPD 인에이블 신호(DPDEN1, DPDEN2, DPDENx)를 예시했지만, 이는 일례이며, DPD 인에이블 신호의 수나 DPD 인에이블 신호에 의해 전력 공급이 차단되는 내부 회로의 수는 자유롭게 설정하는 것이 가능하다.
다음으로, 본 실시예의 반도체 장치의 구체적인 구성에 대해 설명한다. 도 4는, 스탠바이 모드에서 동작하는 DPD 대응의 내부 전압 생성 회로의 구성을 도시한 도면이다. 동 도면에 도시한 내부 전압 생성 회로(200-1)는, 도 3의 (A)와의 대응 관계로 설명하면, 내부 회로(1)에 내부 전압(VDD1)을 공급하는 회로이며, 또한, DPD 컨트롤러(110)에 의한 DPD 판정 기능을 갖춘 회로이다. 따라서, 도 3의 (A)의 다른 내부 회로(2), 내부 회로(x)를 위한 유사한 기능을 갖춘 내부 전압 생성 회로(200-2, 200-x)가 필요하게 되지만, 이들 회로(200-2, 200-x)는, 도 4에 도시한 내부 전압 생성 회로(200-1)와 유사한 구성을 가지기 때문에 여기에서는 생략한다.
도 4에 도시한 것처럼, DPD 대응의 내부 전압 생성 회로(200-1)는, 외부 전원 전압(VCC)(예를 들면, 3.3 V)으로부터 내부 전압(VDD1)(예를 들면, 2.4 V)을 생성하는 회로이며, 동 도면에 도시한 것처럼, 2개의 비교기(CMP1, CMP2), 논리(210), PMOS 트랜지스터(Q), 저항 레이더(LAD), 카운터(220), 및 논리(230)를 포함해 구성된다. 여기에는 도시하지 않은 다른 내부 전압 생성 회로(200-2, 200-x)도 유사하게 구성된다.
외부 전원 전압(VCC)과 GND와의 사이의 전류 경로에는, PMOS 트랜지스터(P1)와, 복수의 직렬 저항을 포함한 저항 레이더(LAD)가 직렬로 접속된다. 트랜지스터(P1)의 게이트에는, 논리(210)로부터 출력되는 전환 제어 신호(VDDEN)가 인가되고, 전환 제어 신호(VDDEN)가 L 레벨일 때, 트랜지스터(P1)가 도통해, 외부 전원 전압(VCC)으로부터 전력이 공급된다. 트랜지스터(P1)와 저항 레이더(LAD)와의 사이에는, 전압 공급 노드(INTVDD1)가 접속되고, 전압 공급 노드(INTVDD1)로부터 내부 전압(VDD1)이 공급된다. 전압 공급 노드(INTVDD1)에는, 1개 또는 복수의 부하 회로가 접속된다. 다른 내부 전압 생성 회로(200-2, 200-x)에서는, 전압 공급 노드(INTVDD2, INTVDDx)로부터 내부 전압(VDD2, VDDx)이 공급되고, 전압 공급 노드(INTVDD2, INTVDDx)에는, 1개 또는 복수의 부하 회로가 접속된다.
저항 레이더(LAD)는, 전압 공급 노드(INTVDD1)와 GND와의 사이에 접속된다. 저항 레이더(LAD)의 저항 분할된 제1 선택된 탭 위치에서 제1 전압(DIVA)이 생성되고, 제2 선택된 탭 위치에서 제2 전압(DIVB)이 생성된다. 제1 전압(DIVA)은, 제2 전압(DIVB) 보다 크다(DIVA＞DIVB).
비교기(CMP1)는, 비(非)반전 입력단자(-)에 기준 전압(VREF)을 입력하고, 반전 입력단자(+)에 제1 전압(DIVA)을 입력해, 비교 결과를 나타내는 H 또는 L 레벨의 출력을 논리(210)에 제공한다. 또 하나의 비교기(CMP2)는, 비반전 입력단자(-)에 기준 전압(VREF)을 입력하고, 반전 입력단자(+)에 제2 전압(DIVB)을 입력해, 비교 결과를 나타내는 H 또는 L 레벨의 출력을 논리(210)에 제공한다.
논리(210)는, 비교기(CMP1 및 CMP2)의 비교 결과에 근거해, 전환 제어 신호(VDDEN)를 생성한다. 어느 양태에서는, 논리(210)는, 스탠바이 모드에 돌입하는 시점에서, 전환 제어 신호(VDDEN)를 H 레벨로 천이해, 트랜지스터(P1)를 비도통으로 한다. 외부 전원 전압(VCC)의 공급이 정지된 것으로, 전압 공급 노드(INTVDD1)의 전압이 저항 레이더(LAD)를 통해 GND로 방전된다. 이때의 전압 공급 노드(INTVDD1)의 전압은, 저항 레이더(LAD)의 저항과, 전압 공급 노드(INTVDD1)에 접속된 부하 용량과의 RC 시정수에 따라서 변화한다. 제1 전압(DIVA)＞제2 전압(DIVB)의 관계가 있으므로, 비교기(CMP1)의 비교 결과가 H 레벨에서 L 레벨로 천이한 후, 비교기(CMP2)의 비교 결과가 H 레벨에서 L 레벨로 천이한다.
논리(210)는, 비교기(CMP1, CMP2)의 비교 결과가 모두 L 레벨이 되면, 전환 제어 신호(VDDEN)를 H 레벨에서 L 레벨로 천이해, 트랜지스터(P1)를 도통시킨다. 이에 따라, 외부 전원 전압(VCC)으로부터 전력이 공급되어, 제1 전압(DIVA) 및 제2 전압(DIVB)이 상승해, 비교기(CMP1, CMP2)의 비교 결과가 모두 H 레벨이 되고, 논리(210)는, 이에 응답해 전환 제어 신호(VDDEN)를 L 레벨에서 H 레벨로 천이해, 트랜지스터(P1)를 비도통으로 한다.
제1 전압(DIVA) 및 제2 전압(DIVB)이 기준 전압(VREF) 보다 작아질 때까지의 시간, 즉, 비교기(CMP1, CMP2)의 비교 결과가 모두 L 레벨이 될 때까지의 시간은, RC 시정수에 의해 결정된다.
논리(210)는, 게다가, 비교기(CMP1, CMP2)의 비교 결과에 근거해 클록 신호(DPDCLK)를 생성하고, 이를 카운터(220)에 제공한다. 구체적으로는, 제1 전압(DIVA) 및 제2 전압(DIVB)이 모두 기준 전압(VREF) 보다 작아진 것이 검출되면, 이에 응답하여 일정한 펄스 폭을 가지는 클록 신호(DPDCLK)가 생성된다. 예를 들면, 클록 신호(DPDCLK)는, 전환 제어 신호(VDDEN)와 동기하는 클록 신호일 수 있다.
카운터(220)는, 클록 신호(DPDCLK)의 클록을 카운트하고, 그 카운트 결과를 논리(230)에 제공한다. 카운터(220)는, DPD 모드가 해제되었을 때, 리셋 신호에 의해 리셋된다.
논리(230)는, 카운터(220)의 카운트값을 수취하고, 카운트값이 미리 정해진 횟수(N1)에 도달했는지 여부를 검출하고, 도달한 경우에는, 전력 공급을 차단하기 위한 DPD 인에이블 신호(DPDEN1)를 생성한다(예를 들면, H 레벨이 인에이블(enable) 상태를 나타내고, L 레벨이 디스에이블(disable) 상태를 나타낸다). 여기서 유의해야 할 것은, 다른 내부 전압 생성 회로(200-2, 200-x)가 DPD 인에이블 신호(DPDEN2, DPDENx)를 생성하는 시간은, DPD 인에이블 신호(DPDEN1)와 상이한 점이다. 내부 전압 생성 회로(200-2)의 논리(230)는, 카운트값이 미리 정해진 횟수(N2)에 도달했는지 여부를 검출하고(N2＜N1), 내부 전압 생성 회로(200-x)의 논리(230)는, 카운트값이 미리 정해진 횟수(N3)에 도달했는지 여부를 검출하고(N3＜N2), 횟수(N2, N3)가 검출되었을 때, DPD 인에이블 신호(DPDEN2, DPDENx)가 생성된다.
논리(230)에서 생성된 DPD 인에이블 신호(DPDEN1)는, 논리(210)에 피드백되고, 논리(210)는, H 레벨의 DPD 인에이블 신호(DPDEN1)를 수취하면, 강제적으로 트랜지스터(P1)를 비도통으로 해서, 외부 전원 전압(VCC)으로부터의 전력을 차단한다. 이에 따라, 내부 회로(1)의 동작이 정지된다. 다른 내부 전압 생성 회로(200-2, 200-x)에 대해서도 마찬가지이다. 또, 논리(230)는, 리셋 신호에 응답하여 DPD 인에이블 신호(DPDEN1)를 디스에이블(disable)로 할 수 있다.
다음으로, 반도체 장치(100)의 동작을 도 5의 동작 파형을 참조해 설명한다. 시각(t1)에서 반도체 장치(100)가 액티브 모드에서 스탠바이 모드로 이행했다고 가정한다. 논리(210)는, 스탠바이 모드에 응답하여 비교기(CMP1, CMP2)의 비교 결과와는 관계없이 전환 제어 신호(VDDEN)를 H 레벨로 천이시켜, 트랜지스터(P1)를 비도통으로 한다. 이에 따라, 외부 전원 전압(VCC)의 전력 공급이 차단되어, 전압 공급 노드(INTVDD1)의 전압이 서서히 작아진다. 다른 내부 전압 생성 회로(200-2, 200-x)도 유사하게 동작하여, 전압 공급 노드(INTVDD2, INTVDDx)의 전압이 서서히 작아진다.
시각(t2)에서, 제1 전압(DIVA) 및 제2 전압(DIVB)이 기준 전압(VREF) 보다 작아지면, 논리(210)는, 전환 제어 신호(VDDEN)를 L 레벨로 천이시켜, 트랜지스터(P1)를 도통한다. 이에 따라, 외부 전원 전압(VCC)으로부터 전력이 공급되고, 전압 공급 노드(INTVDD1)의 전압이 상승한다. 제1 전압(DIVA) 및 제2 전압(DIVB)이 기준 전압(VREF) 보다 커지면, 논리(210)는, 전환 제어 신호(VDDEN)를 H 레벨로 천이해, 트랜지스터(P1)를 비도통으로 한다. 논리(210)는, 전환 제어 신호(VDDEN)를 반전한 클록 신호(DPDCLK)를 생성하고, 이 클록이 카운터(220)에 의해서 카운트 된다.
이후, 유사한 동작이 반복되어, 카운터(220)에 의한 클록 신호(DPDCLK)의 클록의 카운트 수가 미리 정해진 횟수(N1)에 일치한 것이 논리(230)에 의해 검출되면, 전력 공급을 차단하기 위한 DPD 인에이블 신호(DPDEN1)가 생성되고, 전압 공급 노드(INTVDD1)의 전압이 강하하여, 내부 회로(1)의 동작이 정지된다. 여기에서는, N1＞N2＞Nx의 관계가 있기 때문에, 최초에 DPD 인에이블 신호(DPDENx)가 생성되고, 다음에 DPD 인에이블 신호(DPDEN2)가 생성되고, 마지막에 DPD 인에이블 신호(DPDEN1)가 생성된다.
이와 같이, 본 실시예에 의하면, DPD 모드로 이행시키기 위한 커맨드를 외부로부터 입력하지 않고, 스탠바이 모드에서 DPD 모드로 자동적으로 이행시킬 수 있다. 그러므로, DPD 모드로 이행시키기 위한 커맨드를 지원하지 않는 반도체 장치여도 DPD 모드를 이용하는 것이 가능해지고, 또, 유저 편리성이 향상된다. 게다가, 스탠바이 모드의 계속 시간에 따라 복수의 DPD 인에이블 신호를 생성하도록 했으므로, DPD 모드에서 내부 회로의 동작을 단계적으로 정지시킬 수 있다. 이에 따라, 스탠바이 모드에서의 우선 순위가 높은 회로의 동작을 유지하면서, 스탠바이 모드 또는 DPD 모드의 소비 전력을 효과적으로 삭감할 수 있다.
상기 실시예에서는, 내부 전압 생성 회로(200-1, 200-2, 200-x)가 각각 DPD 인에이블 신호(DPDEN1, DPDEN2, DPDENx)를 생성하는 예를 나타냈지만, 이에 한정되지 않고, 1개의 내부 전압 생성 회로(200-1)가 DPD 인에이블 신호(DPDEN1, DPDEN2, DPDENx)를 생성하도록 해도 무방하다. 이 경우, 도 6에 도시한 것처럼, 내부 전압 생성 회로(200-1)의 전압 공급 노드(INTVDD1)는, 트랜지스터(P2, Px)를 통해 내부 회로(2), 내부 회로(x)에 접속되고, 내부 회로(1, 2, x)에는, 내부 전압(VDD1)이 각각 공급되도록 구성된다.
논리(230)는, 카운터(220)의 카운트값이 횟수(Nx)에 도달하면, 최초에 H 레벨로 천이한 DPD 인에이블 신호(DPDENx)를 트랜지스터(Px)에 공급해, 내부 회로(x)로의 내부 전압(VDD1)의 공급을 차단하고, 다음으로, 카운트값이 N2에 도달하면, H 레벨로 천이한 DPD 인에이블 신호(DPDEN2)를 트랜지스터(P2)에 공급해, 내부 회로(2)로의 내부 전압(VDD2)의 공급을 차단하고, 그 다음으로, 카운트값이 N1에 도달하면, H 레벨로 천이한 DPD 인에이블 신호(DPDEN1)를 트랜지스터(P1)에 생성해, 외부 전원 전압(VCC)으로부터 전압 공급 노드(INTVDD1)로의 전력 공급을 차단한다.
다음으로, 본 발명의 제2 실시예에 대해 설명한다. 도 7은, 본 발명의 제2 실시예에 따른 반도체 장치(100A)의 구성을 도시한 도면이며, 도 3의 (A)와 동일 구성에 대해서는 동일 참조 번호를 붙인다. 제2 실시예에서는, DPD 컨트롤러(110)로부터의 스탠바이 신호(STBY)에 응답하여, 스탠바이 모드에서 동작 가능한 스탠바이 회로(130)를 갖춘다. 스탠바이 회로(130)는, 스탠바이 모드에서 요구되는 소비 전력으로 동작하지만, 다른 내부 회로(1, 2, x)와 달리, DPD 모드로 이행하지 않는다. 즉, 스탠바이 회로(130)에의 외부 전원 전압(VCC)은 차단되지 않는다. 스탠바이 회로(130)는, 예를 들면, 액티브 모드일 때 필요하게 되는 회로 파라미터나 유저 정보 등을 보관유지(保持)하는 휘발성 레지스터 등을 포함하고, DPD 모드 시에 데이터가 소실되는 것을 방지해, DPD 모드로부터 액티브 모드로의 신속한 복구를 가능하게 한다.
상기 실시예에서는, 내부 전압 생성 회로는, 외부 전원 전압(VCC)으로부터 내부 전압(VDD)을 생성하는 예를 나타냈지만, 이는 일례이며, 이러한 양태로 한정되는 것은 아니다. 즉, 본 실시예의 내부 전압 생성 회로는, 제1 내부 전압(VDD1)으로부터 제2 내부 전압(VDD2)을 생성하는 것이어도 무방하다.
다음으로, 본 실시예의 자동(auto) DPD 모드를 탑재한 NAND형 플래쉬 메모리의 일례를 도 8에 도시한다. 플래쉬 메모리(300)는, 복수의 메모리 셀이 행렬상으로 배열된 메모리 셀 어레이(310)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(320)와, 입출력 버퍼(320)로부터 주소 데이터를 수취하는 주소 레지스터(330)와, 입출력 버퍼(320)로부터 커맨드 데이터 등을 받아, 각 부를 제어하는 컨트롤러(340)와, 주소 레지스터(330)로부터 행 주소 정보(Ax)를 수취해, 행 주소 정보(Ax)를 디코드하고, 디코드 결과에 근거해 블록의 선택 및 워드선(word line)의 선택 등을 실시하는 워드선 선택 회로(350)와, 워드선 선택 회로(350)에 의해 선택된 페이지로부터 독출된 데이터를 보관유지하거나, 선택된 페이지에 프로그램 해야 할 입력 데이터를 보관유지하는 페이지 버퍼/센스 회로(360)와, 주소 레지스터(330)로부터 열 주소 정보(Ay)를 수취해, 열 주소 정보(Ay)를 디코드하고, 상기 디코드 결과에 근거해 페이지 버퍼/센스 회로(360) 내의 열 주소의 데이터를 선택하는 열 선택 회로(370)와, 데이터의 독출, 프로그램 및 소거 등을 위해서 필요한 다양한 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(380)를 포함하여 구성된다.
어느 실시형태에서는, 플래쉬 메모리(300)는, 내부의 동작 상태(프로그램, 소거, 독출 등)를 알리기 위한 비지(Busy) 신호/레디(Ready) 신호를 외부 단자로부터 출력할 수 있다. 컨트롤러(340)는, 비지(Busy) 신호/레디(Ready) 신호의 출력에 응답하여 스탠바이 모드가 되고, 상기 실시예에서 설명한 것처럼, 스탠바이 모드에 돌입한 시점으로부터의 시간을 계측하고, 계측 시간이 일정 시간에 도달했을 때, DPD 인에이블 신호(DPDEN)를 생성하고, 이를 내부의 주변 회로에 공급한다. DPD 인에이블 신호(DPDEN)를 수취한 주변 회로는, 전력 공급이 차단된다.
또, 다른 실시형태에서는, 내부 전압 발생 회로(380)는, 도 4 또는 도 6에 도시한 내부 전압 발생 회로(200-1)를 포함하고, 비지(Busy) 신호/레디(Ready) 신호에 응답해, 스탠바이 모드에 돌입한 시점으로부터의 시간을 계측하고, 계측 시간이 일정 시간에 도달했을 때, DPD 인에이블 신호(DPDEN)를 생성하고, 이를 내부의 주변 회로에 공급한다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되지 않으며, 특허 청구 범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
10: 내부 전압 생성 회로
100: 반도체 장치
110: DPD 컨트롤러
120, 130, 140: 내부 회로
150: 컨트롤러
160: DPD 판정부
162: 계측부
164: 이행 시간 검출부
166: DPD 신호 생성부
200-1: 내부 전압 생성 회로
210: 논리
220: 카운터
230: 논리
CMP, CMP1, CMP2: 비교기
LAD: 저항 레이더

Claims (13)

  1. 외부로부터의 입력 신호에 응답해 동작 가능한 반도체 집적회로와,
    반도체 장치가 스탠바이 모드에 돌입한 시점으로부터의 시간을 계측하는 계측 수단과,
    상기 계측 수단에 의해 계측된 계측 시간의 경과에 응답하여, 상기 스탠바이 모드의 소비 전력을 더 저감시키기 위한 복수의 파워다운 인에이블 신호를 생성하는 생성 수단
    을 가지는 반도체 장치.
  2. 제1항에 있어서,
    상기 생성 수단은, 적어도 제1 및 제2 파워다운 인에이블 신호를 생성하고,
    상기 제1 파워다운 인에이블 신호는,
    상기 계측 시간이 제1 정해진 시간에 도달했을 때에 생성되고,
    상기 제2 파워다운 인에이블 신호는,
    상기 계측 시간이 제1 정해진 시간 보다 긴 제2 정해진 시간에 도달했을 때에 생성되는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 파워다운 인에이블 신호는,
    상기 반도체 집적회로의 제1 내부 회로에 제공되고,
    상기 제2 파워다운 인에이블 신호는,
    상기 반도체 집적회로의 제2 내부 회로에 제공되고,
    상기 제1 및 제2 내부 회로에의 전력 공급은,
    상기 제1 및 제2 파워다운 인에이블 신호에 응답하여 차단되는, 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 집적회로는,
    제1 공급 전압에 근거해 제2 공급 전압을 생성하는 전압 생성 회로
    를 포함하고,
    상기 전압 생성 회로는,
    상기 계측 수단 및 상기 생성 수단을 포함하고,
    상기 전압 생성 회로는,
    복수의 파워다운 인에이블 신호를 생성하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 전압 생성 회로는,
    복수의 전압 생성 회로
    를 포함하고,
    복수의 전압 생성 회로가 복수의 파워다운 인에이블 신호를 생성하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 집적회로는,
    복수의 파워다운 인에이블 신호에 응답해 전력 공급이 차단되는 내부 회로와,
    스탠바이 모드 시에 동작하고, 상기 파워다운 인에이블 신호에 의해 전력 공급이 차단되지 않는 스탠바이용 내부 회로
    를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 스탠바이용 내부 회로는,
    휘발성 기억 회로
    를 포함하는 반도체 장치.
  8. 제4항에 있어서,
    상기 전압 생성 회로는,
    제1 공급 전압을 공급하는 제1 노드와,
    제2 공급 전압을 부하에 공급하는 제2 노드와,
    상기 제1 노드와 상기 제2 노드와의 사이에 접속되고, 제어 신호에 응답해 상기 제1 노드와 상기 제2 노드의 접속 또는 비접속을 실시하는 접속 회로와,
    상기 제2 노드와 기준 전위와의 사이에 접속된 저항 레이더와,
    상기 제1 노드와 상기 제2 노드가 비접속일 때, 상기 제2 노드와 상기 기준 전위와의 사이에 생성되는 RC 시정수에 근거해 펄스 신호를 생성하는 펄스 생성 회로와,
    상기 펄스 신호에 근거해 상기 제어 신호를 생성하는 논리 회로와,
    상기 펄스 신호에 근거해 생성된 클록을 계수하는 카운터와,
    상기 카운터의 카운트값에 근거해 상기 파워다운 인에이블 신호를 생성하는 생성 회로
    를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 생성 회로는,
    상기 카운터의 카운트값에 근거해 복수의 파워다운 인에이블 신호를 생성하는, 반도체 장치.
  10. 제8항에 있어서,
    상기 펄스 생성 회로는,
    상기 저항 레이더에서 생성되는 제1 전압과 기준 전압을 비교하는 제1 비교기와,
    상기 저항 레이더에서 생성되는 상기 제1 전압 보다 작은 제2 전압과 기준 전압을 비교하는 제2 비교기
    를 포함하고,
    제1 및 제2 비교기의 비교 결과에 근거해 상기 펄스 신호를 생성하는, 반도체 장치.
  11. 제8항에 있어서,
    상기 접속 회로는,
    상기 제어 신호가 게이트에 인가되는 PMOS 트랜지스터
    를 포함하고,
    상기 논리 회로는,
    상기 RC 시정수로 규정되는 시간이 경과했을 때, 상기 제어 신호를 L 레벨로 천이시키는, 반도체 장치.
  12. 제8항에 있어서,
    상기 논리 회로는,
    상기 생성 회로에서 생성된 파워다운 인에이블 신호를 피드백 입력하고,
    상기 파워다운 인에이블 신호에 응답해 상기 접속 회로를 비접속으로 하는, 반도체 장치.
  13. 제1항에 있어서,
    상기 반도체 집적회로는, 플래쉬 메모리에 관한 회로를 포함하고,
    상기 스탠바이 모드는, 플래쉬 메모리의 비지(Busy) 신호 또는 레디(Ready) 신호에 응답하여 이행하는, 반도체 장치.
KR1020210009415A 2020-02-18 2021-01-22 반도체 장치 KR102444405B1 (ko)

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