JPH08153061A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
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- JPH08153061A JPH08153061A JP29441094A JP29441094A JPH08153061A JP H08153061 A JPH08153061 A JP H08153061A JP 29441094 A JP29441094 A JP 29441094A JP 29441094 A JP29441094 A JP 29441094A JP H08153061 A JPH08153061 A JP H08153061A
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Abstract
(57)【要約】
【目的】ＤＭＡ制御装置における非同期処理を実現する
とともに、データ転送性能を向上させる。 【構成】外部バス１０６、内部バス１０７および１０８
に対応して、ビットストリング処理用レジスタ群（汎用
レジスタ）２および演算処理回路３を含むＣＰＵ部１
と、ビットストリング制御回路５、処理選択用レジスタ
１０およびＤＭＡ制御回路１１を含むＤＭＡ制御部４
と、バスインタフェース／バスアービタ１６とを備えて
構成されており、前記ビットストリング制御回路５は、
演算選択レジスタ６、ビット長設定レジスタ７、転送元
ビットオフセットレジスタ８および転送先ビットオフセ
ットレジスタ９により形成され、ＤＭＡ制御回路１１
は、転送元アドレスレジスタ１２、転送先アドレスレジ
スタ１３、カウントレジスタ１４およびモードレジスタ
１５により形成されている。
とともに、データ転送性能を向上させる。 【構成】外部バス１０６、内部バス１０７および１０８
に対応して、ビットストリング処理用レジスタ群（汎用
レジスタ）２および演算処理回路３を含むＣＰＵ部１
と、ビットストリング制御回路５、処理選択用レジスタ
１０およびＤＭＡ制御回路１１を含むＤＭＡ制御部４
と、バスインタフェース／バスアービタ１６とを備えて
構成されており、前記ビットストリング制御回路５は、
演算選択レジスタ６、ビット長設定レジスタ７、転送元
ビットオフセットレジスタ８および転送先ビットオフセ
ットレジスタ９により形成され、ＤＭＡ制御回路１１
は、転送元アドレスレジスタ１２、転送先アドレスレジ
スタ１３、カウントレジスタ１４およびモードレジスタ
１５により形成されている。
Description
【０００１】
【産業上の利用分野】本発明はＤＭＡ制御装置に関し、
特に情報処理システムにおいて、ビットストリング転送
機能を備え、メモリ装置相互間のデータ転送制御用とし
て利用されるＤＭＡ制御装置に関する。
特に情報処理システムにおいて、ビットストリング転送
機能を備え、メモリ装置相互間のデータ転送制御用とし
て利用されるＤＭＡ制御装置に関する。
【０００２】
【従来の技術】従来の、この種のＤＭＡ制御装置は、一
例として図６に示されるように、外部バス１０６、内部
バス１０７および１０８に対応して、ビットストリング
処理用レジスタ群（汎用レジスタ）２および演算処理回
路３を含むＣＰＵ部１と、転送元アドレスレジスタ１
２、転送先アドレスレジスタ１３、カウントレジスタ１
４およびモードレジスタ１５を含むＤＭＡ制御回路１１
と、バスインタフェース／バスアービタ１６とを備えて
構成されている。
例として図６に示されるように、外部バス１０６、内部
バス１０７および１０８に対応して、ビットストリング
処理用レジスタ群（汎用レジスタ）２および演算処理回
路３を含むＣＰＵ部１と、転送元アドレスレジスタ１
２、転送先アドレスレジスタ１３、カウントレジスタ１
４およびモードレジスタ１５を含むＤＭＡ制御回路１１
と、バスインタフェース／バスアービタ１６とを備えて
構成されている。
【０００３】図６において、転送元アドレス、転送先ア
ドレズおよび転送バイト数（カウント数）は、予め、そ
れぞれＤＭＡ制御回路１１に含まれる転送元アドレスレ
ジスタ１２、転送先アドレスレジスタ１３およびカウン
トレジスタ１４の対応する各レジスタに設定されてお
り、外部装置からのＤＭＡ要求信号１０１により、図７
（ａ）に示されるデータ形式の転送元メモリデータ７０
１および転送先メモリデータ７０２により、メモリ装置
間におけるデータ転送が実行される。また、他方におい
て、メモリ装置間データ転送において、図７（ｂ）に示
されるように、任意のビット長の転送元メモリデータ７
０３を、特定アドレスの先頭ビットからのビットオフセ
ット７０４を指定して転送する場合には、転送先メモリ
データ７０５および転送元メモリデータ７０３により論
理演算を実行しないような場合を含めて、ＣＰＵ部１に
具備されるソフトウェアによる処理作用に依存するビッ
トストンリング転送機能を必らず用いることによりデー
ト転送が実行される。
ドレズおよび転送バイト数（カウント数）は、予め、そ
れぞれＤＭＡ制御回路１１に含まれる転送元アドレスレ
ジスタ１２、転送先アドレスレジスタ１３およびカウン
トレジスタ１４の対応する各レジスタに設定されてお
り、外部装置からのＤＭＡ要求信号１０１により、図７
（ａ）に示されるデータ形式の転送元メモリデータ７０
１および転送先メモリデータ７０２により、メモリ装置
間におけるデータ転送が実行される。また、他方におい
て、メモリ装置間データ転送において、図７（ｂ）に示
されるように、任意のビット長の転送元メモリデータ７
０３を、特定アドレスの先頭ビットからのビットオフセ
ット７０４を指定して転送する場合には、転送先メモリ
データ７０５および転送元メモリデータ７０３により論
理演算を実行しないような場合を含めて、ＣＰＵ部１に
具備されるソフトウェアによる処理作用に依存するビッ
トストンリング転送機能を必らず用いることによりデー
ト転送が実行される。
【０００４】
【発明が解決しようとする課題】上述した従来のＤＭＡ
制御装置においては、メモリ装置間においてビットスト
リング転送を実行する際には、ＣＰＵ部におけるソフト
ウェアによる処理作用に依存して行う以外に方法がな
く、従って、外部装置から入力されるＤＭＡ要求信号に
よる非同期要求に対しては、当該ビットストリング転送
に対応することができず、従って、データ転送運用時に
おいては、ビットストリング転送に対応するためには、
常時前記ＣＰＵ部のプログラム上において当該データ転
送動作の管理を行うことが必要になるという運用上の欠
点がある。
制御装置においては、メモリ装置間においてビットスト
リング転送を実行する際には、ＣＰＵ部におけるソフト
ウェアによる処理作用に依存して行う以外に方法がな
く、従って、外部装置から入力されるＤＭＡ要求信号に
よる非同期要求に対しては、当該ビットストリング転送
に対応することができず、従って、データ転送運用時に
おいては、ビットストリング転送に対応するためには、
常時前記ＣＰＵ部のプログラム上において当該データ転
送動作の管理を行うことが必要になるという運用上の欠
点がある。
【０００５】本発明は、上記の欠点を解決し、外部から
のＤＭＡ要求信号による非同期的なデータ転送要求に対
しても、プログラム運用管理を必要とすることなく、ビ
ットストリング転送機能の実行を可能とするＤＭＡ制御
装置を提供することにある。
のＤＭＡ要求信号による非同期的なデータ転送要求に対
しても、プログラム運用管理を必要とすることなく、ビ
ットストリング転送機能の実行を可能とするＤＭＡ制御
装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＤＭＡ制御装置
は、外部からＤＭＡ要求信号を入力し、他のＤＭＡチャ
ネルおよび他のＣＰＵ部等を含む他バスマスタとの間の
バス使用権の調停を行うバスインタフェース／アービタ
と、前記バスインタフェース／バスアービタから出力さ
れるＤＭＡ要求信号を入力して、指定された所定の方式
によりＤＭＡ転送を行うＤＭＡ制御部と、前記ＤＭＡ制
御部より出力される演算指示を介して、任意のビット長
のデータを、所定の命令によりメモリとメモリ間におい
てデータ転送を行うビットストリング機能を備えるＣＰ
Ｕ部と、を少なくとも備えて構成されることを特徴とし
ている。
は、外部からＤＭＡ要求信号を入力し、他のＤＭＡチャ
ネルおよび他のＣＰＵ部等を含む他バスマスタとの間の
バス使用権の調停を行うバスインタフェース／アービタ
と、前記バスインタフェース／バスアービタから出力さ
れるＤＭＡ要求信号を入力して、指定された所定の方式
によりＤＭＡ転送を行うＤＭＡ制御部と、前記ＤＭＡ制
御部より出力される演算指示を介して、任意のビット長
のデータを、所定の命令によりメモリとメモリ間におい
てデータ転送を行うビットストリング機能を備えるＣＰ
Ｕ部と、を少なくとも備えて構成されることを特徴とし
ている。
【０００７】なお、前記ＤＭＡ制御部内には、前記バス
インタフェース／バスアービタより出力されるＤＭＡ要
求信号を入力してＤＭＡ転送を行う際に、該当チャネル
のＤＭＡ転送データ長がバイト／ワード単位ではなく端
数ビットを生じる場合に、当該データを一旦前記ＤＭＡ
制御装置内に取り込み、前記端数ビットの転送を実施し
た後に、通常のＤＭＡ転送処理を実行するビットストリ
ング制御回路を併せて備えてもよく、或はまた、当該Ｄ
ＭＡ制御部内に、前記バスインタフェース／バスアービ
タより出力されるＤＭＡ要求信号を入力してＤＭＡ転送
を行う際に、該当チャネルのＤＭＡ転送データ長がバイ
ト／ワード単位ではなく端数ビットを生じる場合に、当
該データを一旦前記ＤＭＡ制御装置内に取り込み、前記
端数ビットの転送を実施した後に、通常のＤＭＡ転送処
理を実行するビットストリング制御回路を併せて備える
とともに、当該ビットストリング制御回路内に、転送元
データと転送先データとの間において論理演算処理を実
行する演算処理回路を少なくとも備えるようにしてもよ
い。
インタフェース／バスアービタより出力されるＤＭＡ要
求信号を入力してＤＭＡ転送を行う際に、該当チャネル
のＤＭＡ転送データ長がバイト／ワード単位ではなく端
数ビットを生じる場合に、当該データを一旦前記ＤＭＡ
制御装置内に取り込み、前記端数ビットの転送を実施し
た後に、通常のＤＭＡ転送処理を実行するビットストリ
ング制御回路を併せて備えてもよく、或はまた、当該Ｄ
ＭＡ制御部内に、前記バスインタフェース／バスアービ
タより出力されるＤＭＡ要求信号を入力してＤＭＡ転送
を行う際に、該当チャネルのＤＭＡ転送データ長がバイ
ト／ワード単位ではなく端数ビットを生じる場合に、当
該データを一旦前記ＤＭＡ制御装置内に取り込み、前記
端数ビットの転送を実施した後に、通常のＤＭＡ転送処
理を実行するビットストリング制御回路を併せて備える
とともに、当該ビットストリング制御回路内に、転送元
データと転送先データとの間において論理演算処理を実
行する演算処理回路を少なくとも備えるようにしてもよ
い。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、外部
バス１０６、内部バス１０７および１０８に対応して、
ビットストリング処理用レジスタ群（汎用レジスタ）２
および演算処理回路３を含むＣＰＵ部１と、ビットスト
リング制御回路５、処理選択用レジスタ１０およびＤＭ
Ａ制御回路１１を含むＤＭＡ制御部４と、バスインタフ
ェース／バスアービタ１６とを備えて構成されており、
なお且つ前記ビットストリング制御回路５は、演算選択
レジスタ６、ビット長設定レジスタ７、転送元ビットオ
フセットレジスタ８および転送先ビットオフセットレジ
スタ９により形成され、前ＤＭＡ制御回路１１は、転送
元アドレスレジスタ１２、転送先アドレスレジスタ１
３、カウントレジスタ１４およびモードレジスタ１５に
より形成されている。また、図２は、本実施例におい
て、外部からのＤＭＡ要求信号入力時における処理手順
を示すフローチャートである。以下、図１および図２を
参照して、本実施例の動作について説明する。
ク図である。図１に示されるように、本実施例は、外部
バス１０６、内部バス１０７および１０８に対応して、
ビットストリング処理用レジスタ群（汎用レジスタ）２
および演算処理回路３を含むＣＰＵ部１と、ビットスト
リング制御回路５、処理選択用レジスタ１０およびＤＭ
Ａ制御回路１１を含むＤＭＡ制御部４と、バスインタフ
ェース／バスアービタ１６とを備えて構成されており、
なお且つ前記ビットストリング制御回路５は、演算選択
レジスタ６、ビット長設定レジスタ７、転送元ビットオ
フセットレジスタ８および転送先ビットオフセットレジ
スタ９により形成され、前ＤＭＡ制御回路１１は、転送
元アドレスレジスタ１２、転送先アドレスレジスタ１
３、カウントレジスタ１４およびモードレジスタ１５に
より形成されている。また、図２は、本実施例におい
て、外部からのＤＭＡ要求信号入力時における処理手順
を示すフローチャートである。以下、図１および図２を
参照して、本実施例の動作について説明する。
【００１０】図１において、外部装置からＤＭＡ要求信
号１０１が入力されて、ＤＭＡ転送要求が発生した場合
に（ステップ２０１）、マイクロプロセッサ内のバスイ
ンタフェース／バスアービタ１６により他のＤＭＡチャ
ネルとの調停が行われて、当該チャネルが最高優先順位
のチャネルであるか否かの判定が行われて（ステップ２
０２）、最高優先順位のチャネルであると判定される場
合には、バスインタフェース／バスアービタ１６より、
ＣＰＵ部１に対してホールド要求信号１０３が出力さ
れ、このホールド要求信号１０３の入力に対応して、Ｃ
ＰＵ部１よりはアクノリッジ信号１０４が出力されて、
バスインタフェース／バスアービタ１６に返信される。
このアクノリッジ信号１０４がバスインタフェース／バ
スアービタ１６に返信されてくる時点において、バスイ
ンタフェース／バスアービタ１６よりは所定の制御信号
１０５が出力されて、ＤＭＡ制御回路１１に入力され
る。そして、この制御信号１０５によりＤＭＡ制御部４
における制御作用が開始される（ステップ２０３）。ま
た、前記ステップ２０２において、当該チャネルが最高
優先順位でない場合には、再度ステップ２０２に戻り、
判定処理が継続して行われる。
号１０１が入力されて、ＤＭＡ転送要求が発生した場合
に（ステップ２０１）、マイクロプロセッサ内のバスイ
ンタフェース／バスアービタ１６により他のＤＭＡチャ
ネルとの調停が行われて、当該チャネルが最高優先順位
のチャネルであるか否かの判定が行われて（ステップ２
０２）、最高優先順位のチャネルであると判定される場
合には、バスインタフェース／バスアービタ１６より、
ＣＰＵ部１に対してホールド要求信号１０３が出力さ
れ、このホールド要求信号１０３の入力に対応して、Ｃ
ＰＵ部１よりはアクノリッジ信号１０４が出力されて、
バスインタフェース／バスアービタ１６に返信される。
このアクノリッジ信号１０４がバスインタフェース／バ
スアービタ１６に返信されてくる時点において、バスイ
ンタフェース／バスアービタ１６よりは所定の制御信号
１０５が出力されて、ＤＭＡ制御回路１１に入力され
る。そして、この制御信号１０５によりＤＭＡ制御部４
における制御作用が開始される（ステップ２０３）。ま
た、前記ステップ２０２において、当該チャネルが最高
優先順位でない場合には、再度ステップ２０２に戻り、
判定処理が継続して行われる。
【００１１】前記ステップ２０３に次いで、ＤＭＡ制御
回路１１に含まれるモードレジスタ１５においては、デ
ータ転送の対象が、メモリ装置同士の間、またはメモリ
装置とＩ／Ｏ装置の間の何れに指定されているかが判定
される（ステップ２０４）。この場合に、メモリ同士間
のデータ転送であると予め指定されている場合には、対
応する処理ステップとして演算処理の有無が判定される
（ステップ２０５）。ステップ２０５において演算処理
が必要ないと判定される場合には、ビットオフセット付
きのデータ転送であるか否かが判定されて（ステップ２
０８）、ビットオフセットなし（演算なし）のデータ転
送であると設定されている場合には、速かにＤＭＡ制御
回路１１に処理が戻されて、ＤＭＡデータ転送が最優先
であるか否かが判定され（ステップ２１２）、次いで通
常のＤＭＡデータ転送が実行される（ステップ２１
３）。また、前記ステップ２０８においてビットオフセ
ット有り（演算なし）のデータ転送であると設定されて
いる場合には、転送元ビットオフセットレジスタ８の内
容を参照して、先頭データにおける１バイトからオフセ
ット分を素悪し引いたビットの転送処理が行われ（ステ
ップ２０９）、その後に処理がＤＭＡ制御回路１１に戻
されて、当該ＤＭＡ処理回路１１により、ビット長設定
レジスタ７に設定されている所定のデータ長から、オフ
セット分を除いたバイト／ワード数のデータがＤＭＡ転
送される（ステップ２１０）。その際、最後の１バイト
／ワード転送においては、転送開始時の場合と同様に不
要なビットは廃棄処理される（ステップ２１１）。
回路１１に含まれるモードレジスタ１５においては、デ
ータ転送の対象が、メモリ装置同士の間、またはメモリ
装置とＩ／Ｏ装置の間の何れに指定されているかが判定
される（ステップ２０４）。この場合に、メモリ同士間
のデータ転送であると予め指定されている場合には、対
応する処理ステップとして演算処理の有無が判定される
（ステップ２０５）。ステップ２０５において演算処理
が必要ないと判定される場合には、ビットオフセット付
きのデータ転送であるか否かが判定されて（ステップ２
０８）、ビットオフセットなし（演算なし）のデータ転
送であると設定されている場合には、速かにＤＭＡ制御
回路１１に処理が戻されて、ＤＭＡデータ転送が最優先
であるか否かが判定され（ステップ２１２）、次いで通
常のＤＭＡデータ転送が実行される（ステップ２１
３）。また、前記ステップ２０８においてビットオフセ
ット有り（演算なし）のデータ転送であると設定されて
いる場合には、転送元ビットオフセットレジスタ８の内
容を参照して、先頭データにおける１バイトからオフセ
ット分を素悪し引いたビットの転送処理が行われ（ステ
ップ２０９）、その後に処理がＤＭＡ制御回路１１に戻
されて、当該ＤＭＡ処理回路１１により、ビット長設定
レジスタ７に設定されている所定のデータ長から、オフ
セット分を除いたバイト／ワード数のデータがＤＭＡ転
送される（ステップ２１０）。その際、最後の１バイト
／ワード転送においては、転送開始時の場合と同様に不
要なビットは廃棄処理される（ステップ２１１）。
【００１２】また、前記ステップ２０５において演算処
理を必要とするものと判定される場合には、更に、処理
選択用レジスタ１０に保持されている処理内容が参照さ
れる。処理選択用レジスタ１０の構成は、図３（ａ）お
よび（ｂ）に示されるように、レジスタ構成３０１が、
各チャネル（本実施例においては４チャネルを想定して
いる）ごとにビット構成３０２により形成されており、
それぞれ３種類の処理内容が選択することができるよう
になっている。処理選択用レジスタ１０において、所定
の演算処理の実行が指定されている場合には、上記ビッ
トストリング転送処理に加えて、演算選択レジスタ６の
内容が参照され（ステップ２０６）、当該演算選択レジ
スタ６の指定により、ＣＰＵ部１に含まれる演算処理回
路３に対して論理演算の実行が指示される。これを受け
て、ＣＰＵ１に含まれている演算処理回路３において、
ビットストリング処理が実行される（ステップ２０
７）。なお、演算選択レジスタ１０の構成例が、図３
（ｂ）においてレジスタ構成３０３として示される。
理を必要とするものと判定される場合には、更に、処理
選択用レジスタ１０に保持されている処理内容が参照さ
れる。処理選択用レジスタ１０の構成は、図３（ａ）お
よび（ｂ）に示されるように、レジスタ構成３０１が、
各チャネル（本実施例においては４チャネルを想定して
いる）ごとにビット構成３０２により形成されており、
それぞれ３種類の処理内容が選択することができるよう
になっている。処理選択用レジスタ１０において、所定
の演算処理の実行が指定されている場合には、上記ビッ
トストリング転送処理に加えて、演算選択レジスタ６の
内容が参照され（ステップ２０６）、当該演算選択レジ
スタ６の指定により、ＣＰＵ部１に含まれる演算処理回
路３に対して論理演算の実行が指示される。これを受け
て、ＣＰＵ１に含まれている演算処理回路３において、
ビットストリング処理が実行される（ステップ２０
７）。なお、演算選択レジスタ１０の構成例が、図３
（ｂ）においてレジスタ構成３０３として示される。
【００１３】次に、本発明の第２の実施例について説明
する。図４は当該第２の実施例を示すブロック図であ
る。図４に示されるように、本実施例は、外部バス１０
６、内部バス１０７および１０８に対応して、ビットス
トリング処理用レジスタ群（汎用レジスタ）２および演
算処理回路３を含むＣＰＵ部１と、ビットストリング制
御回路５、処理選択用レジスタ１０およびＤＭＡ制御回
路１１を含むＤＭＡ制御部４と、バスインタフェース／
バスアービタ１６とを備えて構成されており、且つ前記
ビットストリング制御回路５は、演算選択レジスタ６、
ビット長設定レジスタ７、転送元ビットオフセットレジ
スタ８、転送先ビットオフセットレジスタ９および演算
処理回路１７により形成され、ＤＭＡ制御回路１１は、
第１の実施例の場合と同様に、転送元アドレスレジスタ
１２、転送先アドレスレジスタ１３、カウントレジスタ
１４およびモードレジスタ１５により形成されている。
また、図５は、本実施例において、外部からのＤＭＡ要
求信号入力時における処理手順を示すフローチャートで
ある。
する。図４は当該第２の実施例を示すブロック図であ
る。図４に示されるように、本実施例は、外部バス１０
６、内部バス１０７および１０８に対応して、ビットス
トリング処理用レジスタ群（汎用レジスタ）２および演
算処理回路３を含むＣＰＵ部１と、ビットストリング制
御回路５、処理選択用レジスタ１０およびＤＭＡ制御回
路１１を含むＤＭＡ制御部４と、バスインタフェース／
バスアービタ１６とを備えて構成されており、且つ前記
ビットストリング制御回路５は、演算選択レジスタ６、
ビット長設定レジスタ７、転送元ビットオフセットレジ
スタ８、転送先ビットオフセットレジスタ９および演算
処理回路１７により形成され、ＤＭＡ制御回路１１は、
第１の実施例の場合と同様に、転送元アドレスレジスタ
１２、転送先アドレスレジスタ１３、カウントレジスタ
１４およびモードレジスタ１５により形成されている。
また、図５は、本実施例において、外部からのＤＭＡ要
求信号入力時における処理手順を示すフローチャートで
ある。
【００１４】図４と図１との対比による明らかなよう
に、本実施例の第１の実施例との相違点は、本実施例に
おいては、ＤＭＡ制御部４に含まれるビットストリング
制御回路５に、新たに演算処理回路１７が付加されてい
ることである。この演算処理回路１７の付加により、前
述の第１の実施例においては、ＣＰＵ部１に含まれる演
算処理回路３において行われていた演算処理およびビッ
トストリング処理等の処理制御作用が、当該演算処理回
路１７のみにおいて実行される。このことにより、図５
のフローチャートにおいても、図２に示される第１の実
施例におけるフローチャートとの間に差異があり、図５
において、ステップ５０７においては、ステップ５０６
の処理手順を受けて、ＤＭＡ制御部４に含まれる演算処
理回路１７においてビットストリング処理が実行され
る。このステップ５０７以外の処理手順については、図
２の第１の実施例のフローチャートと同様であり、重複
するためにその説明は省略する。この第２の実施例にお
いては、ＣＰＵ１の内部におけるビットストリング機能
のサポートの有無に関係なく、当該ビットストリング機
能を実現することができるという利点がある。
に、本実施例の第１の実施例との相違点は、本実施例に
おいては、ＤＭＡ制御部４に含まれるビットストリング
制御回路５に、新たに演算処理回路１７が付加されてい
ることである。この演算処理回路１７の付加により、前
述の第１の実施例においては、ＣＰＵ部１に含まれる演
算処理回路３において行われていた演算処理およびビッ
トストリング処理等の処理制御作用が、当該演算処理回
路１７のみにおいて実行される。このことにより、図５
のフローチャートにおいても、図２に示される第１の実
施例におけるフローチャートとの間に差異があり、図５
において、ステップ５０７においては、ステップ５０６
の処理手順を受けて、ＤＭＡ制御部４に含まれる演算処
理回路１７においてビットストリング処理が実行され
る。このステップ５０７以外の処理手順については、図
２の第１の実施例のフローチャートと同様であり、重複
するためにその説明は省略する。この第２の実施例にお
いては、ＣＰＵ１の内部におけるビットストリング機能
のサポートの有無に関係なく、当該ビットストリング機
能を実現することができるという利点がある。
【００１５】
【発明の効果】以上説明したように、本発明は、情報処
理システムにおけるメモリ装置間のデータ転送制御する
ＤＭＡ制御装置に適用されて、従来は、ソフトウェアに
より実現されていたビットストリング転送機能を、当該
ソフトウェアの代りに前記ＤＭＡ制御装置に含まれる制
御部自体により実現することが可能となり、これによ
り、各種画像処理システムおよびデータ処理システム等
において、ハードウェアによる非同期処理を実現する
ことができるとともに、ＣＰＵ介入時間の削減によ
り、データ転送性能を向上させることができるという効
果がある。
理システムにおけるメモリ装置間のデータ転送制御する
ＤＭＡ制御装置に適用されて、従来は、ソフトウェアに
より実現されていたビットストリング転送機能を、当該
ソフトウェアの代りに前記ＤＭＡ制御装置に含まれる制
御部自体により実現することが可能となり、これによ
り、各種画像処理システムおよびデータ処理システム等
において、ハードウェアによる非同期処理を実現する
ことができるとともに、ＣＰＵ介入時間の削減によ
り、データ転送性能を向上させることができるという効
果がある。
【００１６】また、更に、第２の実施例においては、Ｃ
ＰＵ内のビットストリング機能のサポートの有無によら
ず、ビットストリング機能を実現することができるとい
う効果がある。
ＰＵ内のビットストリング機能のサポートの有無によら
ず、ビットストリング機能を実現することができるとい
う効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における処理手順のフローチャー
トを示す図である。
トを示す図である。
【図３】前記実施例に含まれる処理選択用レジスタおよ
び演算選択レジスタの構成を示す図である。
び演算選択レジスタの構成を示す図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】第２の実施例における処理手順のフローチャー
トを示す図である。
トを示す図である。
【図６】従来例を示すブロック図である。
【図７】転送データ形式を示す図である。
１ ＣＰＵ部 ２ ビットストリング処理用レジスタ群（汎用レジス
タ） ３、１７ 演算処理回路 ４ ＤＭＡ制御部 ５ ビットストリング制御回路 ６ 演算選択レジスタ ７ ビット長設定レジスタ ８ 転送元ビットオフセットレジスタ ９ 転送先ビットオフセットレジスタ １０ 処理選択用レジスタ １１ ＤＭＡ制御回路 １２ 転送元アドレスレジスタ １３ 転送先アドレスレジスタ １４ カウントレジスタ １５ モードレジスタ １６ バスインタフェース／バスアービタ １０１ ＤＭＡ要求信号 １０２ ＤＭＡ許可信号 １０３ ホールド要求信号 １０４ ホールド許可信号 １０５ ＤＭＡ許可信号 １０６ 外部バス １０７、１０８ 内部バス ２０１〜２１３、５０１〜５１３ ステップ ３０１、３０３ レジスタ構成 ３０２ ビット構成 ７０１、７０３、７０７ 転送元メモリデータ ７０２、７０５、７０９ 転送先メモリデータ ７０４、７０８ 転送元ビットオフセット ７０６、７１０ 転送先ビットオフセット
タ） ３、１７ 演算処理回路 ４ ＤＭＡ制御部 ５ ビットストリング制御回路 ６ 演算選択レジスタ ７ ビット長設定レジスタ ８ 転送元ビットオフセットレジスタ ９ 転送先ビットオフセットレジスタ １０ 処理選択用レジスタ １１ ＤＭＡ制御回路 １２ 転送元アドレスレジスタ １３ 転送先アドレスレジスタ １４ カウントレジスタ １５ モードレジスタ １６ バスインタフェース／バスアービタ １０１ ＤＭＡ要求信号 １０２ ＤＭＡ許可信号 １０３ ホールド要求信号 １０４ ホールド許可信号 １０５ ＤＭＡ許可信号 １０６ 外部バス １０７、１０８ 内部バス ２０１〜２１３、５０１〜５１３ ステップ ３０１、３０３ レジスタ構成 ３０２ ビット構成 ７０１、７０３、７０７ 転送元メモリデータ ７０２、７０５、７０９ 転送先メモリデータ ７０４、７０８ 転送元ビットオフセット ７０６、７１０ 転送先ビットオフセット
Claims (3)
- 【請求項１】 外部からＤＭＡ要求信号を入力し、他の
ＤＭＡチャネルおよび他のＣＰＵ部等を含む他バスマス
タとの間のバス使用権の調停を行うバスインタフェース
／アービタと、 前記バスインタフェース／バスアービタから出力される
ＤＭＡ要求信号を入力して、指定された所定の方式によ
りＤＭＡ転送を行うＤＭＡ制御部と、 前記ＤＭＡ制御部より出力される演算指示を介して、任
意のビット長のデータを、所定の命令によりメモリとメ
モリ間においてデータ転送を行うビットストリング機能
を備えるＣＰＵ部と、 を少なくとも備えて構成されることを特徴とするＤＭＡ
制御装置。 - 【請求項２】 前記ＤＭＡ制御部が、 前記バスインタフェース／バスアービタより出力される
ＤＭＡ要求信号を入力してＤＭＡ転送を行う際に、該当
チャネルのＤＭＡ転送データ長がバイト／ワード単位で
はなく端数ビットを生じる場合に、当該データを一旦前
記ＤＭＡ制御装置内に取り込み、前記端数ビットの転送
を実施した後に、通常のＤＭＡ転送処理を実行するビッ
トストリング制御回路を併せて備えることを特徴とする
請求項１記載のＤＭＡ制御装置。 - 【請求項３】 前記ＤＭＡ制御部が、 前記バスインタフェース／バスアービタより出力される
ＤＭＡ要求信号を入力してＤＭＡ転送を行う際に、該当
チャネルのＤＭＡ転送データ長がバイト／ワード単位で
はなく端数ビットを生じる場合に、当該データを一旦前
記ＤＭＡ制御装置内に取り込み、前記端数ビットの転送
を実施した後に、通常のＤＭＡ転送処理を実行するビッ
トストリング制御回路を併せて備えるとともに、 当該ビットストリング制御回路内に、転送元データと転
送先データとの間において論理演算処理を実行する演算
処理回路を少なくとも備えることを特徴とする請求項１
記載のＤＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29441094A JP2710219B2 (ja) | 1994-11-29 | 1994-11-29 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29441094A JP2710219B2 (ja) | 1994-11-29 | 1994-11-29 | Ｄｍａ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153061A true JPH08153061A (ja) | 1996-06-11 |
| JP2710219B2 JP2710219B2 (ja) | 1998-02-10 |
Family
ID=17807394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29441094A Expired - Lifetime JP2710219B2 (ja) | 1994-11-29 | 1994-11-29 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710219B2 (ja) |
-
1994
- 1994-11-29 JP JP29441094A patent/JP2710219B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710219B2 (ja) | 1998-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970924 |