JP2000259491A - メモリ初期化外部回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数のメモリバンク部を有するメモリ装置の
初期化に要する時間を大幅に短縮することのできるメモ
リ初期化外部回路を提供することを目的とする。 【解決手段】 メモリ初期化要求信号１２を発信し、メ
モリ初期化要求信号１２の発信停止時にメモリ初期化完
了信号１９を発信するメモリ初期化要求発生回路７と、
メモリ初期化用制御信号及び要求信号１３、１６、１８
を発信するタイミング生成回路１０と、要求信号１３に
基づき生成アドレスを発信しかつメモリ初期化完了信号
１９を発信するメモリ初期化アドレス生成回路８と、生
成アドレスを複数に分割し分割完了後にアドレス送出準
備完了信号１７を発信し、要求信号１６に基づき時分割
した複数のアドレスを発信するアドレス選択回路９と、
要求信号１８に基づきメモリ初期化データを発信するメ
モリ初期化データ生成回路１１とを備えたことを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のメモリバン
ク部を有するメモリ装置の初期化を外部から一度に行う
メモリ初期化外部回路に関し、特に、電源投入時やリセ
ットによる再起動時に、メモリ装置に搭載される全デー
タ・ビットに対する書き込み動作を外部から全メモリバ
ンク部に対して一度に行うメモリ初期化外部回路に関す
るものである。

【０００２】

【従来の技術】従来、２つ以上のメモリバンク部で構成
される大容量メモリ装置においては、電源投入時やシス
テム障害からの復旧時には、メモリデータの初期値を保
証することができないため、ハードウェアもしくはソフ
トウェアを用いて、外部回路から該メモリ装置に搭載さ
れる全データ・ビットに対して全て“０”もしくは
“１”のデータの書込みを行っている。この際、ハード
ウェアにおいて自律で初期化する時に、初期化アドレス
カウンタを簡単な構成とする必要がある。

【０００３】例えば、４つのメモリバンク部（ＢＡＮＫ
０〜ＢＡＮＫ３）が電気的に並列接続されたメモリ装置
では、まず、メモリバンク０部（ＢＡＮＫ０）で０００
０００００ｈから１ＦＦＦ ＦＦＦＦｈまで、次に、メ
モリバンク１部（ＢＡＮＫ１）で２０００ ００００ｈ
から３ＦＦＦ ＦＦＦＦｈまで、次に、メモリバンク２
部（ＢＡＮＫ２）で４０００ ００００ｈから５ＦＦＦ
ＦＦＦＦｈまで、最後に、メモリバンク３部（ＢＡＮ
Ｋ３）で６０００ ００００ｈから７ＦＦＦＦＦＦＦｈ
まで、とメモリ装置のアドレス空間に対応したアドレス
を使用してシーケンシャルな順番で初期化を行ってい
る。

【０００４】

【発明が解決しようとする課題】ところで、従来の大容
量メモリ装置においては、初期化に長時間を要するとい
う問題点があった。例えば、上述したメモリ装置の場
合、メモリバンク０部→メモリバンク１部→メモリバン
ク２部→メモリバンク３部というように、メモリ装置の
アドレスを用いてシーケンシャルにアドレスをカウント
アップしてメモリ初期化シーケンスを実行しているため
に、例えば、メモリバンク０部の００００ ００００ｈ
と、メモリバンク１部の２０００ ００００ｈと、メモ
リバンク２部の４０００ ００００ｈと、メモリバンク
３部の６０００ ００００ｈは、メモリ装置に入力する
メモリアドレスとしては、この４つは００００ ０００
０ｈで同時に初期化できるにも関わらず、４回に分けて
順次初期化動作を実行しなければならず、しかも、これ
は５１２Ｍ空間分で発生しているために、初期化に長時
間を要するようになってしまっている。

【０００５】本発明は、上記の事情に鑑みてなされたも
のであって、複数のメモリバンク部を有するメモリ装置
の初期化に要する時間を大幅に短縮することのできるメ
モリ初期化外部回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様なメモリ初期化外部回路を提供し
た。すなわち、請求項１記載のメモリ初期化外部回路
は、複数のメモリバンク部を有するメモリ装置に搭載さ
れる全データ・ビットに対する初期値の書き込み動作
を、外部から全メモリバンク部に対して同時に行うメモ
リ初期化外部回路であって、電源投入時もしくは再起動
時に発生するリセット信号を受信した場合にメモリ初期
化要求信号を発信し、かつ、メモリ初期化完了信号を受
信した場合に前記メモリ初期化要求信号の発信を停止す
るとともに外部に初期化完了信号を発信するメモリ初期
化要求発生回路と、前記メモリ初期化要求信号を受信し
た場合にメモリ初期化用の制御信号及び複数の要求信号
を発信するタイミング生成回路と、前記要求信号の１つ
を受信した場合に起動し、前記タイミング生成回路が発
信する複数の要求信号のうちの１つに基づき生成アドレ
スを発信し、該生成アドレスがメモリ初期化最終アドレ
スと一致した場合にメモリ初期化完了信号を発信するメ
モリ初期化アドレス生成回路と、前記生成アドレスを複
数のアドレスに分割し分割完了後にアドレス送出準備完
了信号を発信し、前記タイミング生成回路が発信する複
数の要求信号のうちの１つに基づき時分割した複数のア
ドレスを発信するアドレス選択回路と、前記メモリ初期
化要求信号を受信した場合に、前記タイミング生成回路
が発信する１つの要求信号に基づきメモリ初期化データ
を発信するメモリ初期化データ生成回路とを備えたこと
を特徴としている。

【０００７】請求項２記載のメモリ初期化外部回路は、
請求項１記載のメモリ初期化外部回路において、前記タ
イミング生成回路が発信するメモリ初期化用の制御信号
を、メモリ初期化シーケンス用の制御信号とし、該タイ
ミング生成回路が発信するメモリ初期化用の複数の要求
信号を、メモリ初期化アドレス生成要求信号、時分割ア
ドレス送出要求信号及びメモリ初期化データ送出要求信
号により構成したことを特徴としている。

【０００８】請求項３記載のメモリ初期化外部回路は、
請求項２記載のメモリ初期化外部回路において、前記メ
モリ初期化シーケンスは、アーリーライト動作を用いて
初期化することを特徴としている。

【０００９】請求項４記載のメモリ初期化外部回路は、
請求項３記載のメモリ初期化外部回路において、前記ア
ーリーライト動作は、高速ページモード・アーリーライ
ト動作であることを特徴としている。

【００１０】請求項５記載のメモリ初期化外部回路は、
請求項１記載のメモリ初期化外部回路において、前記ア
ドレス選択回路を、前記生成アドレスをローアドレスと
カラムアドレスに分割するロー／カラムアドレス選択回
路としたことを特徴としている。

【００１１】

【発明の実施の形態】本発明のメモリ初期化外部回路の
各実施形態について図面に基づき説明する。 ［第１の実施形態］図１は、本発明の第１の実施形態の
メモリ初期化外部回路が接続されたメモリ装置を示すブ
ロック図であり、図において、１はメモリ装置であり、
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）素子を用いた４つのメモリバンク部、すなわちメモ
リバンク０部（ＢＡＮＫ０）２〜メモリバンク３部（Ｂ
ＡＮＫ３）により構成されている。

【００１２】また、６はメモリ装置１の外部に設けられ
たメモリ初期化外部回路であり、メモリ初期化要求発生
回路７と、メモリ初期化アドレス生成回路８と、ロー／
カラムアドレス選択回路９と、タイミング生成回路１０
と、メモリ初期化データ生成回路１１とにより構成され
ている。

【００１３】メモリ装置１とメモリ初期化外部回路６
は、メモリアドレスバス、メモリデータバス、ロ−アド
レスストローブ信号、アウトプットイネーブル信号、ラ
イトイネーブル信号、およびメモリ装置１の各メモリバ
ンク部に対応したカラムアドレスストローブ０信号、カ
ラムアドレスストローブ１信号、カラムアドレスストロ
ーブ２信号、カラムアドレスストローブ３信号により接
続されている。

【００１４】メモリ装置１において、各メモリバンク部
（ＢＡＮＫ）がどのような単位で分割されているかにつ
いて説明する。図２に示す様に、メモリ装置１に割付け
られているアドレス空間は２Ｇ空間と（００００ ００
００ｈ〜７ＦＦＦ ＦＦＦＦｈ）大容量であり、その大
容量空間を実現するために、４分割したアドレス空間に
対応した５１２Ｍ容量のＤＲＡＭの４メモリバンク部の
構成をとっている。

【００１５】したがって、メモリバンク０部（ＢＡＮＫ
０）２はアドレス空間（００００００００ｈ〜７ＦＦＦ
ＦＦＦＦｈ）の内の００００ ００００ｈ〜１ＦＦＦ
ＦＦＦＦｈのアドレス空間に、メモリバンク１部（ＢＡ
ＮＫ１）３はアドレス空間（００００ ００００ｈ〜７
ＦＦＦ ＦＦＦＦｈ）の内の２０００ ００００ｈ〜３
ＦＦＦ ＦＦＦＦｈのアドレス空間に、メモリバンク２
部（ＢＡＮＫ２）４はアドレス空間（００００ ０００
０ｈ〜７ＦＦＦ ＦＦＦＦｈ）の内の４０００ ０００
０ｈ〜５ＦＦＦ ＦＦＦＦｈのアドレス空間に、メモリ
バンク３部（ＢＡＮＫ３）５はアドレス空間（００００
００００ｈ〜７ＦＦＦ ＦＦＦＦｈ）の内の６０００
００００ｈ〜７ＦＦＦ ＦＦＦＦｈのアドレス空間に
対応している。

【００１６】メモリ初期化要求発生回路７は、電源投入
後のパワーオンリセットを通知するパワーオンリセット
信号と、システム障害が発生しシステム復旧するために
ハードリセットしなければならない場合に通知するハー
ドリセット信号を受信し、メモリ装置１に搭載される４
つのメモリ（ＢＡＮＫ０〜ＢＡＮＫ３）の全データビッ
トの初期値を保証するために、ＡＬＬ“０”もしくはＡ
ＬＬ“１”のデータの書込みを実施する。

【００１７】その後、メモリ装置１に搭載される４つの
メモリの全データビットの初期値を保証する動作をハー
ドウェアにて実施するメモリ初期化シーケンスの要求を
発生し、メモリ初期化要求信号１２をタイミング生成回
路１０、メモリ初期化アドレス生成回路８、メモリ初期
化データ生成回路１１に送出し、メモリ初期化アドレス
生成回路８が送出するメモリ初期化完了信号１９を受信
してタイミング生成回路１０、メモリ初期化データ生成
回路１１にメモリ初期化終了通知としてメモリ初期化要
求信号１２の送出を停止し、外部のメモリ制御回路に初
期化完了信号２０を送出する。

【００１８】メモリ初期化アドレス生成回路８は、上記
メモリ初期化要求発生回路７がパワーオンリセット信号
もしくはハードリセット信号を受信後に生成するメモリ
初期化要求信号を受信することで起動され、後述するタ
イミング生成回路１０が送出するメモリ初期化アドレス
生成要求信号１３を受信する度に、メモリ装置１のメモ
リ初期化シーケンス用のメモリアドレスを生成（アドレ
スを順次インクリメントしていく）し、アドレスイネー
ブル信号１５と共に生成アドレスを送出し、メモリ初期
化最終アドレスを保持する回路を有する。

【００１９】そして、順次インクリメントされた生成ア
ドレスがメモリ初期化最終アドレスと一致すると、メモ
リ初期化シーケンスの完了通知としてメモリ初期化完了
信号１９をメモリ初期化要求発生回路７とタイミング生
成回路１０に送出する。

【００２０】ロー／カラムアドレス選択回路９は、メモ
リ初期化アドレス生成回路８が生成したアドレスをメモ
リ装置１用にローアドレスとカラムアドレスに分割し、
分割完了後にタイミング生成回路１０に対してアドレス
送出準備完了信号１７を送出し、タイミング生成回路１
０が生成するローアドレスとカラムアドレスの時分割ア
ドレス送出要求信号１６を受信し、時分割にローアドレ
スとカラムアドレスをメモリ装置１に送出する。

【００２１】タイミング生成回路１０は、メモリ初期化
要求発生回路７が上記パワーオンリセット信号もしくは
ハードリセット信号を受信後に生成するメモリ初期化要
求信号１２を受信し、メモリ装置１のメモリ初期化シー
ケンス用の制御信号の送出タイミング、メモリ初期化ア
ドレス生成要求信号１３、時分割アドレス送出要求信号
１６、およびメモリ初期化データ送出要求信号１８を制
御する。

【００２２】メモリ初期化データ生成回路１１は、メモ
リ初期化要求発生回路７が上記パワーオンリセット信号
もしくはハードリセット信号を受信後に生成するメモリ
初期化要求信号を受信し、メモリ装置１のメモリ初期化
シーケンス用の初期化データを生成し、タイミング生成
回路１０が生成するメモリ初期化データ送出要求信号１
８を受信し、メモリ初期化データをメモリ装置１に送出
する。

【００２３】次に、このメモリ初期化外部回路の動作に
ついて図１に基づき説明する。まず、電源投入時のメモ
リ初期化シーケンスの動作について説明する。システム
の電源投入時に、パワーオンリセット信号が図示しない
リセット制御回路から送出されてくる。メモリ初期化要
求発生回路７は、パワーオンリセット信号を受信してメ
モリ初期化要求発生を認識し、かつパワーオンリセット
信号の解除を受信すると、メモリ初期化アドレス生成回
路８、タイミング生成回路１０、メモリ初期化データ生
成回路１１に対して、電源投入によるメモリ初期化要求
信号１２を送出する。

【００２４】タイミング生成回路１０は、電源投入によ
るメモリ初期化要求信号１２を受信すると、本実施形態
のＤＲＡＭが電源投入後の動作シーケンス規定を持つも
のを使用した場合、図４に示すように、電源確定後にポ
ーズ期間（ポーズ期間の時間は使用するＤＲＡＭによ
る）をとって、メモリ装置１に対してダミーサイクルと
してリフレッシュ・サイクルを８サイクル以上送出す
る。ここでいうポース期間とは、ＤＲＡＭに対して一切
アクセスしない期間のことである。

【００２５】また、この場合は、リフレッシュ・サイク
ルとして／ＣＡＳビフォア／ＲＡＳ・リフレッシュ・サ
イクルを想定しているので、リフレッシュ・サイクルを
８サイクル以上送出する期間は、タイミング生成回路１
０により、メモリ装置１に対してアドレスバス、データ
バス、ライトイネーブル信号、およびアウトプットイネ
ーブル信号を送出しないように制御する。タイミング生
成回路１０は、上記のポーズ期間とリフレッシュ・サイ
クルを８回以上送出する期間が終了すると、メモリデー
タの初期化シーケンスを実行する。 このメモリデータ
の初期化シーケンスは、ＤＲＡＭのアーリー・ライトサ
イクルにて、１ワードずつ初期値であるＡＬＬ“１”も
しくはＡＬＬ“０”データを全アドレス分繰り返し書込
みを実行することを想定する。

【００２６】したがって、まず、タイミング生成回路１
０は、メモリ初期化アドレス生成回路８に、初期化アド
レス送出要求信号１２を送出する。初期化アドレス送出
要求信号１２を受信したメモリ初期化アドレス生成回路
８は、一番目の生成アドレスとして００００ ００００
ｈを生成し、本アドレスが有効アドレスである事を示す
アドレスイネーブル信号１５と共にロー／カラムアドレ
ス選択回路９に送出する。

【００２７】この時、メモリ初期化アドレス生成回路８
は、メモリ初期化要求信号１２を受信すると、メモリ初
期化用のアドレスの生成開始の準備をしており、タイミ
ング生成回路１０から送出される初期化アドレス送出要
求信号１３を受信してメモリ初期化用アドレスを生成す
るが、この生成アドレス範囲は、アドレス空間が２Ｇ容
量（００００ ００００ｈ〜７ＦＦＦ ＦＦＦＦｈ）な
ので、アドレスビット数としては３１ビットで構成され
るのであるが、図３に示すように、メモリ装置１は２Ｇ
容量に対応するために５１２Ｍ容量（１ＢＡＮＫ当た
り）×４ＢＡＮＫで２Ｇ容量を構成している。したがっ
て、本メモリ初期化アドレス生成回路８が生成するメモ
リ初期化アドレスは、下位２９ビットの５１２Ｍ容量分
として、メモリ初期化先頭アドレスとして００００ ０
０００ｈから、メモリ初期化最終アドレスとして１ＦＦ
Ｆ ＦＦＦＦｈまで生成することになる。

【００２８】ロー／カラムアドレス選択回路９は、アド
レスイネーブル信号１５を受信した後、本アドレスが有
効アドレスだと認識すると、受信した有効アドレスをメ
モリ装置１用のアドレス用に変換するために、ローアド
レスとカラムアドレスに分割する。アドレス分割が終了
し、メモリ装置１に対してのメモリ初期化アドレスの準
備が完了すると、アドレス送出準備完了信号１７をタイ
ミング生成回路１０に送出する。

【００２９】タイミング生成回路１０は、アドレス送出
準備完了信号１７を受信すると、１番目のメモリ初期化
アドレスである００００ ００００ｈ番地のメモリ初期
化シーケンスの準備が完了した事を認識し、００００
００００ｈ番地に対してのアーリー・ライトサイクルの
シーケンスを開始する。

【００３０】アーリー・ライトサイクルの動作シーケン
スは、図４に示すように、まず、タイミング生成回路１
０が、ロー／カラムアドレス選択回路９に、ローアドレ
ス送出要求として時分割アドレス送出要求信号１６を送
出する。ロー／カラムアドレス選択回路９は、ローアド
レス送出タイミング通知としての時分割アドレス送出要
求信号１６を受信すると、メモリ装置１に対してメモリ
アドレスバスを介してローアドレスを送出する。

【００３１】タイミング生成回路１０は、ローアドレス
送出後に使用するＤＲＡＭのＡＣ特性値の１つであるロ
ーアドレス・セットアップ時間を越えたタイミングでメ
モリ装置１に対してローアドレスストローブ信号を送出
し、使用するＤＲＡＭのＡＣ特性値の１つであるローア
ドレス・ホールド時間を越えたタイミングで、ロー／カ
ラムアドレス選択回路９に対してカラムアドレス送出要
求として時分割アドレス送出要求信号１６を送出し、メ
モリ初期化データ生成回路１１に対して初期化データ送
出要求としてメモリ初期化データ送出要求信号１８を送
出すると共に、メモリ装置１に対してライトイネーブル
信号を送出する。

【００３２】ロー／カラムアドレス選択回路９は、カラ
ムアドレス送出要求として時分割アドレス送出要求信号
１６を受信すると、メモリ装置１に対してメモリアドレ
スバスを介してローアドレスからカラムアドレスに送出
アドレスを切替える。メモリ初期化データ生成回路１１
は、初期化データ送出要求としてメモリ初期化データ送
出要求信号１８を受信すると、メモリ装置１に対してメ
モリデータバスを介してメモリ初期化データである、例
えば、ＡＬＬ“０”を送出する。

【００３３】タイミング生成回路１０は、切替わったカ
ラムアドレス送出後に使用するＤＲＡＭのＡＣ特性値の
１つであるカラムアドレス・セットアップ時間を越えた
タイミングで、まず、メモリ装置１のメモリバンク０部
（ＢＡＮＫ０）２に対してカラムアドレスストローブ０
信号を送出し、使用するＤＲＡＭのＡＣ特性値の１つで
ある／ＣＡＳパルス幅時間を越えたタイミングでカラム
アドレスストローブ０信号の送出を停止する。

【００３４】次に、メモリ装置１のメモリバンク１部
（ＢＡＮＫ１）３に対してカラムアドレスストローブ１
信号を送出し、使用するＤＲＡＭのＡＣ特性値の１つで
ある／ＣＡＳパルス幅時間を越えたタイミングでカラム
アドレスストローブ１信号の送出を停止する。次に、メ
モリ装置１のメモリバンク２部（ＢＡＮＫ２）４に対し
てカラムアドレスストローブ１信号を送出し、使用する
ＤＲＡＭのＡＣ特性値の１つである／ＣＡＳパルス幅時
間を越えたタイミングでカラムアドレスストローブ２信
号の送出を停止する。最後に、メモリ装置１のメモリバ
ンク３部（ＢＡＮＫ３）５に対してカラムアドレススト
ローブ３信号を送出し、使用するＤＲＡＭのＡＣ特性値
の１つである／ＣＡＳパルス幅時間を越えたタイミング
でカラムアドレスストローブ３信号の送出を停止する。

【００３５】タイミング生成回路１０は、カラムアドレ
スストローブ３信号の送出を停止すると、ロー／カラム
アドレス選択回路９に対してカラムアドレス送出要求と
して時分割アドレス送出要求信号１６の送出を停止し、
メモリ初期化データ生成回路１１に対して初期化データ
送出要求としてメモリ初期化データ送出要求信号１８の
送出を停止すると共に、メモリ装置１に対してローアド
レスストローブ信号とライトイネーブル信号の送出を停
止する。

【００３６】ロー／カラムアドレス選択回路９は、カラ
ムアドレス送出要求としての時分割アドレス送出要求信
号１６の送出停止を受信すると、メモリ装置１に対して
メモリアドレスバスを介してカラムアドレスの送出を停
止する。メモリ初期化データ生成回路１１は、初期化デ
ータ送出要求としてメモリ初期化データ送出要求信号１
８の送出停止を受信すると、メモリ装置１に対してメモ
リデータバスを介してメモリ初期化データである、例え
ば、ＡＬＬ“０”の送出を停止する。

【００３７】この一連のアーリーライトによるメモリへ
のシングルライト動作で、１回目の各メモリバンク部に
対するメモリ初期化動作が完了する。メモリ初期化シー
ケンスは、この動作を、メモリ初期化先頭アドレスであ
る００００ ００００ｈから、メモリ初期化最終アドレ
スである１ＦＦＦ ＦＦＦＦｈまで繰り返し実行するこ
とになる。メモリ初期化アドレス生成回路８は、メモリ
初期化最終アドレスである１ＦＦＦ ＦＦＦＦｈを生成
すると、自回路内で保持しているメモリ初期化最終アド
レスである１ＦＦＦ ＦＦＦＦｈと同一アドレスである
ことを認識し、メモリ初期化要求発生回路７に対してメ
モリ初期化最終アドレス生成完了としてメモリ初期化完
了信号１９を送出する。

【００３８】メモリ初期化要求発生回路７は、メモリ初
期化完了信号１９を受信すると、それまでタイミング生
成回路１０、メモリ初期化アドレス生成回路８、メモリ
初期化データ生成回路１１に対して送出していたメモリ
初期化要求信号１２の送出を停止する。そして、図示し
ない他のメモリ制御回路に対して、メモリ初期化の完了
通知として初期化完了信号を送出し、一連のメモリ初期
化シーケンスを終了する。

【００３９】次に、システム障害発生時に実行されるハ
ードリセット時のメモリ初期化シーケンスの動作につい
て説明する。システム障害発生時にハードリセットで復
旧する場合、ハードリセット信号が図示しないリセット
制御回路から送出されてくる。メモリ初期化要求発生回
路７は、ハードリセット信号を受信してメモリ初期化要
求発生を認識し、かつハードリセット信号の解除を受信
すると、メモリ初期化アドレス生成回路８、タイミング
生成回路１０、メモリ初期化データ生成回路１１に対し
て、ハードリセットによるメモリ初期化要求信号１２を
送出する。

【００４０】タイミング生成回路１０は、ハードリセッ
トによるメモリ初期化要求信号１２を受信すると、電源
投入によるメモリ初期化要求信号１２受信時と異なり、
上述のＤＲＡＭが電源投入後の動作シーケンス規定を持
つものを使用した場合の図４に示す電源確定後にポーズ
期間、およびダミーサイクルとしてリフレッシュ・サイ
クルを８サイクル以上送出をスキップして、全メモリデ
ータの初期化シーケンスを実行する。全メモリデータの
初期化シーケンスはパワーオンリセット時の動作シーケ
ンスと同様であるから、ここでは説明を省略する。

【００４１】本実施形態のメモリ初期化外部回路によれ
ば、４つのメモリバンク部で構成されるメモリ装置の各
メモリバンク部に対して同時に初期化シーケンスを実行
することができるので、メモリの初期化に要する時間を
短縮することができる。また、全てのメモリバンク部に
対して一度に初期データの書込みを実行するのではな
く、各々のメモリバンク部に対応したカラムアドレスス
トローブ信号をシフトして送出することにより、メモリ
の初期化を４つのメモリバンク部に対して同時に実行す
るので、過渡的に消費電力を消費せずに済む。また、メ
モリ初期化外部回路にてカラムアドレスストローブ信号
の送出タイミングを操作するだけでよいので、メモリの
初期化に要する時間の短縮化を図ることができる。

【００４２】［第２の実施形態］図６は、本発明の第２
の実施形態のメモリ初期化外部回路の高速ページモード
・アーリーライト動作を用いた初期化動作を示すタイミ
ングチャートである。この第２の実施形態のメモリ初期
化外部回路が上述した第１の実施形態のメモリ初期化外
部回路と異なる点は、上述した第１の実施形態のメモリ
初期化外部回路では、メモリ初期化シーケンスにおいて
アーリーライト動作を用いた初期化動作を行うのに対
し、この第２の実施形態のメモリ初期化外部回路では、
高速ページモード・アーリーライト動作を用いた初期化
動作を行う点である。このメモリ初期化外部回路では、
高速ページモード・アーリーライト動作を用いること
で、メモリ初期化シーケンスを更に高速に完了すること
ができる。

【００４３】次に、電源投入時のメモリ初期化シーケン
スの動作について説明する。システムの電源投入時にパ
ワーオンリセット信号が図示しないリセット制御回路か
ら送出されてくる。メモリ初期化要求発生回路７は、パ
ワーオンリセット信号を受信してメモリ初期化要求発生
を認識し、かつパワーオンリセット信号の解除を受信す
ると、メモリ初期化アドレス生成回路８、タイミング生
成回路１０、メモリ初期化データ生成回路１１に対し
て、電源投入によるメモリ初期化要求信号１２を送出す
る。

【００４４】タイミング生成回路１０は、電源投入によ
るメモリ初期化要求信号１２を受信すると、ＤＲＡＭが
電源投入後の動作シーケンス規定を持つものを使用した
場合では、図４に示すように、電源確定後にポーズ期間
（ポーズ期間の時間は使用するＤＲＡＭによる）をとっ
て、メモリ装置１に対してダミーサイクルとしてリフレ
ッシュ・サイクルを８サイクル以上送出する。ここでい
うポース期間とは、ＤＲＡＭに対して一切アクセスしな
い期間のことである。また、ここでは、リフレッシュ・
サイクルとして／ＣＡＳビフォア／ＲＡＳ・リフレッシ
ュ・サイクルを想定しているので、リフレッシュ・サイ
クルを８サイクル以上送出する期間は、タイミング生成
回路１０により、メモリ装置１に対してアドレスバス、
データバス、ライトイネーブル信号、およびアウトプッ
トイネーブル信号を送出しないように制御する。

【００４５】タイミング生成回路１０は、上記のポーズ
期間とリフレッシュ・サイクルを８回以上送出する期間
を終了した後に、メモリデータの初期化シーケンスを実
行する。このメモリデータの初期化シーケンスは、ＤＲ
ＡＭの高速ページモード・アーリー・ライトサイクルに
て、１つのメモリバンク部につき４ワード、４メモリバ
ンク部換算であれば１６ワードずつ初期値であるＡＬＬ
“１”もしくはＡＬＬ“０”データを全アドレス分繰り
返し書込みを実行することを想定する。

【００４６】したがって、まず、タイミング生成回路１
０は、メモリ初期化アドレス生成回路８に、初期化アド
レス送出要求信号１２を送出する。この初期化アドレス
送出要求信号１２を受信したメモリ初期化アドレス生成
回路８は、一番目の生成アドレスとして００００ ００
００ｈを生成し、本アドレスが有効アドレスである事を
示すアドレスイネーブル信号１５と共にロー／カラムア
ドレス選択回路９に送出する。

【００４７】この時、メモリ初期化アドレス生成回路８
は、メモリ初期化要求信号１２を受信すると、メモリ初
期化用のアドレスの生成開始の準備をしており、タイミ
ング生成回路１０から送出される初期化アドレス送出要
求信号１３を受信してメモリ初期化用アドレスを生成す
るが、この生成アドレスの範囲は、アドレス空間が２Ｇ
容量（００００ ００００ｈ〜７ＦＦＦ ＦＦＦＦｈ）
であるから、アドレスビット数としては３１ビットで構
成されるのだが、図３に示すように、メモリ装置１は２
Ｇ容量に対応するために５１２Ｍ容量（１つのメモリバ
ンク部当たり）×４メモリバンク部で２Ｇ容量を構成し
ている。

【００４８】したがって、本メモリ初期化アドレス生成
回路８が生成するメモリ初期化アドレスは、下位２９ビ
ットの５１２Ｍ容量分としている。そして、メモリ初期
化先頭アドレスである００００ ００００ｈから、メモ
リ初期化最終アドレスである１ＦＦＦ ＦＦＦＦｈまで
生成することになる。ロー／カラムアドレス選択回路９
は、アドレスイネーブル信号１５を受信し、本アドレス
が有効アドレスだと認識すると、受信した有効アドレス
をメモリ装置１用のアドレスに変換するため、ローアド
レスとカラムアドレスに分割する。アドレスの分割が終
了し、メモリ装置１に対してのメモリ初期化アドレスの
準備が完了すると、アドレス送出準備完了信号１７をタ
イミング生成回路１０に送出する。

【００４９】タイミング生成回路１０は、アドレス送出
準備完了信号１７を受信すると、１番目のメモリ初期化
アドレスである００００ ００００ｈ番地のメモリ初期
化シーケンスの準備が完了したことを認識し、００００
００００ｈ番地に対しての高速ページモード・アーリ
ー・ライトサイクルのシーケンスを開始する。

【００５０】高速ページモード・アーリー・ライトサイ
クルの動作シーケンスは、図６に示すように、まず、タ
イミング生成回路１０が、ロー／カラムアドレス選択回
路９にローアドレス送出要求として時分割アドレス送出
要求信号１６を送出する。ロー／カラムアドレス選択回
路９は、ローアドレス送出タイミング通知としての時分
割アドレス送出要求信号１６を受信すると、メモリ装置
１に対してメモリアドレスバスを介してローアドレスを
送出する。

【００５１】タイミング生成回路１０は、ローアドレス
送出後に使用するＤＲＡＭのＡＣ特性値の１つであるロ
ーアドレス・セットアップ時間を越えたタイミングでメ
モリ装置１に対してローアドレスストローブ信号を送出
し、使用するＤＲＡＭのＡＣ特性値の１つであるローア
ドレス・ホールド時間を越えたタイミングで、ロー／カ
ラムアドレス選択回路９に対してカラムアドレス送出要
求として時分割アドレス送出要求信号１６を送出し、メ
モリ初期化データ生成回路１１に対して初期化データ送
出要求としてメモリ初期化データ送出要求信号１８を送
出すると共に、メモリ装置１に対してライトイネーブル
信号を送出する。

【００５２】ロー／カラムアドレス選択回路９は、カラ
ムアドレス送出要求として時分割アドレス送出要求信号
１６を受信すると、メモリ装置１に対してメモリアドレ
スバスを介してローアドレスからカラムアドレスに送出
アドレスを切替える。メモリ初期化データ生成回路１１
は、初期化データ送出要求としてメモリ初期化データ送
出要求信号１８を受信すると、メモリ装置１に対してメ
モリデータバスを介してメモリ初期化データである、例
えば、ＡＬＬ“０”を送出する。

【００５３】タイミング生成回路１０は、切替わったカ
ラムアドレス送出後に使用するＤＲＡＭのＡＣ特性値の
１つであるカラムアドレス・セットアップ時間を越えた
タイミングでまず、メモリ装置１のメモリバンク０部
（ＢＡＮＫ０）２に対してカラムアドレスストローブ０
信号を送出し、使用するＤＲＡＭのＡＣ特性値の１つで
ある／ＣＡＳパルス幅時間を越えたタイミングでカラム
アドレスストローブ０信号の送出を停止する。

【００５４】次に、メモリ装置１のメモリバンク１部
（ＢＡＮＫ１）３に対してカラムアドレスストローブ１
信号を送出し、使用するＤＲＡＭのＡＣ特性値の１つで
ある／ＣＡＳパルス幅時間を越えたタイミングでカラム
アドレスストローブ１信号の送出を停止する。次に、メ
モリ装置１のメモリバンク２部（ＢＡＮＫ２）４に対し
てカラムアドレスストローブ１信号を送出し、使用する
ＤＲＡＭのＡＣ特性値の１つである／ＣＡＳパルス幅時
間を越えたタイミングでカラムアドレスストローブ２信
号の送出を停止する。最後に、メモリ装置１のメモリバ
ンク３部（ＢＡＮＫ３）５に対してカラムアドレススト
ローブ３信号を送出し、使用するＤＲＡＭのＡＣ特性値
の１つである／ＣＡＳパルス幅時間を越えたタイミング
でカラムアドレスストローブ３信号の送出を停止する。

【００５５】タイミング生成回路１０は、カラムアドレ
スストローブ３信号を送出する時に、同時にメモリ初期
化アドレス生成回路８に対して次生成アドレス生成要求
としてメモリ初期化要求信号１２を送出する。メモリ初
期化アドレス生成回路８は、メモリ初期化要求信号１２
を受信すると、メモリ初期化用の次アドレスを生成し、
本アドレスが有効アドレスであることを示すアドレスイ
ネーブル信号１５と共にロー／カラムアドレス選択回路
９に送出する。

【００５６】ロー／カラムアドレス選択回路９は、アド
レスイネーブル信号１５を受信し、本アドレスが有効ア
ドレスだと認識すると、受信した有効アドレスをメモリ
装置１用のアドレス用に変換するために、ローアドレス
とカラムアドレスに分割し、カラムアドレスのみを抽出
完了し、メモリ装置１に対してのメモリ初期化用の次カ
ラムアドレスの準備が完了すると、アドレス送出準備完
了信号１７をタイミング生成回路１０に送出する。

【００５７】この動作は、タイミング生成回路１０がカ
ラムアドレスストローブ３信号の送出を止めるまでに完
了させておき、タイミング生成回路１０は、カラムアド
レスストローブ３信号の送出を停止した時に、アドレス
送出準備完了信号１７を受信すると、ロー／カラムアド
レス選択回路９に、２番目のカラムアドレス送出要求と
して時分割アドレス送出要求信号１６を送出し、メモリ
初期化データ生成回路１１に対して初期化データ送出要
求としてメモリ初期化データ送出要求信号１８を送出す
ると共に、メモリ装置１に対してライトイネーブル信号
を送出する。

【００５８】ロー／カラムアドレス選択回路９は、２番
目のカラムアドレス送出タイミング通知としての時分割
アドレス送出要求信号１６を受信すると、メモリ装置１
に対してメモリアドレスバスを介して２番目のカラムア
ドレスをする。メモリ初期化データ生成回路１１は、初
期化データ送出要求としてメモリ初期化データ送出要求
信号１８を受信すると、メモリ装置１に対してメモリデ
ータバスを介してメモリ初期化データである、例えば、
ＡＬＬ“０”を送出する。

【００５９】タイミング生成回路１０は、切替わった２
番目のカラムアドレス送出後に使用するＤＲＡＭのＡＣ
特性値の１つであるカラムアドレス・セットアップ時間
を越えたタイミングで、まず、メモリ装置１のメモリバ
ンク０部（ＢＡＮＫ０）２に対してカラムアドレススト
ローブ０信号を送出し、使用するＤＲＡＭのＡＣ特性値
の１つである／ＣＡＳパルス幅時間を越えたタイミング
でカラムアドレスストローブ０信号の送出を停止する。

【００６０】次に、メモリ装置１のメモリバンク１部
（ＢＡＮＫ１）３に対してカラムアドレスストローブ１
信号を送出し、使用するＤＲＡＭのＡＣ特性値の１つで
ある／ＣＡＳパルス幅時間を越えたタイミングでカラム
アドレスストローブ１信号の送出を停止する。次に、メ
モリ装置１のメモリバンク２部（ＢＡＮＫ２）４に対し
てカラムアドレスストローブ１信号を送出し、使用する
ＤＲＡＭのＡＣ特性値の１つである／ＣＡＳパルス幅時
間を越えたタイミングでカラムアドレスストローブ２信
号の送出を停止する。最後に、メモリ装置１のメモリバ
ンク３部（ＢＡＮＫ３）５に対してカラムアドレススト
ローブ３信号を送出し、使用するＤＲＡＭのＡＣ特性値
の１つである／ＣＡＳパルス幅時間を越えたタイミング
でカラムアドレスストローブ３信号の送出を停止する。

【００６１】タイミング生成回路１０は、カラムアドレ
スストローブ３信号を送出する時に、同時にメモリ初期
化アドレス生成回路８に対して次生成アドレス生成要求
としてメモリ初期化要求信号１２を送出する。このメモ
リ初期化アドレス生成回路８は、メモリ初期化要求信号
１２を受信すると、メモリ初期化用の次アドレスを生成
して、本アドレスが有効アドレスであることを示すアド
レスイネーブル信号１５と共にロー／カラムアドレス選
択回路９に送出する。

【００６２】ロー／カラムアドレス選択回路９は、アド
レスイネーブル信号１５を受信し、本アドレスが有効ア
ドレスだと認識すると、受信した有効アドレスをメモリ
装置１用のアドレス用に変換するため、このアドレスを
ローアドレスとカラムアドレスに分割し、３番目のカラ
ムアドレスのみを抽出完了し、メモリ装置１に対しての
メモリ初期化用の次カラムアドレスの準備が完了する
と、アドレス送出準備完了信号１７をタイミング生成回
路１０に送出する。

【００６３】この動作は、タイミング生成回路１０がカ
ラムアドレスストローブ３信号の送出を停止するまでに
完了させておく。そして、タイミング生成回路１０は、
カラムアドレスストローブ３信号の送出を停止した時
に、アドレス送出準備完了信号１７を受信すると、ロー
／カラムアドレス選択回路９に３番目のカラムアドレス
送出要求として時分割アドレス送出要求信号１６を送出
し、メモリ初期化データ生成回路１１に対して初期化デ
ータ送出要求としてメモリ初期化データ送出要求信号１
８を送出すると共に、メモリ装置１に対してライトイネ
ーブル信号を送出する。

【００６４】ロー／カラムアドレス選択回路９は、３番
目のカラムアドレス送出タイミング通知としての時分割
アドレス送出要求信号１６を受信すると、メモリ装置１
に対してメモリアドレスバスを介して２番目のカラムア
ドレスを選択する。メモリ初期化データ生成回路１１
は、初期化データ送出要求としてメモリ初期化データ送
出要求信号１８を受信すると、メモリ装置１に対してメ
モリデータバスを介してメモリ初期化データである、例
えば、ＡＬＬ“０”を送出する。

【００６５】タイミング生成回路１０は、切替わった３
番目のカラムアドレス送出後に使用するＤＲＡＭのＡＣ
特性値の１つであるカラムアドレス・セットアップ時間
を越えたタイミングで、まず、メモリ装置１のメモリバ
ンク０部（ＢＡＮＫ０）２に対してカラムアドレススト
ローブ０信号を送出し、使用するＤＲＡＭのＡＣ特性値
の１つである／ＣＡＳパルス幅時間を越えたタイミング
でカラムアドレスストローブ０信号の送出を停止する。

【００６６】次に、メモリ装置１のメモリバンク１部
（ＢＡＮＫ１）３に対してカラムアドレスストローブ１
信号を送出し、使用するＤＲＡＭのＡＣ特性値の１つで
ある／ＣＡＳパルス幅時間を越えたタイミングでカラム
アドレスストローブ１信号を送出を停止する。次に、メ
モリ装置１のメモリバンク２部（ＢＡＮＫ２）４に対し
てカラムアドレスストローブ１信号を送出し、使用する
ＤＲＡＭのＡＣ特性値の１つである／ＣＡＳパルス幅時
間を越えたタイミングでカラムアドレスストローブ２信
号を送出を停止する。最後に、メモリ装置１のメモリバ
ンク３部（ＢＡＮＫ３）５に対してカラムアドレススト
ローブ３信号を送出し、使用するＤＲＡＭのＡＣ特性値
の１つである／ＣＡＳパルス幅時間を越えたタイミング
でカラムアドレスストローブ３信号の送出を停止する。

【００６７】タイミング生成回路１０は、カラムアドレ
スストローブ３信号を送出する時に、同時にメモリ初期
化アドレス生成回路８に対して次生成アドレス生成要求
としてメモリ初期化要求信号１２を送出する。メモリ初
期化アドレス生成回路８は、メモリ初期化要求信号１２
を受信すると、メモリ初期化用の次アドレスを生成し
て、本アドレスが有効アドレスであることを示すアドレ
スイネーブル信号１５と共にロー／カラムアドレス選択
回路９に送出する。

【００６８】ロー／カラムアドレス選択回路９は、アド
レスイネーブル信号１５を受信して、本アドレスが有効
アドレスだと認識すると、受信した有効アドレスをメモ
リ装置１用のアドレス用に変換するために、このアドレ
スをローアドレスとカラムアドレスに分割し、４番目の
カラムアドレスのみを抽出完了する。メモリ装置１に対
してのメモリ初期化用の次カラムアドレスの準備が完了
すると、アドレス送出準備完了信号１７をタイミング生
成回路１０に送出する。

【００６９】この動作は、タイミング生成回路１０がカ
ラムアドレスストローブ３信号の送出を停止するまでに
完了させておく。タイミング生成回路１０は、カラムア
ドレスストローブ４信号の送出を停止した時に、アドレ
ス送出準備完了信号１７を受信すると、ロー／カラムア
ドレス選択回路９に、４番目のカラムアドレス送出要求
として時分割アドレス送出要求信号１６を送出し、メモ
リ初期化データ生成回路１１に対して初期化データ送出
要求としてメモリ初期化データ送出要求信号１８を送出
すると共に、メモリ装置１に対してライトイネーブル信
号を送出する。

【００７０】ロー／カラムアドレス選択回路９は、３番
目のカラムアドレス送出タイミング通知としての時分割
アドレス送出要求信号１６を受信すると、メモリ装置１
に対してメモリアドレスバスを介して２番目のカラムア
ドレスを選択する。メモリ初期化データ生成回路１１
は、初期化データ送出要求としてメモリ初期化データ送
出要求信号１８を受信すると、メモリ装置１に対してメ
モリデータバスを介してメモリ初期化データである、例
えば、ＡＬＬ“０”を送出する。

【００７１】タイミング生成回路１０は、切替わった４
番目のカラムアドレス送出後に使用するＤＲＡＭのＡＣ
特性値の１つであるカラムアドレス・セットアップ時間
を越えたタイミングで、まず、メモリ装置１のメモリバ
ンク０部（ＢＡＮＫ０）２に対してカラムアドレススト
ローブ０信号を送出し、使用するＤＲＡＭのＡＣ特性値
の１つである／ＣＡＳパルス幅時間を越えたタイミング
でカラムアドレスストローブ０信号を送出を停止する。

【００７２】次に、メモリ装置１のメモリバンク１部
（ＢＡＮＫ１）３に対してカラムアドレスストローブ１
信号を送出し、使用するＤＲＡＭのＡＣ特性値の１つで
ある／ＣＡＳパルス幅時間を越えたタイミングでカラム
アドレスストローブ１信号を送出を停止する。次に、メ
モリ装置１のメモリバンク２部（ＢＡＮＫ２）４に対し
てカラムアドレスストローブ１信号を送出し、使用する
ＤＲＡＭのＡＣ特性値の１つである／ＣＡＳパルス幅時
間を越えたタイミングでカラムアドレスストローブ２信
号の送出を停止する。最後に、メモリ装置１のメモリバ
ンク３部（ＢＡＮＫ３）５に対してカラムアドレススト
ローブ３信号を送出し、使用するＤＲＡＭのＡＣ特性値
の１つである／ＣＡＳパルス幅時間を越えたタイミング
でカラムアドレスストローブ３信号の送出を停止する。

【００７３】ロー／カラムアドレス選択回路９に対して
カラムアドレス送出要求として時分割アドレス送出要求
信号１６の送出を停止し、メモリ初期化データ生成回路
１１に対して初期化データ送出要求としてメモリ初期化
データ送出要求信号１８の送出を停止すると共に、メモ
リ装置１に対してローアドレスストローブ信号とライト
イネーブル信号の送出を停止する。

【００７４】ロー／カラムアドレス選択回路９は、カラ
ムアドレス送出要求としての時分割アドレス送出要求信
号１６の送出停止を受信すると、メモリ装置１に対して
メモリアドレスバスを介してカラムアドレスの送出を停
止する。メモリ初期化データ生成回路１１は、初期化デ
ータ送出要求としてメモリ初期化データ送出要求信号１
８の送出停止を受信すると、メモリ装置１に対してメモ
リデータバスを介してメモリ初期化データである、例え
ば、ＡＬＬ“０”の送出を停止する。

【００７５】この一連の高速ページモード・アーリーラ
イトによるメモリへのシングルライト動作で１回目の各
ＢＡＮＫに対するメモリ初期化動作が完了する。メモリ
初期化シーケンスは、この動作をメモリ初期化先頭アド
レスである００００ ００００ｈから、メモリ初期化最
終アドレスである１ＦＦＦ ＦＦＦＦｈまで繰り返し実
行することになる。メモリ初期化アドレス生成回路８
は、メモリ初期化最終アドレスである１ＦＦＦ ＦＦＦ
Ｆｈを生成すると、自回路内で保持しているメモリ初期
化最終アドレスである１ＦＦＦ ＦＦＦＦｈと同一アド
レスであることを認識し、メモリ初期化要求発生回路７
に対してメモリ初期化最終アドレス生成完了としてメモ
リ初期化完了信号１９を送出する。

【００７６】メモリ初期化要求発生回路７は、メモリ初
期化完了信号１９を受信すると、それまでタイミング生
成回路１０、メモリ初期化アドレス生成回路８、メモリ
初期化データ生成回路１１に対して送出していたメモリ
初期化要求信号１２の送出を停止する。そして、図示し
ない他のメモリ制御回路に対して、メモリ初期化の完了
通知として初期化完了信号を送出し、一連のメモリ初期
化シーケンスを終了する。

【００７７】次に、システム障害発生時に実行されるハ
ードリセット時のメモリ初期化シーケンスの動作につい
て説明する。システム障害発生時にハードリセットで復
旧させる場合、ハードリセット信号が図示しないリセッ
ト制御回路から送出されてくる。メモリ初期化要求発生
回路７は、ハードリセット信号を受信してメモリ初期化
の要求が発生したことを認識し、かつ、ハードリセット
信号の解除を受信すると、メモリ初期化アドレス生成回
路８、タイミング生成回路１０、メモリ初期化データ生
成回路１１に対してハードリセットによるメモリ初期化
要求信号を１２を送出する。

【００７８】タイミング生成回路１０は、ハードリセッ
トによるメモリ初期化要求信号１２を受信すると、電源
投入によるメモリ初期化要求信号１２を受信する時と異
なり、本実施形態のＤＲＡＭが電源投入後の動作シーケ
ンス規定を持つものを使用した場合の図４に示す電源確
定後にポーズ期間、およびダミーサイクルとしてリフレ
ッシュ・サイクルを８サイクル以上送出をスキップし、
全メモリデータの初期化シーケンスを実行する。全メモ
リデータの初期化シーケンスは、パワーオンリセット時
の動作シーケンスと同様であるから、ここでは説明を省
略する。

【００７９】本実施形態のメモリ初期化外部回路におい
ても、上述した第１の実施形態のメモリ初期化外部回路
と同様の効果を奏することができる。しかも、このメモ
リ初期化外部回路では、高速ページモード・アーリーラ
イト動作を用いた初期化動作を行っているので、メモリ
初期化シーケンスを更に高速で完了することができる。

【００８０】以上、本発明のメモリ初期化外部回路の各
実施形態について図面に基づき説明してきたが、具体的
な構成は本実施形態に限定されるものではなく、本発明
の要旨を逸脱しない範囲で設計の変更等が可能である。

【００８１】

【発明の効果】以上説明した様に、本発明によれば、複
数のメモリバンク部で構成されるメモリ装置の各メモリ
バンク部に対して同時に初期化シーケンスを実行するこ
とができるので、メモリの初期化に要する時間を短縮す
ることができる。また、全てのメモリバンク部に対して
一度に初期データの書込みを実行するのではなく、各々
のメモリバンク部に対応したカラムアドレスストローブ
信号をシフトして送出することにより、メモリの初期化
を複数のメモリバンク部に対して同時に実行するので、
過渡的に消費電力を消費せずに済む。

【００８２】また、メモリ初期化外部回路にてカラムア
ドレスストローブ信号の送出タイミングを操作するだけ
でよいので、メモリの初期化に要する時間の短縮化を図
ることができる。さらに、メモリ初期化シーケンスにお
いて、アーリーライト動作を用いた初期化動作の替わり
に、高速ページモード・アーリーライト動作を用いた初
期化動作を採用すれば、メモリ初期化シーケンスを更に
高速で完了することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態のメモリ初期化外部
回路を示すブロック図である。

【図２】 本発明の第１の実施形態のメモリ初期化外部
回路のメモリ空間アドレスマップを示す図である。

【図３】 本発明の第１の実施形態のメモリ初期化外部
回路のアドレスビットを示す図である。

【図４】 本発明の第１の実施形態のメモリ初期化外部
回路の電源投入後の使用ＤＲＡＭの規定事項タイミング
を示す図である。

【図５】 本発明の第１の実施形態のメモリ初期化外部
回路の動作時のタイミングを示す図である。

【図６】 本発明の第２の実施形態のメモリ初期化外部
回路の動作時のタイミングを示す図である。

【符号の説明】

１ メモリ装置 ２ メモリバンク０部（ＢＡＮＫ０） ３ メモリバンク１部（ＢＡＮＫ１） ４ メモリバンク２部（ＢＡＮＫ２） ５ メモリバンク３部（ＢＡＮＫ３） ６ メモリ初期化外部回路 ７ メモリ初期化要求発生回路 ８ メモリ初期化アドレス生成回路 ９ ロー／カラムアドレス選択回路 １０ タイミング生成回路 １１ メモリ初期化データ生成回路 １２ メモリ初期化要求信号 １３ メモリ初期化アドレス生成要求信号 １５ アドレスイネーブル信号 １６ 時分割アドレス送出要求信号 １７ アドレス送出準備完了信号 １８ メモリ初期化データ送出要求信号 １９ メモリ初期化完了信号 ２０ 初期化完了信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のメモリバンク部を有するメモリ装
   置に搭載される全データ・ビットに対する初期値の書き
   込み動作を、外部から全メモリバンク部に対して同時に
   行うメモリ初期化外部回路であって、 電源投入時もしくは再起動時に発生するリセット信号を
   受信した場合にメモリ初期化要求信号を発信し、かつ、
   メモリ初期化完了信号を受信した場合に前記メモリ初期
   化要求信号の発信を停止するとともに外部に初期化完了
   信号を発信するメモリ初期化要求発生回路と、 前記メモリ初期化要求信号を受信した場合にメモリ初期
   化用の制御信号及び複数の要求信号を発信するタイミン
   グ生成回路と、 前記要求信号の１つを受信した場合に起動し、前記タイ
   ミング生成回路が発信する複数の要求信号のうちの１つ
   に基づき生成アドレスを発信し、該生成アドレスがメモ
   リ初期化最終アドレスと一致した場合にメモリ初期化完
   了信号を発信するメモリ初期化アドレス生成回路と、 前記生成アドレスを複数のアドレスに分割し分割完了後
   にアドレス送出準備完了信号を発信し、前記タイミング
   生成回路が発信する複数の要求信号のうちの１つに基づ
   き時分割した複数のアドレスを発信するアドレス選択回
   路と、 前記メモリ初期化要求信号を受信した場合に、前記タイ
   ミング生成回路が発信する１つの要求信号に基づきメモ
   リ初期化データを発信するメモリ初期化データ生成回路
   とを備えたことを特徴とするメモリ初期化外部回路。
2. 【請求項２】 前記タイミング生成回路が発信するメモ
   リ初期化用の制御信号を、メモリ初期化シーケンス用の
   制御信号とし、該タイミング生成回路が発信するメモリ
   初期化用の複数の要求信号を、メモリ初期化アドレス生
   成要求信号、時分割アドレス送出要求信号及びメモリ初
   期化データ送出要求信号により構成したことを特徴とす
   る請求項１記載のメモリ初期化外部回路。
3. 【請求項３】 前記メモリ初期化シーケンスは、アーリ
   ーライト動作を用いて初期化することを特徴とする請求
   項２記載のメモリ初期化外部回路。
4. 【請求項４】 前記アーリーライト動作は、高速ページ
   モード・アーリーライト動作であることを特徴とする請
   求項３記載のメモリ初期化外部回路。
5. 【請求項５】 前記アドレス選択回路を、前記生成アド
   レスをローアドレスとカラムアドレスに分割するロー／
   カラムアドレス選択回路としたことを特徴とする請求項
   １記載のメモリ初期化外部回路。