JPS62256299A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS62256299A JPS62256299A JP61098796A JP9879686A JPS62256299A JP S62256299 A JPS62256299 A JP S62256299A JP 61098796 A JP61098796 A JP 61098796A JP 9879686 A JP9879686 A JP 9879686A JP S62256299 A JPS62256299 A JP S62256299A
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- Pending
Links
- 230000010365 information processing Effects 0.000 abstract description 11
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関し、特にダイナミックランダムア
クセスメモリ（以後ＤＲＡＭと略す）を備えて形成され
る記憶装置に関する。
クセスメモリ（以後ＤＲＡＭと略す）を備えて形成され
る記憶装置に関する。
一般に、 ＤＲＡＭを使用した記憶装置を複数備えて構
成される情報処理装置においては、 ＤＲＡＭ内に格納
されている情報を保持するために、各記憶装置はあらか
じめ定められたタイミングにおいてリフレッシュされる
。
成される情報処理装置においては、 ＤＲＡＭ内に格納
されている情報を保持するために、各記憶装置はあらか
じめ定められたタイミングにおいてリフレッシュされる
。
上述のように、従来の情報処理装置においては。
記憶装置内のＤＲＡＭに対するリフレッシュ動作があら
かじめ各記憶装置ごとに定められているタイミングにお
いて行なわれている。このため、情報処理装置のフィー
ルドにおける運用状況に対応して。
かじめ各記憶装置ごとに定められているタイミングにお
いて行なわれている。このため、情報処理装置のフィー
ルドにおける運用状況に対応して。
記憶装置の追加、または、記憶装置内におけるメモリ容
量の増加等の対策時においては、 ＤＲＡＭ数の増大に
ともない一時に多数のメモリ素子に対するリフレッシュ
動作が行なわれることになり、リフレッシュの電流が一
時的に大量流入する。この大電流は情報処理装置におけ
る誤動作、または電流雑音の要因となるという欠点があ
り、！、た。この対応策として、電流雑音低減回路を必
要とするという問題点がある。
量の増加等の対策時においては、 ＤＲＡＭ数の増大に
ともない一時に多数のメモリ素子に対するリフレッシュ
動作が行なわれることになり、リフレッシュの電流が一
時的に大量流入する。この大電流は情報処理装置におけ
る誤動作、または電流雑音の要因となるという欠点があ
り、！、た。この対応策として、電流雑音低減回路を必
要とするという問題点がある。
本発明の記憶装置はメモリ素子外部からのり７レツジ−
を必要とするＤＲＡＭを備えて形成されその物理的位置
によりリフレッシ−動作のタイミングを決定する手段を
備えて構成される。ここに物理的位置とは、実装される
カードの番号、カード内に占める位置、又は実装される
カードの番号とそのカード内に占める位置をいう。
を必要とするＤＲＡＭを備えて形成されその物理的位置
によりリフレッシ−動作のタイミングを決定する手段を
備えて構成される。ここに物理的位置とは、実装される
カードの番号、カード内に占める位置、又は実装される
カードの番号とそのカード内に占める位置をいう。
本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
る。第１図に示されるように２本実施例はＤＲＡＭを使
用した記憶装置２−１ 、２−２ 、２−３ 、・・・
。
る。第１図に示されるように２本実施例はＤＲＡＭを使
用した記憶装置２−１ 、２−２ 、２−３ 、・・・
。
２−ｎと、それぞれの記憶装置に物理的な位置情報る。
ここにｎは正の整数であり、情報処理装置１０に含まれ
る記憶装置の数である。
る記憶装置の数である。
記憶装置２−ｉ（ｉはＩ≦■≦ｎの任意の整数）は、情
報処理装置が動作を開始するときに、リフレッシ−の開
始を指示する信号を受取り、物理情報線３−ｉから得た
情報をもとにリフレッシ−の開始タイミングを決定する
。
報処理装置が動作を開始するときに、リフレッシ−の開
始を指示する信号を受取り、物理情報線３−ｉから得た
情報をもとにリフレッシ−の開始タイミングを決定する
。
第２図にリフレッシュ開始タイミングを決定する具体例
のブロック図を示す。第２図において制御信号線６上の
りフレッシー開始信号を受けたカウンタ制御回路４は、
物理情報線３〆からの物理情報を適宜変換し、リフレッ
シュ周期を決定しているリフレッシュカウンタ５の初期
値として供給しセットする。リフレッシ−カウンタ５は
前記初期値からカウントを開始し、リフレッシュ周期を
示すある値に達するとリフレッシュ要求信号線７にリフ
レッシュ要求信号を記憶装置２−ｉに含まれる記憶装置
制御回路（図示せず）に出力し。
のブロック図を示す。第２図において制御信号線６上の
りフレッシー開始信号を受けたカウンタ制御回路４は、
物理情報線３〆からの物理情報を適宜変換し、リフレッ
シュ周期を決定しているリフレッシュカウンタ５の初期
値として供給しセットする。リフレッシ−カウンタ５は
前記初期値からカウントを開始し、リフレッシュ周期を
示すある値に達するとリフレッシュ要求信号線７にリフ
レッシュ要求信号を記憶装置２−ｉに含まれる記憶装置
制御回路（図示せず）に出力し。
記憶装置制御回路はりフレッシー動作を開始する。
またリフレッシュ要求はカウンタ制御回路４にも供給さ
れ、カウンタ制御回路４はリフレッシュカウンタ５をす
べて” ｏ ”にセットする。このためリフレッシ−カ
ウンタ５は以後ＤＲＡＭによって規定された一定のりフ
レック。−周期でリフレッシュ動作を行なう。
れ、カウンタ制御回路４はリフレッシュカウンタ５をす
べて” ｏ ”にセットする。このためリフレッシ−カ
ウンタ５は以後ＤＲＡＭによって規定された一定のりフ
レック。−周期でリフレッシュ動作を行なう。
このように各々の記憶装置で物理情報線３−１゜３−２
．３−３．・・・、３−ｎからの情報を適宜変換してリ
フレッシ−カウンタ５の初期値とすることで。
．３−３．・・・、３−ｎからの情報を適宜変換してリ
フレッシ−カウンタ５の初期値とすることで。
各記憶装置におけるリフレッシュタイミングが相互に重
複しないように設定される。記憶装置のリフレッシュタ
イミングの例を第３図に示す。各記憶装置にセットされ
る初期値が異なるだめ、記憶装置２−１．２−２ 、２
−３ 、・・・、２−ｎはそれぞれ第３図（１） 、
（２） 、 （３） 、・・・、（ｎ）のタイミングに
おいて順次リフレッシュ動作が繰り返されて、記憶装置
内のＤＲＡＭに格納されている情報が保持される。従っ
て情報処理装置内の各記憶装置のりフレッシュ動作が同
一タイミングにおいて行なわれることがなく。
複しないように設定される。記憶装置のリフレッシュタ
イミングの例を第３図に示す。各記憶装置にセットされ
る初期値が異なるだめ、記憶装置２−１．２−２ 、２
−３ 、・・・、２−ｎはそれぞれ第３図（１） 、
（２） 、 （３） 、・・・、（ｎ）のタイミングに
おいて順次リフレッシュ動作が繰り返されて、記憶装置
内のＤＲＡＭに格納されている情報が保持される。従っ
て情報処理装置内の各記憶装置のりフレッシュ動作が同
一タイミングにおいて行なわれることがなく。
従来の情報処理装置における場合のようにリフレッシ一
時に一時的に大量の電流が流入することがない。
時に一時的に大量の電流が流入することがない。
以上説明したように１本発明は情報処理装置内に含まれ
る複数の記憶装置のおのおので物理位置情報からリフレ
ッシュ動作のタイミングを決定することにより、情報処
理装置における誤動作または電流雑音を排除することが
できるという効果がある。
る複数の記憶装置のおのおので物理位置情報からリフレ
ッシュ動作のタイミングを決定することにより、情報処
理装置における誤動作または電流雑音を排除することが
できるという効果がある。
第１図は本発明の一実施例の要部を示すブロック図、第
２図はリフレッシュ開始タイミングを決定する具体例を
示すブロック図、第３図はリフレッシュ動作のタイミン
グ説明図である。 記号の説明： １・・・情報線、２−１〜２−ｎ・・・記憶装置、３−
１〜３−ｎ・・・物理情報線、４・・・カウンタ制御回
路。 ５・・・リフレッシュカウンタ、６・・・制御信号線、
７・・・リフレッシュ要求信号線
２図はリフレッシュ開始タイミングを決定する具体例を
示すブロック図、第３図はリフレッシュ動作のタイミン
グ説明図である。 記号の説明： １・・・情報線、２−１〜２−ｎ・・・記憶装置、３−
１〜３−ｎ・・・物理情報線、４・・・カウンタ制御回
路。 ５・・・リフレッシュカウンタ、６・・・制御信号線、
７・・・リフレッシュ要求信号線
Claims (1)
- １、メモリ素子外部からのリフレッシュを必要とするダ
イナミックランダムアクセスメモリを備えて形成され、
その物理的位置によりリフレッシュ動作のタイミングを
決定する手段を含むことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098796A JPS62256299A (ja) | 1986-04-28 | 1986-04-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098796A JPS62256299A (ja) | 1986-04-28 | 1986-04-28 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62256299A true JPS62256299A (ja) | 1987-11-07 |
Family
ID=14229318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61098796A Pending JPS62256299A (ja) | 1986-04-28 | 1986-04-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009086969A (ja) * | 2007-09-28 | 2009-04-23 | Sony Corp | 記憶制御装置、記憶制御方法およびコンピュータプログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126229A (en) * | 1977-04-11 | 1978-11-04 | Nec Corp | Memory unit |
-
1986
- 1986-04-28 JP JP61098796A patent/JPS62256299A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126229A (en) * | 1977-04-11 | 1978-11-04 | Nec Corp | Memory unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009086969A (ja) * | 2007-09-28 | 2009-04-23 | Sony Corp | 記憶制御装置、記憶制御方法およびコンピュータプログラム |
| US8543777B2 (en) | 2007-09-28 | 2013-09-24 | Sony Corporation | Memory control apparatus, memory control method, and computer program with refresh commands at optimum intervals |
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