JP3405794B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JP3405794B2 JP3405794B2 JP00422194A JP422194A JP3405794B2 JP 3405794 B2 JP3405794 B2 JP 3405794B2 JP 00422194 A JP00422194 A JP 00422194A JP 422194 A JP422194 A JP 422194A JP 3405794 B2 JP3405794 B2 JP 3405794B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、外部から処理要求があ
る度に、相互に独立に処理を行うことが可能とされたｎ
個あるプロセッサのうちから、それまでアイドル状態に
おかれていた時間、更には、予め定められているプロセ
ッサ選択上の優先順位をも考慮し、何れか１つを選択
し、この選択されたプロセッサにその処理要求に係る処
理を行わしめるためのマルチプロセッサシステムに関す
るものである。 【０００２】 【従来の技術】これまで、相互に独立に処理を行うこと
が可能とされたｎ個のプロセッサを含むマルチプロセッ
サにおいて、外部から処理要求がある度に、それらプロ
セッサのうちから、アイドル状態にあるプロセッサを選
択した上、選択されたプロセッサにその処理要求に係る
処理を行わしめるためのプロセッサ選択方式としては、
プロセッサ各々がアイドル（空き）状態となる度に、そ
のプロセッサを順次チェ−ン形式デ−タの最後尾に登録
する一方、処理要求が発生した場合には、そのチェ−ン
形式デ−タの先頭から空きプロセッサが獲得されるよう
にしたアイドルチェ−ン方式や、プロセッサ各々の使用
状態がビジ−／アイドルテ−ブルによって管理されるよ
うにしたビジ−／アイドル管理方式などが広く知られて
いるのが実情である。なお、この種の技術に関するもの
としては、例えば特開平４−２６６１３９号公報が挙げ
られる。 【０００３】 【発明が解決しようとする課題】しかしながら、アイド
ルチェ−ン方式による場合は、プロセッサが処理終了に
伴いビジー状態からアイドル状態になった際や、処理要
求の発生により空きプロセッサが選択されアイドル状態
からビジ−状態になった際には、チェ−ン形式管理デ−
タが所定に更新処理される必要があり、その更新処理に
時間が要されたものとなっている。また、ビジ−／アイ
ドル管理方式による場合には、処理要求が発生した場合
に、ビジ−／アイドル管理テーブル上から空きプロセッ
サをサ−チ（探索）する必要があり、そのサ−チに時間
が要されるばかりか、サ−チ順序がが一定である場合に
は、プロセッサ各々はその被選択確率が不均一とされた
状態で選択されることになり、被選択確率の均一性が図
れないものとなっている。 【０００４】本発明の目的は、プロセッサ各々の被選択
確率が意図的に不均一とされた状態で、外部から処理要
求がある度に、ｎ個あるプロセッサのうちから、何れか
１つの空きプロセッサを選択し、選択されたプロセッサ
に該処理要求に係る処理を行わしめ得るマルチプロセッ
サシステムを供するにある。 【０００５】 【０００６】 【０００７】上記目的は、外部から処理要求がある度
に、予め定められているプロセッサ選択上の優先順位制
御下に、アイドル状態におかれていたプロセッサがｎ個
あるプロセッサのうちから選択された上、選択されたプ
ロセッサに該処理要求に係る処理を行わしめることで達
成される。また、相互に独立に処理を行うことが可能と
されたｎ個のプロセッサと、クロック周期が相異なる複
数種類のクロック信号を発生するクロック供給回路と、
上記プロセッサ各々に対応して設けられ、該プロセッサ
がアイドル状態にある間、上記クロック供給回路で発生
せしめられている複数種類のクロック信号のうち、何れ
か１種類のクロック信号が計数され、かつビジー状態に
ある間は強制的にリセット状態におかれるアイドル状態
計数回路と、ｎ個のプロセッサ対応のアイドル状態計数
回路各々からの計数値を常時監視することによって、最
も長い時間、アイドル状態におかれていたプロセッサを
識別する被選択プロセッサ識別回路と、外部から処理要
求があった時点での該被選択プロセッサ識別回路からの
識別結果に応じて、該処理要求に係る処理の配分先プロ
セッサを決定するプロセッサ選択制御回路と、上記プロ
セッサ各々に対応して設けられ、該プロセッサが上記プ
ロセッサ選択制御回路で処理配分先として決定された際
にビジー状態におかれた上で、該プロセッサに処理を許
容する一方、該プロセッサでの処理終了の際にアイドル
状態におかれた上で、該プロセッサ対応のアイドル状態
計数回路にクロック信号の計数を許容するビジー／アイ
ドル状態記憶回路と、を少なくとも含むべく構成するこ
とで達成される。 【０００８】 【作用】外部から処理要求があった時点で、その時点ま
でにプロセッサ各々がアイドル状態にある時間は予め所
定周期のクロック信号をそのプロセッサ対応のアイドル
状態計数回路で計数することで知れることから、それま
で最も長い時間、アイドル状態におかれていたプロセッ
サをｎ個あるプロセッサのうちから選択した上、選択さ
れたそのプロセッサにその処理要求に係る処理を行わし
めるようにしたものである。これによりプロセッサ各々
はその被選択確率がプロセッサ間で均一化された状態
で、外部から処理要求に係る処理を処理し得るものであ
る。ところで、最も長い時間、アイドル状態におかれて
いたプロセッサを選択するに際し、アイドル状態計数回
路の計数容量の制約によりシステムとしての初期状態等
においては、最も長い時間、アイドル状態におかれてい
るプロセッサとして２以上のプロセッサが選択される虞
があるが、このような場合には、予め定められている優
先順位による制御下に、そのうちの何れか１つのプロセ
ッサを選択すればよいというものである。また、プロセ
ッサ各々での処理能力等を考慮の上、プロセッサ各々に
対するその被選択確率を意図的に不均一化ならしめるこ
とが考えられるが、このような場合には、プロセッサ対
応のアイドル状態計数回路各々に、被選択確率を大とす
る程にクロック周期小として、異なるクロック周期のク
ロック信号を計数せしめればよいというものである。 【０００９】 【実施例】以下、本発明を図１から図３により説明す
る。図１に本発明によるマルチプロセッサシステムの一
例での構成を示すが、これによる場合、外部から処理要
求がある度に、それまで最も長い時間、アイドル状態に
おかれていたプロセッサがｎ個あるプロセッサのうちか
ら選択されるに際して、２以上のプロセッサが同時に選
択された場合には、選択された２以上のプロセッサのう
ちから、所定の優先順位制御下に何れか１つが選択され
る場合での構成が示されたものとなっている。図中、１
は外部から処理要求の度に発生される処理要求信号、２
は処理要求があった時点で選択されるべきプロセッサを
決定するプロセッサ選択制御回路、７〜１０は相互に独
立に処理を行うことが可能とされたプロセッサ、３〜６
はプロセッサ７〜１０対応に設けられ、そのプロセッサ
の状態表示を行うビジー／アイドル状態記憶回路、１１
は所定周期のクロック信号を発生するクロック供給回
路、１２〜１５はプロセッサ７〜１０対応に設けられ、
そのプロセッサがアイドル状態にある時間を計数するア
イドル状態計数回路、１６はアイドル状態計数回路１２
〜１５各々からの計数値を常時監視することによって、
それまで最も長い時間、アイドル状態におかれていたプ
ロセッサを識別する被選択プロセッサ識別回路、１７は
被選択プロセッサ識別回路１６からの識別結果として、
２以上のプロセッサが同時に選択されている場合に、選
択された２以上のプロセッサのうちから、所定の優先順
位制御下に何れか１つを選択する優先順位回路、１８は
優先順位回路１７からの選択結果（被選択プロセッサ）
を示す。 【００１０】さて、その動作をプロセッサが４個設けら
れているものとして説明すれば、システムの初期状態で
は、プロセッサ７〜１０は何れもアイドル状態にあり、
したがって、ビジー／アイドル状態記憶回路３〜６もそ
の記憶状態がアイドル状態となっている。ビジー／アイ
ドル状態記憶回路３〜６がアイドル状態にある場合に
は、プロセッサ７〜１０各々での処理動作は何れも禁止
されているが、アイドル状態計数回路１２〜１５各々で
の、クロック供給回路１１からのクロック信号の計数動
作はその初期状態からの計数動作が許容されたものとな
っている。即ち、アイドル状態計数回路１２〜１５各々
では、計数値が全て同一として、クロック供給回路１１
からのクロック信号が計数されることで、プロセッサ７
〜１０各々がアイドル状態にある時間が計数されている
ものである。したがって、被選択プロセッサ識別回路１
６では、最も長い時間、アイドル状態におかれているプ
ロセッサとして、全てのプロセッサ７〜１０を被選択プ
ロセッサとして選択することになるが、優先順位回路１
７では、それらプロセッサ７〜１０のうちから、予め定
められている優先順位による制御下に、そのうちの何れ
か１つのプロセッサが選択結果１８として選択されたも
のとなっている。例えばプロセッサ７が最優先で選択さ
れているものである。ここで、選択結果１８としてプロ
セッサ７が選択されている状態で、外部から処理要求１
があった場合を想定すれば、その時点で選択結果１８が
プロセッサ選択制御回路２に取り込まれた上、その内容
から選択されるべきプロセッサが識別されるものとなっ
ている。その内容がプロセッサ７を示している場合に
は、被選択プロセッサはプロセッサ７であるとして、プ
ロセッサ選択制御回路２はプロセッサ７対応のビジー／
アイドル状態記憶回路３のみをビジー状態（セット状
態）におくことで、その処理要求１に係る処理がプロセ
ッサ７で開始される一方では、プロセッサ７対応のアイ
ドル状態計数回路１２はその処理が終了されるまでの
間、強制的にリセット状態におかれるものとなってい
る。この間、他のアイドル状態計数回路１３〜１５は依
然としてクロック信号の計数状態にあるが、やがて、プ
ロセッサ７での処理終了に伴いプロセッサ７によりビジ
ー／アイドル状態記憶回路３がアイドル状態（リセット
状態）におかれれば、その時点から、それまでリセット
状態にあったアイドル状態計数回路１２は再びクロック
信号を計数する状態におかれるものである。その後、再
び外部から処理要求１があった場合を想定すれば、その
時点で、優先順位回路１７からは既に選択結果１８とし
て、プロセッサ８〜１０の何れか１つが選択されている
ことから、プロセッサ７の場合と同様にして、そのプロ
セッサでその処理要求１に係る処理が行われるといった
具合にして、処理要求１がある度に、順次、最も長い時
間、アイドル状態におかれているプロセッサが選択され
た上、そのプロセッサで処理要求１に係る処理が行われ
るものである。なお、処理要求１に係る処理はその処理
量が一定とはされず、一般に可変なものとなっている。 【００１１】因みに、システムの初期状態では、アイド
ル状態計数回路１２〜１５各々での計数値は必ずしも同
一計数値（一般に０）に初期化される必要はなく、優先
順位回路１７が設けられない場合には、相異なる計数値
として初期化されるものとなっている。また、被選択プ
ロセッサ識別回路１６が被選択プロセッサを選択するに
際しては、単に計数値の大小関係のみではなく、計数値
の逆転関係をも考慮の上、被選択プロセッサが選択され
るものとなっている。これを上記例で説明すれば、例え
ば２番目の処理要求があった時点で、アイドル状態計数
回路１３〜１５の計数値がアイドル状態計数回路１２の
それより小さい場合があり得、計数値の逆転関係が考慮
されない場合は、再びプロセッサ７が被選択プロセッサ
として選択されることになるからである。 【００１２】ところで、プロセッサ各々での処理能力等
を考慮の上、プロセッサ各々に対するその被選択確率を
意図的に不均一化ならしめることが考えられるが、この
ような場合には、プロセッサ対応のアイドル状態計数回
路各々に、被選択確率を大とする程にクロック周期小と
して、異なるクロック周期のクロック信号を計数せしめ
ればよいというものである。図２はプロセッサ各々に対
するその被選択確率を意図的に不均一化ならしめる、本
発明によるマルチプロセッサシステムの一例での構成
を、また、図３はそのマルチプロセッサシステムでの動
作を示したものである。図２，図３に示すように、本例
では、２個のプロセッサ７，８が想定された上、それぞ
れに対応するアイドル状態計数回路１２，１３には、ク
ロック供給回路１１からクロック信号ＣＬＫ１，ＣＬＫ
２が供給されているが、クロック信号ＣＬＫ２の周期は
クロック信号ＣＬＫ１のそれの２倍とされたものとなっ
ている。図３には処理要求１が図示の如くに発生した場
合での動作が示されているが、プロセッサ８に比しプロ
セッサ７がほぼ２倍の頻度で選択されていることが判
る。プロセッサが３個以上設けられる場合も、周期が相
異なるクロック信号をプロセッサ対応のアイドル状態計
数回路に供給すればよいものである。 【００１３】 【発明の効果】以上、説明したように、本発明によれ
ば、プロセッサ各々の被選択確率が意図的に不均一とさ
れた状態で、外部から処理要求がある度に、ｎ個あるプ
ロセッサのうちから、最も長い時間だけアイトセル状態
におかれていた何れか１つの空きプロセッサが選択さ
れ、選択されたプロセッサに該処理要求に係る処理を行
わしめ得るマルチプロセッサシステムが得られるものと
なっている。
る度に、相互に独立に処理を行うことが可能とされたｎ
個あるプロセッサのうちから、それまでアイドル状態に
おかれていた時間、更には、予め定められているプロセ
ッサ選択上の優先順位をも考慮し、何れか１つを選択
し、この選択されたプロセッサにその処理要求に係る処
理を行わしめるためのマルチプロセッサシステムに関す
るものである。 【０００２】 【従来の技術】これまで、相互に独立に処理を行うこと
が可能とされたｎ個のプロセッサを含むマルチプロセッ
サにおいて、外部から処理要求がある度に、それらプロ
セッサのうちから、アイドル状態にあるプロセッサを選
択した上、選択されたプロセッサにその処理要求に係る
処理を行わしめるためのプロセッサ選択方式としては、
プロセッサ各々がアイドル（空き）状態となる度に、そ
のプロセッサを順次チェ−ン形式デ−タの最後尾に登録
する一方、処理要求が発生した場合には、そのチェ−ン
形式デ−タの先頭から空きプロセッサが獲得されるよう
にしたアイドルチェ−ン方式や、プロセッサ各々の使用
状態がビジ−／アイドルテ−ブルによって管理されるよ
うにしたビジ−／アイドル管理方式などが広く知られて
いるのが実情である。なお、この種の技術に関するもの
としては、例えば特開平４−２６６１３９号公報が挙げ
られる。 【０００３】 【発明が解決しようとする課題】しかしながら、アイド
ルチェ−ン方式による場合は、プロセッサが処理終了に
伴いビジー状態からアイドル状態になった際や、処理要
求の発生により空きプロセッサが選択されアイドル状態
からビジ−状態になった際には、チェ−ン形式管理デ−
タが所定に更新処理される必要があり、その更新処理に
時間が要されたものとなっている。また、ビジ−／アイ
ドル管理方式による場合には、処理要求が発生した場合
に、ビジ−／アイドル管理テーブル上から空きプロセッ
サをサ−チ（探索）する必要があり、そのサ−チに時間
が要されるばかりか、サ−チ順序がが一定である場合に
は、プロセッサ各々はその被選択確率が不均一とされた
状態で選択されることになり、被選択確率の均一性が図
れないものとなっている。 【０００４】本発明の目的は、プロセッサ各々の被選択
確率が意図的に不均一とされた状態で、外部から処理要
求がある度に、ｎ個あるプロセッサのうちから、何れか
１つの空きプロセッサを選択し、選択されたプロセッサ
に該処理要求に係る処理を行わしめ得るマルチプロセッ
サシステムを供するにある。 【０００５】 【０００６】 【０００７】上記目的は、外部から処理要求がある度
に、予め定められているプロセッサ選択上の優先順位制
御下に、アイドル状態におかれていたプロセッサがｎ個
あるプロセッサのうちから選択された上、選択されたプ
ロセッサに該処理要求に係る処理を行わしめることで達
成される。また、相互に独立に処理を行うことが可能と
されたｎ個のプロセッサと、クロック周期が相異なる複
数種類のクロック信号を発生するクロック供給回路と、
上記プロセッサ各々に対応して設けられ、該プロセッサ
がアイドル状態にある間、上記クロック供給回路で発生
せしめられている複数種類のクロック信号のうち、何れ
か１種類のクロック信号が計数され、かつビジー状態に
ある間は強制的にリセット状態におかれるアイドル状態
計数回路と、ｎ個のプロセッサ対応のアイドル状態計数
回路各々からの計数値を常時監視することによって、最
も長い時間、アイドル状態におかれていたプロセッサを
識別する被選択プロセッサ識別回路と、外部から処理要
求があった時点での該被選択プロセッサ識別回路からの
識別結果に応じて、該処理要求に係る処理の配分先プロ
セッサを決定するプロセッサ選択制御回路と、上記プロ
セッサ各々に対応して設けられ、該プロセッサが上記プ
ロセッサ選択制御回路で処理配分先として決定された際
にビジー状態におかれた上で、該プロセッサに処理を許
容する一方、該プロセッサでの処理終了の際にアイドル
状態におかれた上で、該プロセッサ対応のアイドル状態
計数回路にクロック信号の計数を許容するビジー／アイ
ドル状態記憶回路と、を少なくとも含むべく構成するこ
とで達成される。 【０００８】 【作用】外部から処理要求があった時点で、その時点ま
でにプロセッサ各々がアイドル状態にある時間は予め所
定周期のクロック信号をそのプロセッサ対応のアイドル
状態計数回路で計数することで知れることから、それま
で最も長い時間、アイドル状態におかれていたプロセッ
サをｎ個あるプロセッサのうちから選択した上、選択さ
れたそのプロセッサにその処理要求に係る処理を行わし
めるようにしたものである。これによりプロセッサ各々
はその被選択確率がプロセッサ間で均一化された状態
で、外部から処理要求に係る処理を処理し得るものであ
る。ところで、最も長い時間、アイドル状態におかれて
いたプロセッサを選択するに際し、アイドル状態計数回
路の計数容量の制約によりシステムとしての初期状態等
においては、最も長い時間、アイドル状態におかれてい
るプロセッサとして２以上のプロセッサが選択される虞
があるが、このような場合には、予め定められている優
先順位による制御下に、そのうちの何れか１つのプロセ
ッサを選択すればよいというものである。また、プロセ
ッサ各々での処理能力等を考慮の上、プロセッサ各々に
対するその被選択確率を意図的に不均一化ならしめるこ
とが考えられるが、このような場合には、プロセッサ対
応のアイドル状態計数回路各々に、被選択確率を大とす
る程にクロック周期小として、異なるクロック周期のク
ロック信号を計数せしめればよいというものである。 【０００９】 【実施例】以下、本発明を図１から図３により説明す
る。図１に本発明によるマルチプロセッサシステムの一
例での構成を示すが、これによる場合、外部から処理要
求がある度に、それまで最も長い時間、アイドル状態に
おかれていたプロセッサがｎ個あるプロセッサのうちか
ら選択されるに際して、２以上のプロセッサが同時に選
択された場合には、選択された２以上のプロセッサのう
ちから、所定の優先順位制御下に何れか１つが選択され
る場合での構成が示されたものとなっている。図中、１
は外部から処理要求の度に発生される処理要求信号、２
は処理要求があった時点で選択されるべきプロセッサを
決定するプロセッサ選択制御回路、７〜１０は相互に独
立に処理を行うことが可能とされたプロセッサ、３〜６
はプロセッサ７〜１０対応に設けられ、そのプロセッサ
の状態表示を行うビジー／アイドル状態記憶回路、１１
は所定周期のクロック信号を発生するクロック供給回
路、１２〜１５はプロセッサ７〜１０対応に設けられ、
そのプロセッサがアイドル状態にある時間を計数するア
イドル状態計数回路、１６はアイドル状態計数回路１２
〜１５各々からの計数値を常時監視することによって、
それまで最も長い時間、アイドル状態におかれていたプ
ロセッサを識別する被選択プロセッサ識別回路、１７は
被選択プロセッサ識別回路１６からの識別結果として、
２以上のプロセッサが同時に選択されている場合に、選
択された２以上のプロセッサのうちから、所定の優先順
位制御下に何れか１つを選択する優先順位回路、１８は
優先順位回路１７からの選択結果（被選択プロセッサ）
を示す。 【００１０】さて、その動作をプロセッサが４個設けら
れているものとして説明すれば、システムの初期状態で
は、プロセッサ７〜１０は何れもアイドル状態にあり、
したがって、ビジー／アイドル状態記憶回路３〜６もそ
の記憶状態がアイドル状態となっている。ビジー／アイ
ドル状態記憶回路３〜６がアイドル状態にある場合に
は、プロセッサ７〜１０各々での処理動作は何れも禁止
されているが、アイドル状態計数回路１２〜１５各々で
の、クロック供給回路１１からのクロック信号の計数動
作はその初期状態からの計数動作が許容されたものとな
っている。即ち、アイドル状態計数回路１２〜１５各々
では、計数値が全て同一として、クロック供給回路１１
からのクロック信号が計数されることで、プロセッサ７
〜１０各々がアイドル状態にある時間が計数されている
ものである。したがって、被選択プロセッサ識別回路１
６では、最も長い時間、アイドル状態におかれているプ
ロセッサとして、全てのプロセッサ７〜１０を被選択プ
ロセッサとして選択することになるが、優先順位回路１
７では、それらプロセッサ７〜１０のうちから、予め定
められている優先順位による制御下に、そのうちの何れ
か１つのプロセッサが選択結果１８として選択されたも
のとなっている。例えばプロセッサ７が最優先で選択さ
れているものである。ここで、選択結果１８としてプロ
セッサ７が選択されている状態で、外部から処理要求１
があった場合を想定すれば、その時点で選択結果１８が
プロセッサ選択制御回路２に取り込まれた上、その内容
から選択されるべきプロセッサが識別されるものとなっ
ている。その内容がプロセッサ７を示している場合に
は、被選択プロセッサはプロセッサ７であるとして、プ
ロセッサ選択制御回路２はプロセッサ７対応のビジー／
アイドル状態記憶回路３のみをビジー状態（セット状
態）におくことで、その処理要求１に係る処理がプロセ
ッサ７で開始される一方では、プロセッサ７対応のアイ
ドル状態計数回路１２はその処理が終了されるまでの
間、強制的にリセット状態におかれるものとなってい
る。この間、他のアイドル状態計数回路１３〜１５は依
然としてクロック信号の計数状態にあるが、やがて、プ
ロセッサ７での処理終了に伴いプロセッサ７によりビジ
ー／アイドル状態記憶回路３がアイドル状態（リセット
状態）におかれれば、その時点から、それまでリセット
状態にあったアイドル状態計数回路１２は再びクロック
信号を計数する状態におかれるものである。その後、再
び外部から処理要求１があった場合を想定すれば、その
時点で、優先順位回路１７からは既に選択結果１８とし
て、プロセッサ８〜１０の何れか１つが選択されている
ことから、プロセッサ７の場合と同様にして、そのプロ
セッサでその処理要求１に係る処理が行われるといった
具合にして、処理要求１がある度に、順次、最も長い時
間、アイドル状態におかれているプロセッサが選択され
た上、そのプロセッサで処理要求１に係る処理が行われ
るものである。なお、処理要求１に係る処理はその処理
量が一定とはされず、一般に可変なものとなっている。 【００１１】因みに、システムの初期状態では、アイド
ル状態計数回路１２〜１５各々での計数値は必ずしも同
一計数値（一般に０）に初期化される必要はなく、優先
順位回路１７が設けられない場合には、相異なる計数値
として初期化されるものとなっている。また、被選択プ
ロセッサ識別回路１６が被選択プロセッサを選択するに
際しては、単に計数値の大小関係のみではなく、計数値
の逆転関係をも考慮の上、被選択プロセッサが選択され
るものとなっている。これを上記例で説明すれば、例え
ば２番目の処理要求があった時点で、アイドル状態計数
回路１３〜１５の計数値がアイドル状態計数回路１２の
それより小さい場合があり得、計数値の逆転関係が考慮
されない場合は、再びプロセッサ７が被選択プロセッサ
として選択されることになるからである。 【００１２】ところで、プロセッサ各々での処理能力等
を考慮の上、プロセッサ各々に対するその被選択確率を
意図的に不均一化ならしめることが考えられるが、この
ような場合には、プロセッサ対応のアイドル状態計数回
路各々に、被選択確率を大とする程にクロック周期小と
して、異なるクロック周期のクロック信号を計数せしめ
ればよいというものである。図２はプロセッサ各々に対
するその被選択確率を意図的に不均一化ならしめる、本
発明によるマルチプロセッサシステムの一例での構成
を、また、図３はそのマルチプロセッサシステムでの動
作を示したものである。図２，図３に示すように、本例
では、２個のプロセッサ７，８が想定された上、それぞ
れに対応するアイドル状態計数回路１２，１３には、ク
ロック供給回路１１からクロック信号ＣＬＫ１，ＣＬＫ
２が供給されているが、クロック信号ＣＬＫ２の周期は
クロック信号ＣＬＫ１のそれの２倍とされたものとなっ
ている。図３には処理要求１が図示の如くに発生した場
合での動作が示されているが、プロセッサ８に比しプロ
セッサ７がほぼ２倍の頻度で選択されていることが判
る。プロセッサが３個以上設けられる場合も、周期が相
異なるクロック信号をプロセッサ対応のアイドル状態計
数回路に供給すればよいものである。 【００１３】 【発明の効果】以上、説明したように、本発明によれ
ば、プロセッサ各々の被選択確率が意図的に不均一とさ
れた状態で、外部から処理要求がある度に、ｎ個あるプ
ロセッサのうちから、最も長い時間だけアイトセル状態
におかれていた何れか１つの空きプロセッサが選択さ
れ、選択されたプロセッサに該処理要求に係る処理を行
わしめ得るマルチプロセッサシステムが得られるものと
なっている。
【図面の簡単な説明】
【図１】図１は、本発明によるマルチプロセッサシステ
ムの一例での構成を示す図 【図２】図２は、本発明によるマルチプロセッサシステ
ムの他の例での構成を示す図 【図３】図３は、そのマルチプロセッサシステムでの動
作を説明するための図 【符号の説明】 １…処理要求信号、２…プロセッサ選択制御回路、３〜
６…ビジー／アイドル状態記憶回路、７〜１０…プロセ
ッサ（プロセッサ）、１１…クロック供給回路、１２〜
１５…アイドル状態計数回路、１６・・被選択プロセッ
サ識別回路、１７…優先順位回路、１８…選択結果
ムの一例での構成を示す図 【図２】図２は、本発明によるマルチプロセッサシステ
ムの他の例での構成を示す図 【図３】図３は、そのマルチプロセッサシステムでの動
作を説明するための図 【符号の説明】 １…処理要求信号、２…プロセッサ選択制御回路、３〜
６…ビジー／アイドル状態記憶回路、７〜１０…プロセ
ッサ（プロセッサ）、１１…クロック供給回路、１２〜
１５…アイドル状態計数回路、１６・・被選択プロセッ
サ識別回路、１７…優先順位回路、１８…選択結果
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−60745（ＪＰ，Ａ)
特開 平１−246657（ＪＰ，Ａ)
特開 平４−332070（ＪＰ，Ａ)
特開 平５−334269（ＪＰ，Ａ)
特開 昭59−195757（ＪＰ，Ａ)
特開 平５−108584（ＪＰ，Ａ)
特開 平４−362767（ＪＰ，Ａ)
特開 平４−246763（ＪＰ，Ａ)
特開 平４−62644（ＪＰ，Ａ)
特開 平３−51902（ＪＰ，Ａ)
特開 平２−33650（ＪＰ，Ａ)
特開 平１−171040（ＪＰ，Ａ)
特開 昭63−163566（ＪＰ，Ａ)
特開 昭60−159964（ＪＰ，Ａ)
特開 昭60−27063（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 15/16 - 15/177
G06F 9/46
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 外部から処理要求がある度に、ｎ個ある
プロセッサのうちから、何れか１つを選択した上、選択
されたプロセッサに該処理要求に係る処理を行わしめる
ためのマルチプロセッサシステムであって、相互に独立
に処理を行うことが可能とされたｎ個のプロセッサと、
クロック周期が相異なる複数種類のクロック信号を発生
するクロック供給回路と、上記プロセッサ各々に対応し
て設けられ、該プロセッサがアイドル状態にある間、上
記クロック供給回路で発生せしめられている複数種類の
クロック信号のうち、何れか１種類のクロック信号が計
数され、かつビジー状態にある間は強制的にリセット状
態におかれるアイドル状態計数回路と、ｎ個のプロセッ
サ対応のアイドル状態計数回路各々からの計数値を常時
監視することによって、最も長い時間、アイドル状態に
おかれていたプロセッサを識別する被選択プロセッサ識
別回路と、外部から処理要求があった時点での該被選択
プロセッサ識別回路からの識別結果に応じて、該処理要
求に係る処理の配分先プロセッサを決定するプロセッサ
選択制御回路と、上記プロセッサ各々に対応して設けら
れ、該プロセッサが上記プロセッサ選択制御回路で処理
配分先として決定された際にビジー状態におかれた上
で、該プロセッサに処理を許容する一方、該プロセッサ
での処理終了の際にアイドル状態におかれた上で、該プ
ロセッサ対応のアイドル状態計数回路にクロック信号の
計数を許容するビジー／アイドル状態記憶回路と、を少
なくとも含むマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00422194A JP3405794B2 (ja) | 1994-01-19 | 1994-01-19 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00422194A JP3405794B2 (ja) | 1994-01-19 | 1994-01-19 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07210522A JPH07210522A (ja) | 1995-08-11 |
| JP3405794B2 true JP3405794B2 (ja) | 2003-05-12 |
Family
ID=11578553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00422194A Expired - Fee Related JP3405794B2 (ja) | 1994-01-19 | 1994-01-19 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3405794B2 (ja) |
-
1994
- 1994-01-19 JP JP00422194A patent/JP3405794B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07210522A (ja) | 1995-08-11 |
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