JP2712130B2 - バスアービトレーション方式 - Google Patents
バスアービトレーション方式Info
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- JP2712130B2 JP2712130B2 JP714589A JP714589A JP2712130B2 JP 2712130 B2 JP2712130 B2 JP 2712130B2 JP 714589 A JP714589 A JP 714589A JP 714589 A JP714589 A JP 714589A JP 2712130 B2 JP2712130 B2 JP 2712130B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、バスアービトレーション方式に関し、例
えばマルチマイクロプロセッサシステムにおけるバス調
停方式に利用して有効な技術に関するものである。
えばマルチマイクロプロセッサシステムにおけるバス調
停方式に利用して有効な技術に関するものである。
複数プロセッサによるバス要求に対するバス制御の調
停は、１つのアービタがバスの調停を行う集中方式と、
バス要求のプロセッサを含む各モジュールにアービタ機
能を持たせてバスの調停を行う分散方式とがある。
停は、１つのアービタがバスの調停を行う集中方式と、
バス要求のプロセッサを含む各モジュールにアービタ機
能を持たせてバスの調停を行う分散方式とがある。
上記分散方式において、複数のプロセッサが同時にバ
ス要求を行った場合、そのプロセッサを含む各モジュー
ルはバス上にバス要求を出力すると同時に、バス使用の
優先を判断するための優先レベル比較番号を出力する。
バス要求したモジュールはバス上の優先レベル番号と、
予め割り当てられている自己の優先レベル番号とを比較
し、一致すれば自分が次のバスマスタと判断する。
ス要求を行った場合、そのプロセッサを含む各モジュー
ルはバス上にバス要求を出力すると同時に、バス使用の
優先を判断するための優先レベル比較番号を出力する。
バス要求したモジュールはバス上の優先レベル番号と、
予め割り当てられている自己の優先レベル番号とを比較
し、一致すれば自分が次のバスマスタと判断する。
上記のような分散方式のバス制御調停に関しては、
（株）東芝1986年４月発行『MULTBUS II サポートLSI
ユーザーズマニュアル』P2−28〜40がある。
（株）東芝1986年４月発行『MULTBUS II サポートLSI
ユーザーズマニュアル』P2−28〜40がある。
上記のような分散方式のバスアービトレーションにお
いては、複数のプロセッサが同時にバス要求を行った場
合、現在のバス占有権を持つバスマスタのデータ転送
中、言い換えるならば、バス使用期間に次のバスマスタ
を決めるアービトレーションを行う。しかし、このバス
マスタの決定には一定の時間が費やされる。そのため、
上記現在のバスマスタによるバス使用時間が短いとき、
次のハスマスタが決定される間バスがアイドル状態にな
る。このことは技術の進展伴い、マイクロプロセッサ等
の高速化が益々図られるためバス使用時間が短くなる傾
向にあり、上記バスのアイドル状態が頻繁に発生するも
のとなり、プロセッサの高速化と逆行してシステムのス
ループットを低下させてしまうという問題が生じる。
いては、複数のプロセッサが同時にバス要求を行った場
合、現在のバス占有権を持つバスマスタのデータ転送
中、言い換えるならば、バス使用期間に次のバスマスタ
を決めるアービトレーションを行う。しかし、このバス
マスタの決定には一定の時間が費やされる。そのため、
上記現在のバスマスタによるバス使用時間が短いとき、
次のハスマスタが決定される間バスがアイドル状態にな
る。このことは技術の進展伴い、マイクロプロセッサ等
の高速化が益々図られるためバス使用時間が短くなる傾
向にあり、上記バスのアイドル状態が頻繁に発生するも
のとなり、プロセッサの高速化と逆行してシステムのス
ループットを低下させてしまうという問題が生じる。
この発明の目的は、バス使用効率の向上を図ったバス
アービトレーション方式を提供することにある。
アービトレーション方式を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
複数のモジュールによるバス使用の要求に対してそれぞ
れに割り当てられた優先順位に従いバス使用順序を連続
的に決定するとともに、それを各モジュールに記憶させ
ておき、各モジュールがその記憶されたバス使用順位に
従ってバスマスタになるようにする。
要を簡単に説明すれば、下記の通りである。すなわち、
複数のモジュールによるバス使用の要求に対してそれぞ
れに割り当てられた優先順位に従いバス使用順序を連続
的に決定するとともに、それを各モジュールに記憶させ
ておき、各モジュールがその記憶されたバス使用順位に
従ってバスマスタになるようにする。
上記した手段によれば、複数のバス要求に対して連続
してその順位を決めるものであるため、その順位に従い
バスマスタの交代を効率よく行うことができる。
してその順位を決めるものであるため、その順位に従い
バスマスタの交代を効率よく行うことができる。
第１図には、この発明に係るバスアービトレーション
方式が適用されたマイクロコンピュータシステムの一実
施例のブロック図が示されている。この実施例のマイク
ロコンピュータシステムは、バスマスタとなり得るマイ
クロプロセッサ等を含む複数のモジュールから構成され
る。同図では、１つのモジュールＡの内部構成が代表と
して例示的に示され、他の例示的に示されたモジュール
Ｘはブラックボックスで示している。
方式が適用されたマイクロコンピュータシステムの一実
施例のブロック図が示されている。この実施例のマイク
ロコンピュータシステムは、バスマスタとなり得るマイ
クロプロセッサ等を含む複数のモジュールから構成され
る。同図では、１つのモジュールＡの内部構成が代表と
して例示的に示され、他の例示的に示されたモジュール
Ｘはブラックボックスで示している。
モジュールＡは、制御の中心であるマイクロプロセッ
サCPUに対して、バス調停機能を実現する優先レベル番
号発生回路BNG、優先レベル比較回路BCP、アービトレー
ション制御回路ABC及びバスマスタ順序記憶回路MRGが設
けられる。上記優先レベル番号発生回路BNGは、アービ
トレーションの際に優先レベルの比較のために、自己に
割り当てられた固有の優先レベル番号を発生する。優先
レベル比較回路BCPは、上記自己の優先レベル番号▲
▼と、バス上で複数のモジュールによりワイ
ヤードオア論理等により構成されたバス優先レベル番号
▲▼とを比較しその一致／不一致を検出す
る。アービトレーション制御回路ABCは、上記優先レベ
ル番号発生回路BNGと優先レベル比較回路BCPの動作に必
要なタイイング信号TM1とTM2を発生させる。
サCPUに対して、バス調停機能を実現する優先レベル番
号発生回路BNG、優先レベル比較回路BCP、アービトレー
ション制御回路ABC及びバスマスタ順序記憶回路MRGが設
けられる。上記優先レベル番号発生回路BNGは、アービ
トレーションの際に優先レベルの比較のために、自己に
割り当てられた固有の優先レベル番号を発生する。優先
レベル比較回路BCPは、上記自己の優先レベル番号▲
▼と、バス上で複数のモジュールによりワイ
ヤードオア論理等により構成されたバス優先レベル番号
▲▼とを比較しその一致／不一致を検出す
る。アービトレーション制御回路ABCは、上記優先レベ
ル番号発生回路BNGと優先レベル比較回路BCPの動作に必
要なタイイング信号TM1とTM2を発生させる。
優先レベル比較回路BCPは、優先レベル番号発生回路B
NGに対して、その出力を制御するアービトレーションエ
ンド信号▲▼を送出する。優先レベル比較
回路BCPは、その比較動作により形成した使用順序信号
▲▼をバスマスタ順序記憶回路MRGに送出す
る。
NGに対して、その出力を制御するアービトレーションエ
ンド信号▲▼を送出する。優先レベル比較
回路BCPは、その比較動作により形成した使用順序信号
▲▼をバスマスタ順序記憶回路MRGに送出す
る。
マイクロプロセッサCPUは、バス要求信号▲▼
を発生させて、それを上記バスアービトレーション制御
回路ABCと外部のバスBUSに送出する。また、マイクロプ
ロセッサMPUは、後述するようなバス調整動作によっ
て、バスマスタになるとバスの使用状態を表すバスビジ
ー信号▲▼を出力する。このバスビジー信号▲
▼は、上記バスマスタ順序記憶回路MRGにも供
給される。
を発生させて、それを上記バスアービトレーション制御
回路ABCと外部のバスBUSに送出する。また、マイクロプ
ロセッサMPUは、後述するようなバス調整動作によっ
て、バスマスタになるとバスの使用状態を表すバスビジ
ー信号▲▼を出力する。このバスビジー信号▲
▼は、上記バスマスタ順序記憶回路MRGにも供
給される。
同図において、ブラックボックスで示した他の例示的
に示されているモジュールＸも、上記同様なバス調停回
路が設けられる。上記バス要求信号▲▼やバスビ
ジー信号▲▼及び優先レベル番号発生回路BNG
の出力は、システムバスBUS上においてワイヤードオア
が採られている。
に示されているモジュールＸも、上記同様なバス調停回
路が設けられる。上記バス要求信号▲▼やバスビ
ジー信号▲▼及び優先レベル番号発生回路BNG
の出力は、システムバスBUS上においてワイヤードオア
が採られている。
なお、第１図において、マイクロコンピュータシステ
ムにあっては、システムバスBUS中に上記バス調停用の
コントロール信号の他、データ転送等に使用される各種
制御信号を伝える制御バス、データバス及びアドレスバ
スも含むものであるが、この発明とは直接関係がないた
め同図では省略して示している。それ故、各モジュール
ＡやモジュールＸとシステムバスBUSとの間に存在する
制御線、データ信号線及びアドレス信号線は省略されて
いる。
ムにあっては、システムバスBUS中に上記バス調停用の
コントロール信号の他、データ転送等に使用される各種
制御信号を伝える制御バス、データバス及びアドレスバ
スも含むものであるが、この発明とは直接関係がないた
め同図では省略して示している。それ故、各モジュール
ＡやモジュールＸとシステムバスBUSとの間に存在する
制御線、データ信号線及びアドレス信号線は省略されて
いる。
モジュールＡのマイクロプロセッサCPUがシステムバ
スBUS上のメモリ装置等のアクセスのためにシステムバ
スBUSを使用したいとき、バス要求信号▲▼をロ
ウレベルにアサートする。このバス要求信号▲▼
は、モジュールＡのバス調停動作を制御するアービトレ
ーション制御回路ABCに供給されると共に、システムバ
スBUSを介して他のモジュールにもモジュールＡがバス
要求状態であることを知らせる。
スBUS上のメモリ装置等のアクセスのためにシステムバ
スBUSを使用したいとき、バス要求信号▲▼をロ
ウレベルにアサートする。このバス要求信号▲▼
は、モジュールＡのバス調停動作を制御するアービトレ
ーション制御回路ABCに供給されると共に、システムバ
スBUSを介して他のモジュールにもモジュールＡがバス
要求状態であることを知らせる。
アービトレーション制御回路ABCは、上記バス要求信
号▲▼を受けてタイミング信号TM1をアサートす
ることにより。優先レベル番号発生回路BNGに対して自
己に割り当てられた優先レベル番号の発生を要求する。
優先レベル番号発生回路BNGは、上記タイミング信号TM1
の供給に応じて、上記自己に割り当てられた優先レベル
番号をバス上と優先レベル比較回路BCPに出力する。他
のモジュールにおいても、バス使用の要求があると、そ
れに応じてシステムバスBUSに優先レベル番号を送出す
る。それ故、システムバス上の優先レベル番号▲
▼は、同時にバス要求を行っている複数からなる
モジュールに割り当てられた優先レベル番号がワイヤー
ドオアされたものとなる。これに対して各モジュールＡ
等において、それぞれの優先レベル番号発生回路BNGか
ら優先レベル比較回路BCPに供給される優先レベル番号
▲▼は、各モジュールに割り当てられた固
有の番号となるものである。
号▲▼を受けてタイミング信号TM1をアサートす
ることにより。優先レベル番号発生回路BNGに対して自
己に割り当てられた優先レベル番号の発生を要求する。
優先レベル番号発生回路BNGは、上記タイミング信号TM1
の供給に応じて、上記自己に割り当てられた優先レベル
番号をバス上と優先レベル比較回路BCPに出力する。他
のモジュールにおいても、バス使用の要求があると、そ
れに応じてシステムバスBUSに優先レベル番号を送出す
る。それ故、システムバス上の優先レベル番号▲
▼は、同時にバス要求を行っている複数からなる
モジュールに割り当てられた優先レベル番号がワイヤー
ドオアされたものとなる。これに対して各モジュールＡ
等において、それぞれの優先レベル番号発生回路BNGか
ら優先レベル比較回路BCPに供給される優先レベル番号
▲▼は、各モジュールに割り当てられた固
有の番号となるものである。
したがって、優先レベル比較回路BCPに供給される２
つの優先レベル番号▲▼と▲
▼とは必ずしも一致しない。例えば、モジュールＡにお
ける優先レベル比較回路BCPは、上記バスBUS上の優先レ
ベル番号▲▼と優先レベル番号発生回路BN
GからのモジュールＡの固有の優先レベル番号▲
▼とを、アービトレーション制御回路ABCからの
比較タイミング信号TM2により比較し、最終的に一致し
ていれば優先レベル番号発生回路BNGに対してアービト
レーション終了番号▲▼を出力して、モジ
ュールＡの優先レベル番号をネゲートさせてアービトレ
ーションから撤退する。ここで、優先レベル比較結果の
一致は、そのモジュールＡがバスマスタになれることを
意味する。
つの優先レベル番号▲▼と▲
▼とは必ずしも一致しない。例えば、モジュールＡにお
ける優先レベル比較回路BCPは、上記バスBUS上の優先レ
ベル番号▲▼と優先レベル番号発生回路BN
GからのモジュールＡの固有の優先レベル番号▲
▼とを、アービトレーション制御回路ABCからの
比較タイミング信号TM2により比較し、最終的に一致し
ていれば優先レベル番号発生回路BNGに対してアービト
レーション終了番号▲▼を出力して、モジ
ュールＡの優先レベル番号をネゲートさせてアービトレ
ーションから撤退する。ここで、優先レベル比較結果の
一致は、そのモジュールＡがバスマスタになれることを
意味する。
上記比較動作をより詳細に説明すると、以下のように
なる。優先レベル番号が４ビットからなる場合、最大16
個のモジュールに対して優先順位を割り当てることがで
きる。1111が最も優先順位が高く0000が最も優先順位が
低いものとする。上記16個のモジュールが全て同時にバ
ス使用の要求をしているとすると、バスBUS上の優先レ
ベルは1111になっている。最初の比較動作では、最上位
ビットが比較され、最上位ビットが１である固有優先レ
ベルを持つ８個のモジュールがとりあえず一致し、次に
説明する第２位ビットの比較動作に移行する。上記最初
の比較動作において最上位ビットが０の８個のモジュー
ルは不一致になるので、優先レベル番号の出力が一時的
に停止される。
なる。優先レベル番号が４ビットからなる場合、最大16
個のモジュールに対して優先順位を割り当てることがで
きる。1111が最も優先順位が高く0000が最も優先順位が
低いものとする。上記16個のモジュールが全て同時にバ
ス使用の要求をしているとすると、バスBUS上の優先レ
ベルは1111になっている。最初の比較動作では、最上位
ビットが比較され、最上位ビットが１である固有優先レ
ベルを持つ８個のモジュールがとりあえず一致し、次に
説明する第２位ビットの比較動作に移行する。上記最初
の比較動作において最上位ビットが０の８個のモジュー
ルは不一致になるので、優先レベル番号の出力が一時的
に停止される。
第２位ビットの比較動作においては４個のモジュール
において上記同様に比較一致となり次の第３位ビットの
比較に移行し、残り４個のモジュールは不一致となって
一時的に優先レベルの出力が停止される。
において上記同様に比較一致となり次の第３位ビットの
比較に移行し、残り４個のモジュールは不一致となって
一時的に優先レベルの出力が停止される。
第３位ビットの比較動作においては２個のモジュール
において上記同様に比較一致となり次の最下位ビットの
比較に移行し、残り２個のモジュールは不一致となって
一時的に優先レベルの出力が停止される。
において上記同様に比較一致となり次の最下位ビットの
比較に移行し、残り２個のモジュールは不一致となって
一時的に優先レベルの出力が停止される。
最下位ビットの比較動作においては１個のモジュール
において上記同様に比較一致が得られるので、それが最
終的な優先レベルの一致とされる。
において上記同様に比較一致が得られるので、それが最
終的な優先レベルの一致とされる。
上記のようにして、1111が割り当てられたモジュール
が第１のバスマスタ順位とされて、そのバスマスタ順序
記憶回路MRGに記憶されるとともに、アービトレーショ
ン終了番号▲▼がアサートされて、その優
先レベル1111がバスBUSに送出されることが禁止され
る。
が第１のバスマスタ順位とされて、そのバスマスタ順序
記憶回路MRGに記憶されるとともに、アービトレーショ
ン終了番号▲▼がアサートされて、その優
先レベル1111がバスBUSに送出されることが禁止され
る。
上記のようにして、例えばモジュールＡが第１位の順
位を獲得すると、第２図のタイミング図に示すようにバ
スマスター信号▲▼がマイクロプロセッサ
CPUに伝えられ、モジュールＡのマイクロプロセッサCPU
がバスビジー信号▲▼を出力するとともにバス
使用を行う。
位を獲得すると、第２図のタイミング図に示すようにバ
スマスター信号▲▼がマイクロプロセッサ
CPUに伝えられ、モジュールＡのマイクロプロセッサCPU
がバスビジー信号▲▼を出力するとともにバス
使用を行う。
このモジュールＡによるバス使用と並行して、引き続
き第２位のバスマスタ順位の決定が行われる。すなわ
ち、上記のような最優先レベル1111を持つモジュールＡ
を除いたアービトレーション動作が行われる。
き第２位のバスマスタ順位の決定が行われる。すなわ
ち、上記のような最優先レベル1111を持つモジュールＡ
を除いたアービトレーション動作が行われる。
上記最優先レベルの1111を除いても、システムバスBU
S上の優先レベルは残り15個の優先レベルがワイヤード
オアされる結果、上記のように1111のままである。
S上の優先レベルは残り15個の優先レベルがワイヤード
オアされる結果、上記のように1111のままである。
第２位の順位を決定する最上位ビットの比較動作にお
いて、最上位ビットが１である固有優先レベルを持つ７
個のモジュールがとりあえず一致し、次に説明する第２
位ビットの比較動作に移行する。上記最初の比較動作に
おいて最上位ビットが０の８個のモジュールは前記同様
に不一致になるので優先レベル番号の出力が一時的に停
止される。
いて、最上位ビットが１である固有優先レベルを持つ７
個のモジュールがとりあえず一致し、次に説明する第２
位ビットの比較動作に移行する。上記最初の比較動作に
おいて最上位ビットが０の８個のモジュールは前記同様
に不一致になるので優先レベル番号の出力が一時的に停
止される。
第２位ビットの比較動作においては３個のモジュール
において上記同様に比較一致となり次の第３位ビットの
比較に移行し、残り４個のモジュールは不一致となって
一時的に優先レベルの出力が停止される。
において上記同様に比較一致となり次の第３位ビットの
比較に移行し、残り４個のモジュールは不一致となって
一時的に優先レベルの出力が停止される。
第３位ビットの比較動作においては１個のモジュール
において上記同様に比較一致となり次の最下位ビットの
比較に移行し、残り２個のモジュールは不一致となって
一時的に優先レベルの出力が停止される。この結果、バ
スBUS上の最下位ビットは1101の出力が禁止されるから
１から０に変化する。
において上記同様に比較一致となり次の最下位ビットの
比較に移行し、残り２個のモジュールは不一致となって
一時的に優先レベルの出力が停止される。この結果、バ
スBUS上の最下位ビットは1101の出力が禁止されるから
１から０に変化する。
したがって、最下位ビットの比較動作においてはバス
上の優先レベルが1110になり、1110の第２位のモジュー
ルにおいて上記同様に比較一致が得られるので、それが
最終的な優先レベルの一致とされる。したがって、例え
ば図示しないモジュールＢのバスマスタ順位記憶回路MR
Gには第22位が記憶されるとともに、上記アービトレー
ション終了信号▲▼がアサートされて、上
記優先レベル1110の出力が禁止されるものとなる。
上の優先レベルが1110になり、1110の第２位のモジュー
ルにおいて上記同様に比較一致が得られるので、それが
最終的な優先レベルの一致とされる。したがって、例え
ば図示しないモジュールＢのバスマスタ順位記憶回路MR
Gには第22位が記憶されるとともに、上記アービトレー
ション終了信号▲▼がアサートされて、上
記優先レベル1110の出力が禁止されるものとなる。
以下、同様にして最上位ビットが１となる残り６のモ
ジュールの優先順位が決まると、最上位ビットが１のモ
ジュールからの優先レベル番号の送出が禁止されるの
で、システムバスBUS上の優先レベルは0111に変化す
る。
ジュールの優先順位が決まると、最上位ビットが１のモ
ジュールからの優先レベル番号の送出が禁止されるの
で、システムバスBUS上の優先レベルは0111に変化す
る。
これにより、最上位ビットが０となる８個のモジュー
ル間において、第２位ビットからの比較動作が上記同様
にして行われる。
ル間において、第２位ビットからの比較動作が上記同様
にして行われる。
一方、上記のようなアービトレーション動作と並行と
して行われるいるモジュールＡがバス使用を終了する
と、バスビジー信号▲▼をハイレベルにネゲー
トする。各モジュールのバスマスタ順位記憶回路MRG
は、上記バスビジー信号▲▼のハイレベルに応
じて、その順位が−１にディクレメントされる。したが
って、第２位のバスマスタ記憶回路MRGの記憶内容が１
になってそのバスマスター信号▲▼をアサ
ートして対応するマイクロプロセッサCPUに伝える。こ
れにより、モジュールＢのマイクロプロセッサCPUが交
代してバス使用を開始する。以下、上記決められた順位
に従って最終順位まで各モジュールがバスマスタとな
る。
して行われるいるモジュールＡがバス使用を終了する
と、バスビジー信号▲▼をハイレベルにネゲー
トする。各モジュールのバスマスタ順位記憶回路MRG
は、上記バスビジー信号▲▼のハイレベルに応
じて、その順位が−１にディクレメントされる。したが
って、第２位のバスマスタ記憶回路MRGの記憶内容が１
になってそのバスマスター信号▲▼をアサ
ートして対応するマイクロプロセッサCPUに伝える。こ
れにより、モジュールＢのマイクロプロセッサCPUが交
代してバス使用を開始する。以下、上記決められた順位
に従って最終順位まで各モジュールがバスマスタとな
る。
なお、この実施例では、上記バス要求信号がアサート
されている間常にバス順位を決定する。そのため、１つ
の順位が決定された後にそれより優先順位の高いモジュ
ールが新たにバス要求を行った場合、実際には高い優先
順位を持つにも係わらず遅い順位に登録されることにな
る。すなわち、上記優先レベルは順位未決定のモジュー
ル間のみで有効であり、バスマスタ順位記憶回路の順位
は不変となるものである。
されている間常にバス順位を決定する。そのため、１つ
の順位が決定された後にそれより優先順位の高いモジュ
ールが新たにバス要求を行った場合、実際には高い優先
順位を持つにも係わらず遅い順位に登録されることにな
る。すなわち、上記優先レベルは順位未決定のモジュー
ル間のみで有効であり、バスマスタ順位記憶回路の順位
は不変となるものである。
また、一定期間のバス要求を同時バス要求とみなして
順位を決定して、最下位順位を持つモジュールがバスの
使用を終えた後に、再び上記順位を決定する方式として
もよい。この場合、上記バスマスタ順位記憶回路MRGに
有効な順位を持たないモジュールからのバス要求は待た
されることになる。
順位を決定して、最下位順位を持つモジュールがバスの
使用を終えた後に、再び上記順位を決定する方式として
もよい。この場合、上記バスマスタ順位記憶回路MRGに
有効な順位を持たないモジュールからのバス要求は待た
されることになる。
あるいは、適当な制御信号を追加して、その優先度に
応じて、バスマスタ順位記憶回路の順位を選択的にクリ
アさせて、遅れてバス要求を出したモジュールのバスマ
スタ順位を繰り上げるような機能を付加するものであっ
てもよい。
応じて、バスマスタ順位記憶回路の順位を選択的にクリ
アさせて、遅れてバス要求を出したモジュールのバスマ
スタ順位を繰り上げるような機能を付加するものであっ
てもよい。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）複数のモジュールによるバス使用の要求に対して
それぞれに割り当てられた優先順位に従いバス使用順序
を決定するとともに、それを各モジュールに記憶させて
おき、各モジュールがその記憶されたバス使用順位に従
ってバスマスタになるようにする。この構成において
は、複数のバス要求に対して連続してその順位を決めて
おくものであるため、バスマスタのバス使用時間に無関
係にバスマスタの交代を効率よく行うことができるとい
う効果が得られる。
ある。すなわち、 （１）複数のモジュールによるバス使用の要求に対して
それぞれに割り当てられた優先順位に従いバス使用順序
を決定するとともに、それを各モジュールに記憶させて
おき、各モジュールがその記憶されたバス使用順位に従
ってバスマスタになるようにする。この構成において
は、複数のバス要求に対して連続してその順位を決めて
おくものであるため、バスマスタのバス使用時間に無関
係にバスマスタの交代を効率よく行うことができるとい
う効果が得られる。
（２）上記（１）により、マイクロプロセッサの高速化
に伴うバス使用時間の短縮化に対応してシステムのスー
ルプットの向上を図ることができるという効果が得られ
る。
に伴うバス使用時間の短縮化に対応してシステムのスー
ルプットの向上を図ることができるという効果が得られ
る。
以上本考案者によってなされた発明の実施例に基づき
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、アービトレ
ーション制御回路ABCにおいてバスマスタの順位を決定
する現在のアービトレーションから次のアービトレーシ
ョン開始までの一定の期間は、システムの同期クロック
等を利用して形成するものや、タイマーにて形成するも
の等種々の実施形態を採ることができる。優先レベル番
号発生回路BNGは、その緊急度に応じて優先レベルを繰
り上げる機能を付加するもの等であってもよい。バス上
の優先レベルと自己の優先レベルを比較して、その順位
を決定する方式ないし回路は、ディジーチェインを利用
するもの等種々の実施形態を採ることができる。
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、アービトレ
ーション制御回路ABCにおいてバスマスタの順位を決定
する現在のアービトレーションから次のアービトレーシ
ョン開始までの一定の期間は、システムの同期クロック
等を利用して形成するものや、タイマーにて形成するも
の等種々の実施形態を採ることができる。優先レベル番
号発生回路BNGは、その緊急度に応じて優先レベルを繰
り上げる機能を付加するもの等であってもよい。バス上
の優先レベルと自己の優先レベルを比較して、その順位
を決定する方式ないし回路は、ディジーチェインを利用
するもの等種々の実施形態を採ることができる。
この発明は、バスマスタとなり得る複数のモジュール
からなるシステムのバスアービトレーション方式に広く
利用できる。
からなるシステムのバスアービトレーション方式に広く
利用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、複数のモジュールによるバス使用の要求
に対してそれぞれに割り当てられた優先順位に従いバス
使用順序を決定してそれを各モジュールに記憶させてお
くとともに、各モジュールがその記憶されたバス使用順
位に従ってバスマスタになるようにすることにより、バ
スマスタのバス使用時間に無関係にバスマスタの交代を
効率よく行うことができる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、複数のモジュールによるバス使用の要求
に対してそれぞれに割り当てられた優先順位に従いバス
使用順序を決定してそれを各モジュールに記憶させてお
くとともに、各モジュールがその記憶されたバス使用順
位に従ってバスマスタになるようにすることにより、バ
スマスタのバス使用時間に無関係にバスマスタの交代を
効率よく行うことができる。
第１図は、この発明に係るバスアービトレーション方式
が適用されたマルチマイクロコンピュータシステムの一
実施例を示すブロック図、 第２図は、そのアービトレーション動作の一例を説明す
るためのタイミング図である。 CPU……マイクロプロセッサ、ABC……アービトレーショ
ン制御回路、BNG……優先レベル番号発生回路、BCP……
優先レベル比較回路、MRG……バスマスタ順序記憶回
路、BUS……システムバス
が適用されたマルチマイクロコンピュータシステムの一
実施例を示すブロック図、 第２図は、そのアービトレーション動作の一例を説明す
るためのタイミング図である。 CPU……マイクロプロセッサ、ABC……アービトレーショ
ン制御回路、BNG……優先レベル番号発生回路、BCP……
優先レベル比較回路、MRG……バスマスタ順序記憶回
路、BUS……システムバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 孝明 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 高野 誠 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 宮下 公一 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 昭63−223853（ＪＰ，Ａ) 実開 昭60−123046（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】複数のモジュールによるバス使用の要求に
対してそれぞれに割り当てられた優先順位に従いバス使
用順序を連続的に決定して各モジュールにそれぞれの使
用順位を記憶させるとともに、その記憶されたバス使用
順位に従って複数のモジュール間でのバス使用権の受け
渡しを行うようにしたことを特徴とするバスアービトレ
ーション方式。 - 【請求項２】上記各モジュールは、自己に割り当てられ
た優先レベル番号をシステムバス上に出力させる優先レ
ベル番号発生回路と、システムバス上の優先レベル番号
と上記自己の優先レベル番号とを比較してその順位を決
定する優先レベル比較回路と、上記優先レベル比較回路
により形成された順位を記憶するとともに、自己のバス
使用順位を検出する順位記憶回路とを含むことを特徴と
する特許請求の範囲第１項記載のバスアービトレーショ
ン方式。 - 【請求項３】上記各モジュールは、マイクロプロセッサ
機能を持つ半導体集積回路装置であることを特徴とする
特許請求の範囲第１又は第２項記載のバスアービトレー
ション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP714589A JP2712130B2 (ja) | 1989-01-13 | 1989-01-13 | バスアービトレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP714589A JP2712130B2 (ja) | 1989-01-13 | 1989-01-13 | バスアービトレーション方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02187850A JPH02187850A (ja) | 1990-07-24 |
| JP2712130B2 true JP2712130B2 (ja) | 1998-02-10 |
Family
ID=11657902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP714589A Expired - Fee Related JP2712130B2 (ja) | 1989-01-13 | 1989-01-13 | バスアービトレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712130B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05298229A (ja) * | 1992-04-15 | 1993-11-12 | Nec Ibaraki Ltd | チャネルシステム |
| JPH06337843A (ja) * | 1993-05-28 | 1994-12-06 | Fujitsu Ltd | データ転送制御方法 |
-
1989
- 1989-01-13 JP JP714589A patent/JP2712130B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02187850A (ja) | 1990-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |