JPS5995753A

JPS5995753A - デ−タ転送方式

Info

Publication number: JPS5995753A
Application number: JP57206603A
Authority: JP
Inventors: Eiji Minamitani; 南谷　英二; Takao Makiyama; 牧山　貴生
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-11-25
Filing date: 1982-11-25
Publication date: 1984-06-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明はデータ転送方式、さら（＝詳しく言えば、クロ
ックを伝送するタロツク伝送線と上記クロックに同期し
たデータを伝送するデータ伝送線を別個に設けてデータ
送信部とデータ受信部とを接続したデータ転送方式に関
する。

従来技術と問題点文字数字等のキャラクタとコード化したデータを転送す
る方式としては、調歩式、同期式等が知られている。

第１図（二従来より知られている調歩式データ転送方式
の一例の構成を示す。転送されるデータは例えば８ビツ
トより成るものとする。伝送線は平常時は”１＃の状態
にあり、転送すべきデータの０”、ｌ１１ｊｌに対応し
て同じくＩＱ＃−１＃を状態をとる。

上記の８ビツトのデータは、パ０＃のスタート・ビット
（ＳＴ）を前（二、′１”のストップビット（ｓｐ）を
後（二付加して送出される。

第１図（二おいて、Ｓは送信部、Ｒは受信部、Ｌは伝送
線、ＳＲはシフト・レジスタ、ＳＴＤはスタート・ビッ
ト検出回路、ＣＴＲ０はカウンタで、受信部Ｒで用意さ
れるタロツクを所定数、計数したとき、出力パルスを送
出する。この出力パルスは入力データのビットにほぼ同
期するタロツクＣＬＫ。

を構成する。ＣＴＲ１もカウンタで、タロツクＣＬＫ。

を１０個計数したとき出力＋１１＃をアンド・ゲートＡ
の一方の入力端子（二送出する。ＲＧはレジスタである
。

伝送路りから第２図りに示すデータ１が転送されてくる
と、まず、スタート・ピッ）　ＳＴＩがスタート・ビッ
ト検出回路ＳＴＤで検知され（伝送線りが′１ｎからパ
０”（二なる）、その検出出力でカウンタＣＴＲ０が起
動され、データ受信部Ｒで用意されたクロックの計数を
開始し、一定数を計数する毎（二人力するデータのビッ
ト（二同期するクロックＣＬＫ１を送出する。第２図Ｃ
ＬＫ、−二このクロックＣＬＫ、の波形を示１−０このクロックＣＬＫ１はシフト・レジスタＳＲのＣＬＫ
端子（−与えられ、そのとき、シフト・レジスタＳＲの
データ入力端子りに加えられているデータが蓄積される
。この場合スタート・ビットＳＴ１の表わしている０＃
が蓄積される。続いて、クロックＣＬＫＩ毎にデータ１
（第２図Ｌ）を構成しているビット情報が順次（二蓄積
される。カウンタＣＴＲ１がクロックＣＬＫＩを１０個
計数して出力“１”を送出するとさ、ストップビットＳ
Ｐ１”１”が入力する。

従ってアンド・ゲートＡはその２人力が１１＃どなるの
で”１”を出力し、これがレジスタＲＧのＣＬＫ端子に
与えられるから、シフト・レジスタＳＲのセル１〜セル
８に格納された、８ビツトのデータ１はそのデータ出力
端子Ｑ１〜Ｑ８より、レジスタＲＧのデータ入力端子Ｄ
１〜Ｄ８を経てレジスタＲＧに転送蓄積され必要な向き
（二利用されることとなる。

アンド・ゲートＡの出力が′１′となり、データ１がレ
ジスタＲＧに蓄積された後はシフト・レジスタＳＲ、カ
ウンタＣＴＲ，、ＣＴＲ１等をクリヤし、次のデータ、
例えばデータ２の受信に対して準備する。

上記の従来技術（二よる調歩式データ転送方式はその受
信側にクロック発生器（図示せず）、スタート・ピット
検出回路ＳＴＤ、カウンタＣＴＲｏ　、　ＣＴＲＩ等を
必要とし、その構成が複雑でハード・ウェアの所要量が
多くなる欠点があった。

また、従来より知られている同期式（＝おいても、デー
タ、クロックおよびキャラク同期信号が送られ、受信側
ではこれ等の信号を処理してデータの受信を行なうので
、信号線の本数を少くすることはできず、受信回路も簡
単化することができない欠点があった。

発明の目的本発明は、上記の従来のデータ転送方式の欠点を除き、
その受信部における受信回路を簡単化し、信号線の本数
の削減を図ることを目的とする。

発明の実施例以下、本発明の一実施例を図面（二ついて説明する。

第３図は本発明の一実施例の構成を示すブロック図、第
４図は第３図の実施例におけるデータ信号および同期ク
ロックの波形図である。第６図（二おいて、Ｓはデータ
送信部、Ｒはデータ受信部、ＬＤはデータ伝送線、ＬＳ
はクロック伝送線であり、ＳＲおよびＲＧは第１図と同
様（二それぞれシフト。

レジスタおよびレジスタ、Ａは６人力のアンド・ゲート
である。

第４図はデータ伝送線ＬＤおよびクロック伝送線ＬＳを
伝送される信号の波形図である。

データ伝送線ＬＤを伝送されるデータ信号は１つのキャ
ラクタにつき、例えば８ビツトのデータ信号で構成され
るものとする。上記８個のビット列の信号の前に“１＃
のスタート・ビットを１ビツトと同じく信号の後（二″
′１＃のストップ・ビットを１ビツト付加し、金計１０
ビットの信号で１つのキャラクタ情報を送るものとする
。第４図のＬＤはデータ伝送線ＬＤ上の信号の波形を示
すもので、図において、１，２はそれぞれ１個のキャラ
クタに対応する８ビツトのデータを、ＳＴＩ　＋　ＳＴ
２はスタート・ビットを、ＳＰ、はストップ・ビットを
示す。第４図のＬＳはクロック伝送線ＬＳ上のクロツり
信号の波形を示すもので、各クロックは第４図ＬＤに示
すデータのビット（−同期して′０″と′１＃とに変化
する。

データ伝送線ＬＤの平常状態（データを伝送していない
とき）では、該データ伝送線ＬＤは０＃の状態にあり、
従って、クロック伝送線ＬＳからクロック（’１”）が
シフト・レジスタＳＲのＣＬＫ端子に入力する毎に、シ
フト・レジスタは′０＃を入力させ、また蓄積したデー
タを１つづつシフトする。

データの伝送が開始され、第４図ＬＤに示す通りデータ
１の前（−付加されたスタート・ビットＳＴ１が、シフ
ト・レジスタＳＲのデータ入力端子りに入力し、さらＣ
ニクロツク伝送線ＬＳより該スタート・ビットＳＴＩに
同期するタロツクが送られ情報＠１＃がＣＬＫ端子に入
力すると、スタート・ビットＳＴ１に該当するビット情
報″′１”がシフト・レジスタＳＲのセルＣＯ（図示せ
ず）（＝蓄積される。

クロック伝送線Ｌ８よりの次のクロックがシフト・レジ
スタＳＲのＣＬＫ端子に入力すると、セルＣ８のビット
情報は次のセルＣＩＣ二１歩シフトスるととも（二、新
しくデータ入力端子りに人力したビット（転送すべきキ
ャラクタを示すコードの第１のビット）情報をセルＣｏ
ｉ二格納する。

このようにして、受信したスタート・ビットＳＴＩとし
て１′１”の１ビツト、キャラクタ・データ１を示す８
ビツトおよびストップ・ビットＳＰ＋としてパ１”の１
ビツト、合計１０ビツトがシフト・レジスタＳＲのセル
Ｃ３−ＣＯ（二格納される。このセルＣｏ〜Ｃ９はシフ
ト・レジスタＳＲにおいて一定の位置にあることは昌う
までもない。

シフト・レジスタＳＲｉ二おいて、Ｑｏ、Ｑ＋〜Ｑａ　
＋Ｑ、はセルＣ３−Ｃ０の内容を出力する端子である。

上記のようにして、スタート・ピッ）Ｓ’ｌ’、ｉビッ
ト、データ１０８個のビットおよびストップ・ピッ１．
　ＳＰ、　１ビツトの１０ビツトの受信を完了すればセ
ルＣ０にスタート・ビットＳＴ、のゝ′１＃がまた。

セルＣ０にストップ・ピッ）　ＳＰＩの“１”が蓄積さ
れ、該データ１０８個のビット列はセル自〜Ｃａｔ二亘
って蓄積される。

上記のようにしてデータ１の受信が正常に完了しスター
ト・ビット５Ｔ１（“１＃）およびストップ・ピッ）　
ＳＰ＋（“１”）がそれぞれ蓄積されるべき上記シフト
・レジスタの位置すなわち、この場合、セルＣ８および
Ｃ，に蓄積されれば、該位置（セルＣ８およびＣ，）ｌ
二対応するデータ出力端子ＱｏおよびＱ９はそれぞれ１
”を出力するので、これ等両出力の論理積は１１”とな
る。ストップ・ピッ）　ＳＰ、に同期するクロックが存
在する期間中は、アンド・ゲートＡは、その３人力（そ
のうちの２人力は上記データ出力端子Ｑ０およびＱ９よ
りの出力）が”１＃どなるので′１＃を出力し、レジス
タＲＧのＣＬＫ端子を附勢する。従って、シフト・レジ
スタＳＲのデータ出力端子Ｑ！〜Ｑ８から出力している
上記データ１０ビツト情報をレジスタＲＧのデータ入力
端子り、−Ｄ♂を介してレジスタＲＧに転送する。この
ようにして、データ伝送線ＬＤから伝送されたデータが
、まづ正常にシフト・レジスタ５Ｒ（＝蓄積され、その
データ出力端子Ｑ０とＱ９との出力の論理積が１″とな
ったとき、スタート・ビットＳＴ□とストップ・ビット
ＳＰ＋とが除去され、データ１がレジスタＲＧ　４二転
送され、受信が終了する。

データの受信が終了すれば、換言すればデータ送信部Ｓ
からデータ受信部Ｒヘデータの転送が終了すれば、デー
タ伝送線ＬＤの状態は＠０＃（二戻るが、クロック伝送
線ＬＳは、転送データがなくなった後も前記クロックの
転送を中止せず継続して行なう。

データ非転送中はデータ伝送線ＬＤは′０＃に保たれ、
従って、シフト・レジスタＳＲのデータ入力端子りが”
Ｏ’ｌ二保持されるので、クロック伝送線ＬＳを送られ
てくるクロックを、シフト・レジスタＳＲで受信したデ
ータ１０ビツトの数（前記では１０個）より多く受信す
れば、シフト・レジスタＳＲのセルＣｏ−Ｃ９にはその
内容にすべて＠０”が書込まれ、シフト・レジスタＳＲ
はクリヤされる。そして新しいデータ、例えば第４図１
＝示すデータ２、の受信に対して準備される。

上記のように構成すれば上記シフト・レジスタＳＲをク
リヤするのに、１個のキャラクタデータの転送終了後、
少くとも１個のデータ（スタート・ビットおよびストッ
プ・ビットを含む）転送に要する時間を必要とする。換
菖すれば、１つのキャラクタに対するデータな送出後、
少くとも１つのキャラクタ（二対するデータ転送に必要
な時間を待だな番すればならない。なお、第３図におい
て１つのデータの受信終了時、すなわち、レジスタＲＧ
（＝受信データが転送蓄積された後、アンド・ゲートＡ
の出力”１＃を利用してシフト・レジスタＳＲをクリヤ
するようにすれば、データ受信後直ち（二次のデータの
受信を行なうようにすることも可能である。

以上、本発明の一実施例（二ついて説明したが、本発明
は上記実施例に限定されるものではなく、その技術的範
囲で種々の変形が可能である（たとえばデータ伝送を負
論理にしても同様である）。

発明の効果本発明は上記のように構成されているので、１つのキャ
ラクタを示すコードの転送（二当り、受信部の構成を簡
単化し、信号線の本数を削減し経済化し得る効果がある
。例えば第１図の従来のものンタＣＴＲｏ　、　ＣＴＲ
＋カウンタＣＴＲ０に供給するタロツク等が不要となる
。本発明は特Ｃ二近距離で、例えば同一局舎内で高速を
必要としないキー情報の転送等に有利である。

【図面の簡単な説明】

第１図は従来の技術（−よるデータ転送方式の一例（調
歩式）の構成を示すブロック図、第２図は第１図におけ
るデータ信号の波形および受信部で発生させる同期クロ
ックの波形を示す図、第３図は本発明の一実施例の構成
を示すブロック図、第４図は第６図の実施例（＝おける
データ信号および送信側から送られてくる同期クロック
のそれぞれの波形を示す図である。Ｌ、　ＬＤ・・・データ伝送線、ＬＳ・・・同期クロッ
ク伝送線、ＳＲ・・・シフト・レジスタ、ＲＧ・・・レ
ジスタ、Ｄ１Ｄ１〜Ｄ８・・・デー・タ入力端子、Ｑｏ
、Ｑ＋〜Ｑ８、Ｑ、・・・データ出力端子、Ａ・・・ア
ンド・ゲート、ｓ’ｒ、、ｓ’ｒ、・・・スタート・ビ
ット、ＳＦ３　、　ＳＰｘ・・・ストップ・ビット、Ｓ
ＴＤ・・・スタート・ビット検出回路、ＣＴＲｏ　＋Ｃ
ＴＲＩ・・・カウンタ特許出願人　富士通株式会社代理人　弁理士玉蟲久五部（外６名）

Claims

【特許請求の範囲】

クロックを伝送するクロック伝送線と上記クロックに同
期したデータを伝送するデータ伝送線を別個（二設けて
データ送信部とデータ受信部とを接続し、キャラクタ・
コードを構成１−るビット列の前後（二それぞれ同符号
のスタート・ビットおよびストップ・ビットを付加した
データを上記データ伝送路を介して送受するようにした
データ転送方式であって、データ受信部（＝はシフト・
レジスタを具え、データ送信部から送信される前戸己デ
ータを、同じくデータ送信部から送信される前記クロッ
ク（二より上記シフト・レジスタを制御して該シフト・
レジスタに順次４二蓄積し、１つのキャラクタ・コード
受信終了時上記スタート・ビットおよびストップ・ビッ
トが蓄積されるべき上記シフト・レジスタの位置からの
出力の論理積（二より１つのキャラクタ・コード受信を
検出し、上記シフト・レジスタに蓄積された受信データ
を取出すことを特徴とするデータ転送方式。