JPS6286949A - デ−タ受信方式 - Google Patents
デ−タ受信方式Info
- Publication number
- JPS6286949A JPS6286949A JP60227190A JP22719085A JPS6286949A JP S6286949 A JPS6286949 A JP S6286949A JP 60227190 A JP60227190 A JP 60227190A JP 22719085 A JP22719085 A JP 22719085A JP S6286949 A JPS6286949 A JP S6286949A
- Authority
- JP
- Japan
- Prior art keywords
- register
- reception
- receiving
- data
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Communication Control (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、集積回路などにおけるシリアルデータ受信
方式に関するものである。
方式に関するものである。
従来この糧の受信装置として第３図に示すようなものが
あった。図において、１は受信レジスタであり、２はカ
ウンタである。なお受信レジスタ１のまず目の上の数字
は桁を示している。
あった。図において、１は受信レジスタであり、２はカ
ウンタである。なお受信レジスタ１のまず目の上の数字
は桁を示している。
ｎビットのシリアル受信データＤは、受信が開始される
と、受信クロックＴに同期して１ビットずつシフトし、
受信レジスタ１にと）込まれる。
と、受信クロックＴに同期して１ビットずつシフトし、
受信レジスタ１にと）込まれる。
また、受信開始と同時に、受信クロックＴはカラ／り２
でカウントされ、受信データ数（ビット数）をカウント
する。そして、このカウンタ２は、受信データ数ｎをカ
ウントし終わると同時に受信完了信号、Ｃを出力し、受
信レジスタ１に受信データＤのｎビットがそろったこと
を知らせる。
でカウントされ、受信データ数（ビット数）をカウント
する。そして、このカウンタ２は、受信データ数ｎをカ
ウントし終わると同時に受信完了信号、Ｃを出力し、受
信レジスタ１に受信データＤのｎビットがそろったこと
を知らせる。
従来の受信装置は以上のように構成されているので、受
信ゾーンの数をカウントするために、受信クロックＴを
カウントするカウンタを必要としていた。そのため、集
積回路での回路数も増え、集積回路内に占める面積も大
きくなるという欠点があった。
信ゾーンの数をカウントするために、受信クロックＴを
カウントするカウンタを必要としていた。そのため、集
積回路での回路数も増え、集積回路内に占める面積も大
きくなるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、受信クロックＴのカウンタを除去
し回路構成を簡単にできるシリアルデータ受信方式を提
供することを目的としている。
めになされたもので、受信クロックＴのカウンタを除去
し回路構成を簡単にできるシリアルデータ受信方式を提
供することを目的としている。
この発明に係るデータ受信方式は、本来のデータ受信用
のレジスタにさらに１ビット分のレジスタを付加し、こ
れらのレジスタを受信開始前に所定の内容に初期上ソー
トしておくようにしたものである。
のレジスタにさらに１ビット分のレジスタを付加し、こ
れらのレジスタを受信開始前に所定の内容に初期上ソー
トしておくようにしたものである。
受信データがとり込まれるごとに、初期セットした内容
は順次シフトされて付加レジスタから出力される。受信
レジスタにｎビットの受信データがそろった時には最上
位のｎ−１桁目に初期設定されたデータが出力される。
は順次シフトされて付加レジスタから出力される。受信
レジスタにｎビットの受信データがそろった時には最上
位のｎ−１桁目に初期設定されたデータが出力される。
予めこのｎ−１桁目のみに特定のデータを与えておくこ
とにより、データの受信完了を知ることができる。
とにより、データの受信完了を知ることができる。
以下、この発明の一実施例を図について説明する。第１
図において、１は前述したと同様の受信レジスタで、３
は受信を完了すると同時に出力信号を変化させる１ビッ
ト分の付加レジスタで、本来の受信レジスタ１と接続さ
れている。そして、この付加レジスタ３は、受信クロッ
クＴと同期して受信レジスタ１内をシフトされていくデ
ータを受は取るものであシ、その出力としては受は取っ
たデータそのものが出力され、これを受信完了信号Ｃと
する。
図において、１は前述したと同様の受信レジスタで、３
は受信を完了すると同時に出力信号を変化させる１ビッ
ト分の付加レジスタで、本来の受信レジスタ１と接続さ
れている。そして、この付加レジスタ３は、受信クロッ
クＴと同期して受信レジスタ１内をシフトされていくデ
ータを受は取るものであシ、その出力としては受は取っ
たデータそのものが出力され、これを受信完了信号Ｃと
する。
また、受信レジスタ１と付加レジスタ３とには、受信開
始信号Ｐがそれぞれ入力され、受信が開始される直前で
両レジスタの内容を初期セットするようになっている。
始信号Ｐがそれぞれ入力され、受信が開始される直前で
両レジスタの内容を初期セットするようになっている。
上記構成において、受信を開始すると、受信開始信号Ｐ
が働き、両レジスタ１．３の内容を初期セットする。初
期セットの内容は、例えば第２図（ａ）に示すように、
受信データ数をｎ（ビット）とした場合に、受信レジス
タ１の（ｆｌ−１）桁目のビットのみをθ″とし、受信
レジスタ１の残シのビットと付加レジスタ３の内容とを
すべて１”とする。
が働き、両レジスタ１．３の内容を初期セットする。初
期セットの内容は、例えば第２図（ａ）に示すように、
受信データ数をｎ（ビット）とした場合に、受信レジス
タ１の（ｆｌ−１）桁目のビットのみをθ″とし、受信
レジスタ１の残シのビットと付加レジスタ３の内容とを
すべて１”とする。
このように初期セットされた状態で、受信レジスタ１に
受信データＤを受信クロックＴに同期して１ビットずつ
受信していくが、受信するごとに付加レジスタ３からは
、受信レジスタ１内の内容が１ビットずつシフトされ出
力される。この出力の内容は、受信が完了するまで、つ
まＦ）、Ｃｎ−１）桁目のビットの１０”がシフトされ
て届くまでは、受信レジスタ１内の（ｎ−１）桁目以外
の桁に初期セットされた′″１′″が続く。この様子を
第２図（ｂ）〜（ｄ）に示す。そして、受信レジスタ１
内に第３図（ｅ）に示すようにｎ個の受信データがそろ
うと、ちょうど（ｆｌ−１）桁目にセットした”０”が
付加レジスタ３内にシフトされるので、付加レジスタ３
の出力はそこではじめて１″から′″０′に変化する。
受信データＤを受信クロックＴに同期して１ビットずつ
受信していくが、受信するごとに付加レジスタ３からは
、受信レジスタ１内の内容が１ビットずつシフトされ出
力される。この出力の内容は、受信が完了するまで、つ
まＦ）、Ｃｎ−１）桁目のビットの１０”がシフトされ
て届くまでは、受信レジスタ１内の（ｎ−１）桁目以外
の桁に初期セットされた′″１′″が続く。この様子を
第２図（ｂ）〜（ｄ）に示す。そして、受信レジスタ１
内に第３図（ｅ）に示すようにｎ個の受信データがそろ
うと、ちょうど（ｆｌ−１）桁目にセットした”０”が
付加レジスタ３内にシフトされるので、付加レジスタ３
の出力はそこではじめて１″から′″０′に変化する。
この変化を受信完了信号として使用することによシ、受
信の完了を知ることができる。
信の完了を知ることができる。
なお、上記実施例では、初期セットの値を（ｎ−１）桁
目のビットのみ′０”とし、受信レジスタ１内の残シの
ビットおよび付加レジスタ３の内容を′１′としたが、
これは、（ｎ−１）桁目のビットのみ′１”とし、受信
レジスタ１内の残シのビットおよび付加レジスタ３の内
容を′０”としても、受信完了信号の極性が変わるだけ
で同様の効果を奏することはいうまでもない。
目のビットのみ′０”とし、受信レジスタ１内の残シの
ビットおよび付加レジスタ３の内容を′１′としたが、
これは、（ｎ−１）桁目のビットのみ′１”とし、受信
レジスタ１内の残シのビットおよび付加レジスタ３の内
容を′０”としても、受信完了信号の極性が変わるだけ
で同様の効果を奏することはいうまでもない。
以上のようにこの発明によれば、受信レジスタに１ビッ
トのレジスタを付加し、これらのレジスタ内を受信開始
時、初期セットすることにより、受信完了信号を得るよ
うにしたので、これまでのクロックのカウンタが不要と
なシ、集積回路のチップ面積を小畜＜シ、簡潔な構成の
受信装置が得られる効果がある。
トのレジスタを付加し、これらのレジスタ内を受信開始
時、初期セットすることにより、受信完了信号を得るよ
うにしたので、これまでのクロックのカウンタが不要と
なシ、集積回路のチップ面積を小畜＜シ、簡潔な構成の
受信装置が得られる効果がある。
第１図はこの発明の一実施例を示す構成図、第２図は第
１図の動作を説明するための図、第３図は従来例を示す
構成図である。 １・・・・受信レジスタ、３・・・・付加レジスタ。
１図の動作を説明するための図、第３図は従来例を示す
構成図である。 １・・・・受信レジスタ、３・・・・付加レジスタ。
Claims (1)
- シリアルデータ受信方式において、データ受信用の受信
レジスタに、１ビット分のレジスタを付加し、これらの
レジスタを受信開始前に所定の内容に初期セットし、デ
ータ受信用の受信レジスタ内に受信データがそろい受信
を完了した時に、上記付加レジスタから受信完了信号を
出力するようにしたことを特徴とするデータ受信方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227190A JPS6286949A (ja) | 1985-10-11 | 1985-10-11 | デ−タ受信方式 |
| NL8602433A NL8602433A (nl) | 1985-10-11 | 1986-09-26 | Stelsel voor het ontvangen van gegevens. |
| DE19863634657 DE3634657A1 (de) | 1985-10-11 | 1986-10-10 | Datenempfangssystem |
| US06/917,589 US4815111A (en) | 1985-10-11 | 1986-10-10 | Data receiving system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227190A JPS6286949A (ja) | 1985-10-11 | 1985-10-11 | デ−タ受信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286949A true JPS6286949A (ja) | 1987-04-21 |
Family
ID=16856898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227190A Pending JPS6286949A (ja) | 1985-10-11 | 1985-10-11 | デ−タ受信方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4815111A (ja) |
| JP (1) | JPS6286949A (ja) |
| DE (1) | DE3634657A1 (ja) |
| NL (1) | NL8602433A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5195055A (en) * | 1987-11-30 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Serial data input circuit for the shifting-in of variable length data |
| US4873671A (en) * | 1988-01-28 | 1989-10-10 | National Semiconductor Corporation | Sequential read access of serial memories with a user defined starting address |
| US6547356B2 (en) | 2001-02-09 | 2003-04-15 | Lexmark International, Inc. | Latching serial data in an ink jet print head |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3243728A (en) * | 1963-06-28 | 1966-03-29 | Westinghouse Electric Corp | Sine wave generator comprising a plurality of resonant circuits discharged into a resonant load |
| US4027175A (en) * | 1973-09-20 | 1977-05-31 | National Research Development Corporation | Threshold logic gates |
| US4002834A (en) * | 1974-12-09 | 1977-01-11 | The United States Of America As Represented By The Secretary Of The Navy | PCM synchronization and multiplexing system |
| US4284953A (en) * | 1977-12-23 | 1981-08-18 | Motorola, Inc. | Character framing circuit |
| ZA804386B (en) * | 1979-08-10 | 1981-07-29 | Plessey Co Ltd | Frame aligner for digital telecommunications exchange system |
| NL8003477A (nl) * | 1980-06-16 | 1982-01-18 | Philips Nv | Inrichting voor het verwerken van serieele informatie welke is voorzien van synchronisatiewoorden. |
| EP0060909B1 (de) * | 1981-03-23 | 1984-09-26 | Ibm Deutschland Gmbh | Anordnung in einer Datenverarbeitungseinrichtung zur Verkürzung der Zykluszeit |
| IT1151513B (it) * | 1982-03-22 | 1986-12-24 | Honeywell Inf Systems | Unita' di temporizzazione digitale |
-
1985
- 1985-10-11 JP JP60227190A patent/JPS6286949A/ja active Pending
-
1986
- 1986-09-26 NL NL8602433A patent/NL8602433A/nl active Search and Examination
- 1986-10-10 US US06/917,589 patent/US4815111A/en not_active Expired - Lifetime
- 1986-10-10 DE DE19863634657 patent/DE3634657A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| NL8602433A (nl) | 1987-05-04 |
| US4815111A (en) | 1989-03-21 |
| DE3634657A1 (de) | 1987-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6286949A (ja) | デ−タ受信方式 | |
| US5111488A (en) | Doubling/dividing device for a series bit flow | |
| JPS5935533B2 (ja) | 非同期型数値制御計数器 | |
| SU1091164A1 (ru) | Устройство дл последовательного выделени единиц из двоичного кода | |
| SU790218A1 (ru) | Устройство дл синхронизации сигналов тактовой последовательности | |
| JPS6297451A (ja) | デ−タ送信方式 | |
| SU1524190A1 (ru) | Устройство кодовой синхронизации | |
| JPH0450777B2 (ja) | ||
| JP2508291B2 (ja) | シリアル入出力回路 | |
| SU955031A1 (ru) | Устройство дл определени максимального числа | |
| SU1116547A1 (ru) | Устройство дл выделени рекуррентного синхросигнала | |
| SU406199A1 (ru) | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ ЗНАКА ИЗМЕНЕНИЯ ФУНКЦИИ | |
| SU1665526A1 (ru) | Устройство дл приема дискретной информации | |
| SU1061131A1 (ru) | Преобразователь двоичного кода в уплотненный код | |
| SU1396139A1 (ru) | Суммирующее устройство | |
| SU1043636A1 (ru) | Устройство дл округлени числа | |
| SU1441402A1 (ru) | Устройство дл мажоритарного выбора сигналов | |
| SU1231494A2 (ru) | Устройство дл генерации тестовых последовательностей | |
| SU824443A1 (ru) | Многоканальный дес тичный счетчик | |
| SU743199A1 (ru) | Распределитель импульсов | |
| SU1376258A1 (ru) | Устройство дл блочной синхронизации цифровой системы передачи | |
| JPS5951784B2 (ja) | プログラマブル分周器 | |
| SU1647890A1 (ru) | Декадное счетное устройство | |
| JPH02202738A (ja) | シリアルデータ受信回路 | |
| SU1591001A1 (ru) | Параллельный сумматор |