JPH0470947A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はシリアル・データの送受信に使用される信号処
理回路に関するものである。

［従来の技術］ 従来のディジタル信号処理プロセッサ（以下、ＤＳＰと
称す）の構成を第４図に示す、ここでは、ＤＳＰを用い
てデータ伝送用の変復調装置が構成されている。第４図
において、Ａ／Ｄ変換されたデジタルデータは通常ＤＳ
Ｐのシリアルボートより入力され、このＤＳＰ内ではシ
リアルボートから１ワードのデータが入力される毎に割
込み発生器４０３より割込みが発生する。そして、この
割込み処理の中で１ワード毎のデータをシリアルレジス
タ４００から内部レジスタ４０１へ読取り、内部レジス
タ４０１を介してメモリ４０２に転送していた。

ＣＣＩＴＴ勧告Ｖ、２９　９６００ｂｐｓ変復調装置を
例にとると、Ａ／Ｄ変換器４１０のタイミングクロック
の周波数を９６００Ｈｚとすると、変調速度は２４００
　ｂａｕｄ　（ボー）なので１シンボルインターバル（
Ｓｉ）の間に４回Ａ／Ｄ変換が行なわれ、ＤＳＰでは４
回の割込みが発生する。この割込みの都度、割込み処理
が起動されて、ＤＳＰのシリアルボートに入力されたデ
ィジタルデータがメモリに転送されるとともに、転送デ
ータ数が計数される。

この場合のメイン処理と割込み処理のフローチャートを
第５図（Ａ）（Ｂ）に示し、それらの動作を説明する。

第５図（Ａ）はＤＳＰのメイン処理を示すフローチャー
トで、ＩＳｉ毎に復調処理を繰り返し実行している。ス
テップ５５００ではＩＳｉ当たりのサンプル数をセット
し、ステップＳ５０１で転送データカウンタＤＣＮＴを
“０“にクリアする。そして、ステップ５５０２の復調
処理終了後、ステップ５５０３で転送データカウンタＤ
ＣＮＴの内容を監視して、その内容が４となったら、即
ち、第５図（Ｂ）に示す割込み処理を４回行なったこと
を判断すると、ＩＳｉ経過したことを確認していた。こ
こで、Ａ／Ｄ変換の変換速度なＡ、受信データの変調速
度なりとするとＩＳｉ中の割込み処理の回数はＡ２Ｂ回
であり、メイン処理では、この回数を常に監視する必要
があった。

しかしながら上記従来例では、ＤＳＰの信号処理には本
来不要である割込み処理を行わねばならず、またその割
込み処理とメイン処理のインタフェースを行うために、
例えばカウンタなどを設けて、そのカウンタのクリアや
インクリメント、或はディクリメントするなどのインタ
ーフェース処理を行なわなければならないという欠点が
あった。

本発明は上記従来例に鑑みてなされたもので、シリアル
・データのデータ転送回数を設定し、その設定された回
数だけデータ転送が行なわれた時に割込みを発生させる
ことにより、簡単な構成で所定回数のデータ転送を計数
して信号を処理できる信号処理回路な°提供することを
目的とする。

［課題を解決するための手段］ 上記目的を達成するために本発明の信号処理回路は以下
の様な構成からなる。即ち、 シリアルで入力されるシリアルデータのワード数を計数
する計数手段と、入力されたシリアルデータな順次格納
する記憶手段と、前記シリアルデータのワード数を設定
する設定手段と、前記計数手段の計数値と前記設定手段
の設定値とを比較し、両者が一致した時に割込みを発生
する割込み発生手段と、前記設定手段に設定されたワー
ド数のシリアルデータな入力すると、前記ワード数のデ
ータを前記記憶手段より処理用の内部メモリに転送する
転送手段とを備える。

［作用］ 以上の構成において、計数手段により、シリアルで入力
されるシリアルデータのワード数を計数し、入力された
シリアルデータな順次記憶手段に格納する。こうして入
力されるシリアルデータのワード数を設定しておき、こ
の計数手段の計数値と設定手段の設定値とを比較し、両
者が一致した時に割込みを発生するとともに、設定され
たワード数のシリアルデータな入力すると、そのワード
数のデータを記憶手段より処理用の内部メモリに転送す
るように動作している。

［実施例コ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

［ＤＳＰのシリアル・インターフェース部分（第１図、
第２図）］ 第１図は本実施例のＤＳＰのシリアル・インターフェー
ス部分の構成を示すブロック図、第２図はそのタイミン
グチャートである。

同図において、１０６はシリアル人力レジスタ（シフト
レジスタ）で、クロック信号（Ｓ’１ＣＫ）に同期して
入力されるシリアルデータ（ＳＩＤ）を入力して格納し
ている。こうしてシリアルに入力されて記憶されたシリ
アル入力レジスタ１０６のデータは、パラレルに出力す
ることができＦＩＦＯメモリ１０１のパラレル入力に出
力されている。ＦＩＦＯＩＯＩの各ワード毎の出力は次
のワードの入力に接続されるとともに、更にメモリ１０
２の各ワード毎の入力端子にも接続されている。これに
より、シリアルデータＳＩＤはシリアル・入力レジスタ
１０６でパラレルデータに変換されてＦＩＦＯメモリ１
０１に順次格納された後に、メモリ１０２にも記憶され
る。なお、メモリ１０２の各ワード毎の出力はＤＳＰの
内部バスに接続されており、この内部バスを介して図示
しない制御部等により読出すことができる。

シリアル入力用クロック５ＩＣＫはＡＮＤ回路１０７の
一方の入力端子に接続され、ＡＮＤ回路１０７の他の一
方の入力端子には、シリアル入力イネーブル信号５ＩＥ
Ｎが接続されている。ＡＮＤ回路１０７の出力は、シリ
アル入力レジスタ１０６のシフトクロック入力に接続さ
れる。５ＩＥＮをインバータ１０８により反転した信号
は、カウンタ１０５のカウントクロック入力端子に接続
されており、このカウンタ１０５はクロック入力の立上
がり（ＳＩＥＮの立下がり）に同期してカウントアツプ
される。また、インバータ１０８により反転された５Ｉ
ＥＮ信号は、ＦＩＦＯＩＯＩの書込み入力信号Ｆ　Ｉ　
ＦＯＷＲに接続されており、このＦ　Ｉ　ＦＯＷＲ信号
の立上がりでシリアル入力レジスタ１０６のパラレルデ
ータがＦＩＦＯｌｏｌに書込まれる。

カウンタ１０５の出力は比較器１０４の一方の入力端子
に接続され、比較器１０４の他方の入力端子にはに設定
レジスタ１０３の出力が接続されている。これにより、
比較器１０４の出力ＣＭＰは、カウンタ１０５の出力と
設定レジスタ１０３の出力値とが一致するとハイレベル
になる。このＣＭＰ出力は、Ｄフリップフロップ１０５
のＤ入力に接続されている。尚、この設定レジスタ１０
３はＤＳＰの内部バスに接続されており、図示しない制
御部等によりデータの読出し及び書込みが可能である。

比較器１０４のＣＭＰ出力によりセットされるＤフリッ
プフロップ１１２のＱ／（Ｑ）（／はロウアクティブで
あることを示す）出力は、メモリ１０２の各ワードの書
込み信号（ＷＲ）、カウンタ１０５のリセット人力Ｒ及
びＡＮＤ回路１１０の一方の入力に接続されている。こ
のＡＮＤ回路１１０の他方の入力には割込み制御用レジ
スタ１１１の出力が接続されている。この割込み制御レ
ジスタ１１１の入力はＤＳＰの内部バスに接続され、図
示しない制御部のプログラムにより“１”または“０”
にセットされる。このＡＮＤ回路１１０の出力は、ＤＳ
Ｐの処理に対する割込み信号となっているため、制御用
レジスタ１１１の値を“Ｏ”にセットすると、ＤＳＰに
対する割込み禁止となる。

シリアル・クロック（Ｓ　Ｉ　ＣＫ）はＡＮＤ回路１０
７の一方の入力に接続されるとともに、更にインバータ
１０９を介してフリップフロップ１１２のクロック入力
端子にも接続されている。よって、フリップフロップ１
１２はＣＭＰ出力がパイレベルのときはシリアルクロッ
ク５ＩＣＫの立上がりでセットされる。

以上の構成において、シリアル入力レジスタ１０６、Ｆ
ＩＦＯメモリ１０１及びメモリ１０２の各ワードを４ビ
ツトとし、第２図に示すような５ＩＣＫ、５ＩＥＮ、Ｓ
ＩＤが入力された場合を例にとって第１図の回路の動作
を説明する。

まず、図示しない制御部等におけるＤＳＰのプログラム
は、リセット後の初期化処理で設定レジスタ１０３に“
４”を設定し、割込み制御レジスタ１１１に“１”　（
割込みエネーブル）を設定するものとする。これにより
、第２図に示す通り、５ＩＥＮがハイレベルの間にＳＩ
Ｄが４ビツト、シリアル入力レジスタ１０６に入力され
る。そして、Ｓ　Ｉ　ＥＮ信号が立下がるとインバータ
１０８により反転されてＦ　Ｉ　ＦＯＷＲが立上がり、
このエツジでレジスタ１０６に取込まれたデータがパラ
レルでＦＩＦＯＩＯＩに書込まれる。それと同時に、５
ＩＥＮ信号が立下がるとカウンタ１０５はカウントアツ
プされる。

このように、５ＩＥＮ信号を入力する度に上記動作が縁
返されて、設定レジスタ１０３に設定した“４”に対応
する４回目のＳ　Ｉ　ＥＮが入力されると、そのＳ　Ｉ
　ＥＮの立下がりで、ＦＩＦＯメモリ１０１に４ワード
目のデータが格納される。これと同時にカウンタ１０５
の内容は“４”となって設定レジスタ１０３の内容と一
致するので、比較器１０４の出力ＣＭＰは第２図に示す
ようにハイレベルとなる（タイミングＴＩ）。

更に、このＣＭＰ信号がＤフリップフロップ１１２のＤ
入力端子に入力されているため、シリアル入力用クロッ
ク５ＩＣＫの立下がりで、フリップフロップ１１２のＱ
／比出力第２図のようにタイミングＴ２でロウレベルに
なる。これによりカウンタ１０５はリセットされる。こ
のタイミングで比較器１０４のＣＭＰ出力はロウレベル
となり、フリップフロップ１１２の出力はＳ　Ｉ　ＣＫ
　１クロツクの間ロウレベルとなった後にハイレベルに
戻る。

このフリップフロップ１１２のＱ／比出力メモリ１０２
の書込み信号ＷＲともなっているため、フリップフロッ
プ１１２のＱ／比出力立上りで、ＦＩＦＯメモリ１０１
に格納されていたデータが全てメモリ１０２の各ワード
に転送される。この時、Ｄフリップフロップ１１２のＱ
／比出力ＡＮＤ回路１１０を通してＤＳＰの割込み信号
となっており、ＡＮＤ回路１１０の他の入力である割込
み制御レジスタ１１１の出力が“１”なので、この信号
の立上りでＤＳＰに割込みがかかることになる。

ここで、シリアル入力レジスタ１０６、ＦＩＦｏｌｏｌ
及びメモリ１０２のビット数は４ビツトの場合で説明し
たが、これらは必要に応じてビット数を増減させればよ
い。またＦＩＦＯＩＯＩとメモリ１０２のワード数は、
設定レジスタ１０３に設定可能な最大値となるように任
意に決めればよい。

上記のようなシリアルインタフェースを持つＤＳＰによ
り、例えばＣＣＪＴＴ勧告Ｖ、２９（７）９６００ｂｐ
ｓの変復調装置を実現した場合、動作フローは第３図（
Ａ）（Ｂ）のように示すことができる。

即ち、第３図（Ａ）では、ステップＳ１で１シンボル・
インターバル（Ｓｉ）のサンプル数を“４“にセットし
、ステップＳ２で割込み待ちに進む。

第３図（Ｂ）の割込み処理では、この割込みは１シンボ
ル・インターバル（Ｓｔ）毎に発生しているため、ステ
ップＳ３で１シンボル・インターバル（Ｓｉ）の復調処
理を実行するだけでよいので、第５図（Ｂ）の従来例の
ような、カウンタ（ＤＣＮＴ）のインクリメントやメモ
リ転送などのオーバーヘッド処理を減じることができる
。このため、その余った時間をより高精度な復調処理な
どに使用することも可能となる。

また、第１図に示したＰＩＦ’０１０１及びメモリ１０
２及びシリアル入力レジスタ１０６等は、従来例でも同
様なワード数が必要であり、本実施例によるハードウェ
アの増加分は設定レジスタ１０３、比較器１０４．カウ
ンタ１０５．インバータ１０９．ＡＮＤ回路１１０．制
御レジスタ１１１、フリップフロップ１１２等の部分で
あり、大幅なハードウェアの増加にはならない。

以上説明したように本実施例によれば、ＤＳＰのシリア
ル・インタフェースに比較的小規模のハードウェアで構
成されるシリアル入力のカウン少入力回数の設定レジス
タ及び比較器などを備えて、１シンボル・インターバル
ごとに割込みを発生させる回路を設けることにより、復
調などの信号処理のプログラムの冗長部分を大幅に削減
できるという効果がある。

［発明の効果］ 以上説明したように本発明によれば、シリアル・データ
のデータ転送回数を設定し、その設定された回数だけデ
ータ転送が行なわれた時に割込みを発生させることによ
り、簡単な構成で所定回数のデータ転送を計数して信号
を処理できる効果がある。

【図面の簡単な説明】

第１図は本実施例のＤＳＰに付加するインタフェース部
の構成を示すブロック図、 第２図は第１図のシリアル・インタフェース部の動作タ
イミングを示す図、 第３図（Ａ）（−Ｂ）は本実施例のインターフェース部
を備えるＤＳＰの復調処理を示すフローチャート、 第４図は従来のＤＳＰのシリアル・インタフェース部の
構成を示すブロック図、そして第５図（Ａ）（Ｂ）は従
来のＤＳＰにおける復調処理を示すフローチャートであ
る。 図中、１０１・・・ＦＩＦＯメモリ、１０２・・・メモ
リ、１０３・・・設定レジスタ、１０４・・・比較器、
１０５・・・カウンタ、１０６・・・シリアル入力レジ
スタ、１０７，１１０・・・ＡＮＤ回路、１１１・・・
設定レジスタ、１１２・・・フリップフロップである。 第３図 （Ａ） 第３図

Claims (2)

【特許請求の範囲】
1. （１）シリアルで入力されるシリアルデータのワード数
   を計数する計数手段と、 入力されたシリアルデータを順次格納する記憶手段と、 前記シリアルデータのワード数を設定する設定手段と、 前記計数手段の計数値と前記設定手段の設定値とを比較
   し、両者が一致した時に割込みを発生する割込み発生手
   段と、 前記設定手段に設定されたワード数のシリアルデータを
   入力すると、前記ワード数のデータを前記記憶手段より
   処理用の内部メモリに転送する転送手段と、 を備えることを特徴とする信号処理回路。
2. （２）前記転送手段は前記割込み発生手段の割込み発生
   タイミングに同期して前記記憶手段より前記内部メモリ
   に転送するようにしたことを特徴とする請求項第１項に
   記載の信号処理回路。