JPH09181614A - パラレル／シリアル変換回路 - Google Patents
パラレル／シリアル変換回路Info
- Publication number
- JPH09181614A JPH09181614A JP34065695A JP34065695A JPH09181614A JP H09181614 A JPH09181614 A JP H09181614A JP 34065695 A JP34065695 A JP 34065695A JP 34065695 A JP34065695 A JP 34065695A JP H09181614 A JPH09181614 A JP H09181614A
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- JP
- Japan
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- data
- signal
- parallel
- input
- input terminal
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- Granted
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 安定したシリアル信号のデータが出力される
パラレル／シリアル変換回路を提供する。 【解決手段】 パラレル信号のデータがデータ入力端子
DATAに入力されると、ラッチクロック信号入力端子RCK
に入力されたラッチクロック信号の立上りによりラッチ
され反転入力される。そして、クロック入力端子CLK1に
入力されるクロック信号に基づいてカウントを行い、カ
ウント値が所定値になるとリップルキャリー信号出力端
子RCYよりリップルキャリー信号を出力する。Ｄフリッ
プフロップ回路２は、クロック入力端子CLK2にラッチク
ロック信号が入力されると、データ入力端子Ｄに入力さ
れているシリアル信号をリセット端子Ｒにリップルキャ
リー信号が入力されるまで、データ出力端子OUTからシ
リアル信号を出力し続ける。
パラレル／シリアル変換回路を提供する。 【解決手段】 パラレル信号のデータがデータ入力端子
DATAに入力されると、ラッチクロック信号入力端子RCK
に入力されたラッチクロック信号の立上りによりラッチ
され反転入力される。そして、クロック入力端子CLK1に
入力されるクロック信号に基づいてカウントを行い、カ
ウント値が所定値になるとリップルキャリー信号出力端
子RCYよりリップルキャリー信号を出力する。Ｄフリッ
プフロップ回路２は、クロック入力端子CLK2にラッチク
ロック信号が入力されると、データ入力端子Ｄに入力さ
れているシリアル信号をリセット端子Ｒにリップルキャ
リー信号が入力されるまで、データ出力端子OUTからシ
リアル信号を出力し続ける。
Description
【０００１】
【発明の属する技術分野】本発明は、パラレル／シリア
ル変換回路に関するものである。
ル変換回路に関するものである。
【０００２】
【従来の技術】従来のパラレル／シリアル変換回路は、
シフトレジスタを用いてパラレルデータをシフトさせて
クロック信号に同期したパルスとして出力していた。
シフトレジスタを用いてパラレルデータをシフトさせて
クロック信号に同期したパルスとして出力していた。
【０００３】
【発明が解決しようとする課題】ところが、上述のよう
な構成のパラレル／シリアル変換回路において、出力さ
れるシリアルの出力信号はクロック信号に同期したパル
ス信号であり、かつ、パルス幅は最短でクロック信号と
同じ幅となるため、伝送線路上でミスする（正しく変換
されない）可能性があった。これは、搬送波となるクロ
ック信号のスピードが速ければ速いほど顕著になる。
な構成のパラレル／シリアル変換回路において、出力さ
れるシリアルの出力信号はクロック信号に同期したパル
ス信号であり、かつ、パルス幅は最短でクロック信号と
同じ幅となるため、伝送線路上でミスする（正しく変換
されない）可能性があった。これは、搬送波となるクロ
ック信号のスピードが速ければ速いほど顕著になる。
【０００４】この問題を防ぐために、同軸ケーブルやシ
ールド線等の耐ノイズ性に優れた高価な伝送線路を使用
する必要があった。
ールド線等の耐ノイズ性に優れた高価な伝送線路を使用
する必要があった。
【０００５】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、安定したシリアル信
号のデータが出力されるパラレル／シリアル変換回路を
提供することにある。
であり、その目的とするところは、安定したシリアル信
号のデータが出力されるパラレル／シリアル変換回路を
提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
所定ビットのパラレル信号及びラッチクロック信号が入
力されたときに入力されたパラレル信号のデータに基づ
いてカウントを行い所定のカウント値になったときにリ
ップルキャリー信号を出力するカウンタ部と、前記ラッ
チクロック信号が入力されると前記カウンタ部からのリ
ップルキャリー信号が入力されるまでシリアル信号を出
力し続けるラッチ部とを有して成ることを特徴とするも
のである。
所定ビットのパラレル信号及びラッチクロック信号が入
力されたときに入力されたパラレル信号のデータに基づ
いてカウントを行い所定のカウント値になったときにリ
ップルキャリー信号を出力するカウンタ部と、前記ラッ
チクロック信号が入力されると前記カウンタ部からのリ
ップルキャリー信号が入力されるまでシリアル信号を出
力し続けるラッチ部とを有して成ることを特徴とするも
のである。
【０００７】請求項２記載の発明は、請求項１記載のパ
ラレル／シリアル変換回路において、前記カウンタ部
は、前記入力されたパラレル信号のデータを反転させた
上でカウントアップを行うようにしたことを特徴とする
ものである。
ラレル／シリアル変換回路において、前記カウンタ部
は、前記入力されたパラレル信号のデータを反転させた
上でカウントアップを行うようにしたことを特徴とする
ものである。
【０００８】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るパラレル／シリアル変換回路の全体構成を示す回
路図である。本実施形態に係るパラレル／シリアル変換
回路は、カウンタ部としてのプリセッタブルカウンタ回
路１とラッチ部としてのＤフリップフロップ回路２とを
有して成る。プリセッタブルカウンタ回路１は、データ
入力端子DATAとクロック入力端子CLK1とラッチクロック
信号入力端子RCKとリップルキャリー信号出力端子RCYと
を有して成る。データ入力端子DATAは、所定ビットのパ
ラレル信号のデータを反転入力するものである。クロッ
ク入力端子CLK1は、クロック信号を入力するものであ
る。ラッチクロック信号入力端子RCKは、カウントのス
タートを示すラッチクロック信号を入力するものであ
る。リップルキャリー信号出力端子RCYは、所定のカウ
ント値に達するとカウント終了を示すリップルキャリー
信号を出力するものである。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るパラレル／シリアル変換回路の全体構成を示す回
路図である。本実施形態に係るパラレル／シリアル変換
回路は、カウンタ部としてのプリセッタブルカウンタ回
路１とラッチ部としてのＤフリップフロップ回路２とを
有して成る。プリセッタブルカウンタ回路１は、データ
入力端子DATAとクロック入力端子CLK1とラッチクロック
信号入力端子RCKとリップルキャリー信号出力端子RCYと
を有して成る。データ入力端子DATAは、所定ビットのパ
ラレル信号のデータを反転入力するものである。クロッ
ク入力端子CLK1は、クロック信号を入力するものであ
る。ラッチクロック信号入力端子RCKは、カウントのス
タートを示すラッチクロック信号を入力するものであ
る。リップルキャリー信号出力端子RCYは、所定のカウ
ント値に達するとカウント終了を示すリップルキャリー
信号を出力するものである。
【０００９】Ｄフリップフロップ回路２は、データ入力
端子Ｄとクロック入力端子CLK2とリセット端子Ｒとデー
タ出力端子OUTとを有して成る。データ入力端子Ｄは、
シリアル信号のデータを入力するものである。クロック
入力端子CLK2は、ラッチクロック信号を入力するもので
ある。リセット端子Ｒは、リップルキャリー信号を入力
するものである。データ出力端子OUTは、クロック入力
端子CLK2にラッチクロック信号が入力されると、データ
入力端子Ｄに入力されているシリアル信号のデータを出
力し、リセット端子Ｒにリップルキャリー信号が入力さ
れると出力を終了するものである。
端子Ｄとクロック入力端子CLK2とリセット端子Ｒとデー
タ出力端子OUTとを有して成る。データ入力端子Ｄは、
シリアル信号のデータを入力するものである。クロック
入力端子CLK2は、ラッチクロック信号を入力するもので
ある。リセット端子Ｒは、リップルキャリー信号を入力
するものである。データ出力端子OUTは、クロック入力
端子CLK2にラッチクロック信号が入力されると、データ
入力端子Ｄに入力されているシリアル信号のデータを出
力し、リセット端子Ｒにリップルキャリー信号が入力さ
れると出力を終了するものである。
【００１０】以下、本実施形態の動作について説明す
る。なお、本実施形態においては、説明の便宜上、入力
として”１０１０”の４ビットのデータのパラレル信号
をシリアル信号に変換させる動作について説明する。図
２は、本実施形態に係るパラレル／シリアル変換回路の
動作を示すタイミングチャートである。パラレル信号の
データがデータ入力端子DATAに入力されると、ラッチク
ロック信号入力端子RCKに入力されたラッチクロック信
号の立上りによりラッチされ反転入力される。故に、本
実施形態においては、”０１０１”のデータの値が入力
されることになる。
る。なお、本実施形態においては、説明の便宜上、入力
として”１０１０”の４ビットのデータのパラレル信号
をシリアル信号に変換させる動作について説明する。図
２は、本実施形態に係るパラレル／シリアル変換回路の
動作を示すタイミングチャートである。パラレル信号の
データがデータ入力端子DATAに入力されると、ラッチク
ロック信号入力端子RCKに入力されたラッチクロック信
号の立上りによりラッチされ反転入力される。故に、本
実施形態においては、”０１０１”のデータの値が入力
されることになる。
【００１１】そして、クロック入力端子CLK1に入力され
るクロック信号に基づいてカウントを行い、カウント値
が”１１１１”になるとカウントを終了してリップルキ
ャリー信号出力端子RCYよりカウント終了を示すリップ
ルキャリー信号を出力する。
るクロック信号に基づいてカウントを行い、カウント値
が”１１１１”になるとカウントを終了してリップルキ
ャリー信号出力端子RCYよりカウント終了を示すリップ
ルキャリー信号を出力する。
【００１２】また、Ｄフリップフロップ回路２は、クロ
ック入力端子CLK2にラッチクロック信号が入力される
と、データ出力端子OUTの出力を「ＨＩＧＨ」にしてデ
ータ入力端子Ｄに入力されているシリアル信号のデータ
を出力し、リセット端子Ｒに入力されたリップルキャリ
ー信号の立上りでデータ出力端子OUTの出力をリセット
して「ＬＯＷ」にする。そのデータ出力端子OUTからの
出力信号をシリアル信号として用いることによりパラレ
ル信号をシリアル信号に変換することができる。ここ
で、プリセッタブルカウンタ１は、また０からカウント
を開始するが、次にラッチクロック信号の立上りでデー
タをラッチしない限り、Ｄフリップフロップ回路２から
出力は現れない。
ック入力端子CLK2にラッチクロック信号が入力される
と、データ出力端子OUTの出力を「ＨＩＧＨ」にしてデ
ータ入力端子Ｄに入力されているシリアル信号のデータ
を出力し、リセット端子Ｒに入力されたリップルキャリ
ー信号の立上りでデータ出力端子OUTの出力をリセット
して「ＬＯＷ」にする。そのデータ出力端子OUTからの
出力信号をシリアル信号として用いることによりパラレ
ル信号をシリアル信号に変換することができる。ここ
で、プリセッタブルカウンタ１は、また０からカウント
を開始するが、次にラッチクロック信号の立上りでデー
タをラッチしない限り、Ｄフリップフロップ回路２から
出力は現れない。
【００１３】従って、シリアル信号のデータに対応した
パルス幅がクロック信号のカウント値で規定されている
ので、伝送経路を伝わってきたデータをミスする（正し
く変換されない）可能性が少なくなる。また、ビット誤
りが下位のビット誤りしか起こらない（パルス幅をカウ
ントするので上位ビットの誤りは起こりにくい）ので、
ビット誤りチェック機構が簡略化できる。更に、必要な
データがパルス幅で規定されるので、ＨＩＧＨデータや
ＬＯＷデータが入り組んだ伝送信号に比べてデータの圧
縮が容易となり、それが伝送線路上でのミスを少なくす
る。
パルス幅がクロック信号のカウント値で規定されている
ので、伝送経路を伝わってきたデータをミスする（正し
く変換されない）可能性が少なくなる。また、ビット誤
りが下位のビット誤りしか起こらない（パルス幅をカウ
ントするので上位ビットの誤りは起こりにくい）ので、
ビット誤りチェック機構が簡略化できる。更に、必要な
データがパルス幅で規定されるので、ＨＩＧＨデータや
ＬＯＷデータが入り組んだ伝送信号に比べてデータの圧
縮が容易となり、それが伝送線路上でのミスを少なくす
る。
【００１４】なお、本実施形態においては、４ビットの
データから成るパラレル信号をシリアル信号に変換する
場合について説明したが、これに限定される必要はな
く、２ｎビット（ｎ＝３，・・・，ｋ）の場合について
も同様の効果を奏する。また、本実施形態においては、
パラレル信号のデータを反転させた上でカウントアップ
を行う場合について説明しているが、これに限定される
必要はなく、パラレル信号のデータをカウント値として
カウントダウンを行うようにしてもパラレル信号をシリ
アル信号に変換することができる。
データから成るパラレル信号をシリアル信号に変換する
場合について説明したが、これに限定される必要はな
く、２ｎビット（ｎ＝３，・・・，ｋ）の場合について
も同様の効果を奏する。また、本実施形態においては、
パラレル信号のデータを反転させた上でカウントアップ
を行う場合について説明しているが、これに限定される
必要はなく、パラレル信号のデータをカウント値として
カウントダウンを行うようにしてもパラレル信号をシリ
アル信号に変換することができる。
【００１５】
【発明の効果】請求項１記載の発明は、所定ビットのパ
ラレル信号及びラッチクロック信号が入力されたときに
入力されたパラレル信号のデータに基づいてカウントを
行い所定のカウント値になったときにリップルキャリー
信号を出力するカウンタ部と、ラッチクロック信号が入
力されるとカウンタ部からのリップルキャリー信号が入
力されるまでシリアル信号を出力し続けるラッチ部とを
有するので、伝送経路を伝わってきたデータをミスする
（正しく変換されない）可能性が少なくなり、また、ビ
ット誤りが下位のビット誤りしか起こらない（パルス幅
をカウントするので上位ビットの誤りは起こりにくい）
ので、ビット誤りチェック機構が簡略化でき、更に、必
要なデータがパルス幅で規定されるので、ＨＩＧＨデー
タやＬＯＷデータが入り組んだ伝送信号に比べてデータ
の圧縮が容易となり、それが伝送線路上でのミスを少な
くでき、安定したシリアル信号のデータが出力されるパ
ラレル／シリアル変換回路を提供することができた。
ラレル信号及びラッチクロック信号が入力されたときに
入力されたパラレル信号のデータに基づいてカウントを
行い所定のカウント値になったときにリップルキャリー
信号を出力するカウンタ部と、ラッチクロック信号が入
力されるとカウンタ部からのリップルキャリー信号が入
力されるまでシリアル信号を出力し続けるラッチ部とを
有するので、伝送経路を伝わってきたデータをミスする
（正しく変換されない）可能性が少なくなり、また、ビ
ット誤りが下位のビット誤りしか起こらない（パルス幅
をカウントするので上位ビットの誤りは起こりにくい）
ので、ビット誤りチェック機構が簡略化でき、更に、必
要なデータがパルス幅で規定されるので、ＨＩＧＨデー
タやＬＯＷデータが入り組んだ伝送信号に比べてデータ
の圧縮が容易となり、それが伝送線路上でのミスを少な
くでき、安定したシリアル信号のデータが出力されるパ
ラレル／シリアル変換回路を提供することができた。
【００１６】請求項２記載の発明は、請求項１記載のパ
ラレル／シリアル変換回路において、カウンタ部は、入
力されたパラレル信号のデータを反転させた上でカウン
トアップを行うようにしたので、伝送経路を伝わってき
たデータをミスする（正しく変換されない）可能性が少
なくなり、また、ビット誤りが下位のビット誤りしか起
こらない（パルス幅をカウントするので上位ビットの誤
りは起こりにくい）ので、ビット誤りチェック機構が簡
略化でき、更に、必要なデータがパルス幅で規定される
ので、ＨＩＧＨデータやＬＯＷデータが入り組んだ伝送
信号に比べてデータの圧縮が容易となる。
ラレル／シリアル変換回路において、カウンタ部は、入
力されたパラレル信号のデータを反転させた上でカウン
トアップを行うようにしたので、伝送経路を伝わってき
たデータをミスする（正しく変換されない）可能性が少
なくなり、また、ビット誤りが下位のビット誤りしか起
こらない（パルス幅をカウントするので上位ビットの誤
りは起こりにくい）ので、ビット誤りチェック機構が簡
略化でき、更に、必要なデータがパルス幅で規定される
ので、ＨＩＧＨデータやＬＯＷデータが入り組んだ伝送
信号に比べてデータの圧縮が容易となる。
【図１】本発明の一実施形態に係るパラレル／シリアル
変換回路の全体構成を示す回路図である。
変換回路の全体構成を示す回路図である。
【図２】本実施形態に係るパラレル／シリアル変換回路
変換回路の動作を示すタイミングチャートである。
変換回路の動作を示すタイミングチャートである。
１ プリセッタブルカウンタ回路 ２ Ｄフリップフロップ回路 DATA データ入力端子 CLK1，CLK2 クロック入力端子 RCK ラッチクロック信号入力端子 RCY リップルキャリー信号出力端子 Ｄ データ入力端子 Ｒ リセット端子 OUT データ出力端子
Claims (2)
- 【請求項１】 所定ビットのパラレル信号及びラッチク
ロック信号が入力されたときに入力されたパラレル信号
のデータに基づいてカウントを行い所定のカウント値に
なったときにリップルキャリー信号を出力するカウンタ
部と、前記ラッチクロック信号が入力されると前記カウ
ンタ部からのリップルキャリー信号が入力されるまでシ
リアル信号を出力し続けるラッチ部とを有して成ること
を特徴とするパラレル／シリアル変換回路。 - 【請求項２】 前記カウンタ部は、前記入力されたパラ
レル信号のデータを反転させた上でカウントアップを行
うようにしたことを特徴とする請求項１記載のパラレル
／シリアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34065695A JP3334466B2 (ja) | 1995-12-27 | 1995-12-27 | パラレル／シリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34065695A JP3334466B2 (ja) | 1995-12-27 | 1995-12-27 | パラレル／シリアル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181614A true JPH09181614A (ja) | 1997-07-11 |
| JP3334466B2 JP3334466B2 (ja) | 2002-10-15 |
Family
ID=18339066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34065695A Expired - Fee Related JP3334466B2 (ja) | 1995-12-27 | 1995-12-27 | パラレル／シリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3334466B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100837585B1 (ko) * | 1999-01-28 | 2008-06-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 |
-
1995
- 1995-12-27 JP JP34065695A patent/JP3334466B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100837585B1 (ko) * | 1999-01-28 | 2008-06-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3334466B2 (ja) | 2002-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020702 |
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