JP2932851B2 - 非同期式シリアルデータ送受信装置 - Google Patents
非同期式シリアルデータ送受信装置Info
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- JP2932851B2 JP2932851B2 JP4232160A JP23216092A JP2932851B2 JP 2932851 B2 JP2932851 B2 JP 2932851B2 JP 4232160 A JP4232160 A JP 4232160A JP 23216092 A JP23216092 A JP 23216092A JP 2932851 B2 JP2932851 B2 JP 2932851B2
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、シリアルデータ送受信
装置に関し、特に複数のチャネルの非同期式シリアルデ
ータの送受信を行う装置に関する。
装置に関し、特に複数のチャネルの非同期式シリアルデ
ータの送受信を行う装置に関する。
【0002】
【従来の技術】従来、2チャネルの非同期式シリアルデ
ータの送受信を行おうとする場合には、独立に動作でき
る非同期式シリアルデータ送受信装置を2チャネル用い
ていた。又は、図4に示すように、シリアルデータ送受
信のためのハードウェアとしての非同期式シリアルデー
タ送受信装置400は1チャネルだけとし、非同期式シ
リアルデータ入出力端子だけを2チャネルとして、端子
部分で切換えを行いながら使用する方法が考えられてい
た。
ータの送受信を行おうとする場合には、独立に動作でき
る非同期式シリアルデータ送受信装置を2チャネル用い
ていた。又は、図4に示すように、シリアルデータ送受
信のためのハードウェアとしての非同期式シリアルデー
タ送受信装置400は1チャネルだけとし、非同期式シ
リアルデータ入出力端子だけを2チャネルとして、端子
部分で切換えを行いながら使用する方法が考えられてい
た。
【0003】
【発明が解決しようとする課題】従来の非同期式シリア
ルデータ送受信装置を2チャネル使用する場合には、ハ
ードウェア量が多いため高価となり、非同期式シリアル
データ送受信装置を用いた応用システムの価格上昇を招
いていた。また、現実的には、非同期式シリアルデータ
送受信装置を制御するマイクロコンピュータが同時に2
つの非同期式シリアルデータ送受信装置を管理すること
は困難であるため、実際にシリアルデータの送受信が同
時に行われている期間は短いのが一般的であり、非常に
ハードウェアの使用効率が悪かった。
ルデータ送受信装置を2チャネル使用する場合には、ハ
ードウェア量が多いため高価となり、非同期式シリアル
データ送受信装置を用いた応用システムの価格上昇を招
いていた。また、現実的には、非同期式シリアルデータ
送受信装置を制御するマイクロコンピュータが同時に2
つの非同期式シリアルデータ送受信装置を管理すること
は困難であるため、実際にシリアルデータの送受信が同
時に行われている期間は短いのが一般的であり、非常に
ハードウェアの使用効率が悪かった。
【0004】また、端子切換え方式の従来の非同期式シ
リアルデータ送受信装置では、切換えのタイミングなど
をマイクロコンピュータなどで管理しなければならず、
非同期式のシリアルデータ送受信の一番のメリットであ
る非同期動作(マイクロコンピュータが送受信動作のタ
イミングを管理しなくても、シリアルデータの送受信を
行う装置同士がスタートビットにより同期をとって送受
信する動作)ができなくなり、非同期式シリアルデータ
送受信方式を使用する効果が全くなくなるといった問題
があった。
リアルデータ送受信装置では、切換えのタイミングなど
をマイクロコンピュータなどで管理しなければならず、
非同期式のシリアルデータ送受信の一番のメリットであ
る非同期動作(マイクロコンピュータが送受信動作のタ
イミングを管理しなくても、シリアルデータの送受信を
行う装置同士がスタートビットにより同期をとって送受
信する動作)ができなくなり、非同期式シリアルデータ
送受信方式を使用する効果が全くなくなるといった問題
があった。
【0005】本発明の目的は、非同期式の利点を生かし
た安価な非同期式シリアルデータ送受信装置を提供する
ことにある。
た安価な非同期式シリアルデータ送受信装置を提供する
ことにある。
【0006】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る非同期式シリアルデータ送受信装置
は、受信レジスタと、送信レジスタと、スタートビット
検出手段と、通知手段と、出力手段とを有し、スタート
ビットを検出することにより同期をとる非同期式シリア
ルデータ送受信装置であって、受信レジスタは、2チャ
ネルのシリアルデータ受信端子が接続され、受信したシ
リアルデータが格納されるものであり、送信レジスタ
は、2チャネルのシリアルデータ送信端子が接続され、
送信すべきシリアルデータが格納されるものであり、ス
タートビット検出手段は、2チャネルのシリアルデータ
受信端子にそれぞれ接続され、スタートビットを検出す
るものであり、通知手段は、シリアルデータ受信端子に
接続されているスタートビット検出手段がスタートビッ
トを検出した時、相手方に受信不可を通知するものであ
り、格納手段は、スタートビットが検出されたシリアル
データ受信端子からのデータを選択的に前記受信レジス
タに格納するものであり、出力手段は、送信レジスタか
らの送信データを2チャネルのシリアルデータ送信端子
に選択的に切替えて出力するものである。
め、本発明に係る非同期式シリアルデータ送受信装置
は、受信レジスタと、送信レジスタと、スタートビット
検出手段と、通知手段と、出力手段とを有し、スタート
ビットを検出することにより同期をとる非同期式シリア
ルデータ送受信装置であって、受信レジスタは、2チャ
ネルのシリアルデータ受信端子が接続され、受信したシ
リアルデータが格納されるものであり、送信レジスタ
は、2チャネルのシリアルデータ送信端子が接続され、
送信すべきシリアルデータが格納されるものであり、ス
タートビット検出手段は、2チャネルのシリアルデータ
受信端子にそれぞれ接続され、スタートビットを検出す
るものであり、通知手段は、シリアルデータ受信端子に
接続されているスタートビット検出手段がスタートビッ
トを検出した時、相手方に受信不可を通知するものであ
り、格納手段は、スタートビットが検出されたシリアル
データ受信端子からのデータを選択的に前記受信レジス
タに格納するものであり、出力手段は、送信レジスタか
らの送信データを2チャネルのシリアルデータ送信端子
に選択的に切替えて出力するものである。
【0007】また、前記2チャネルのスタートビット検
出手段に優先度を設定し、スタートビットが同時に検出
されたときに優先度をもつスタートビット検出手段の出
力を優先させる機能を有するものである。
出手段に優先度を設定し、スタートビットが同時に検出
されたときに優先度をもつスタートビット検出手段の出
力を優先させる機能を有するものである。
【0008】
【作用】非同期式シリアル送受信回路に2つのスタート
ビット検出回路を内蔵しているため、非同期式の利点を
生かしながら安価に2チャネルのシリアル送受信装置と
して使用可能となる。
ビット検出回路を内蔵しているため、非同期式の利点を
生かしながら安価に2チャネルのシリアル送受信装置と
して使用可能となる。
【0009】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0010】(実施例1)図1は本発明の実施例1に係
る非同期式シリアルデータ送受信装置を示すブロック図
である。
る非同期式シリアルデータ送受信装置を示すブロック図
である。
【0011】図1において、本発明の非同期式シリアル
データ送受信装置150は、受信レジスタ100と、送
信レジスタ101と、送受信のクロック周波数を制御す
るボーレートジェネレータ102と、シリアルデータの
スタートビットを検出するスタートビット検出部10
4,108と、シフトクロック制御回路105と、切換
え回路106,110と、受信制御部107と、送信制
御部109と、レジスタ111とを含んでいる。
データ送受信装置150は、受信レジスタ100と、送
信レジスタ101と、送受信のクロック周波数を制御す
るボーレートジェネレータ102と、シリアルデータの
スタートビットを検出するスタートビット検出部10
4,108と、シフトクロック制御回路105と、切換
え回路106,110と、受信制御部107と、送信制
御部109と、レジスタ111とを含んでいる。
【0012】送受信のための端子はチャネル0用と、チ
ャネル1用に2組内蔵しており、RXD0/RXD1端
子はシリアルデータの受信に、TXD0/TXD1端子
はシリアルデータの送信に使用する。
ャネル1用に2組内蔵しており、RXD0/RXD1端
子はシリアルデータの受信に、TXD0/TXD1端子
はシリアルデータの送信に使用する。
【0013】CTS0(反転)/CTS1(反転)端子
は入力端子で、送信動作を外部より制御するための信号
で、論理値“0”のときにのみ転送が可能となるように
なっている。
は入力端子で、送信動作を外部より制御するための信号
で、論理値“0”のときにのみ転送が可能となるように
なっている。
【0014】RTS0/RTS1端子は、出力端子で受
信可能の時に論理値“0”,受信不可の時に“1”を出
力し、シリアルデータを送信してくる装置のCTS(反
転)端子に接続する。
信可能の時に論理値“0”,受信不可の時に“1”を出
力し、シリアルデータを送信してくる装置のCTS(反
転)端子に接続する。
【0015】次に動作について説明する。ここでは、図
1に示すようにシリアルデータ送受信装置150と同一
の機能をもつシリアルデータ送受信装置160が接続さ
れており、予めRTS0/RTS1端子のレベルは論理
値“0”となっているとする。スタートビット検出部1
04は、RXD0端子上のレベルが論理値“1”から
“0”に変化したことをボーレートジェネレータ102
からのクロックに同期して検出し、シリアルデータの最
初のビットを検出する。
1に示すようにシリアルデータ送受信装置150と同一
の機能をもつシリアルデータ送受信装置160が接続さ
れており、予めRTS0/RTS1端子のレベルは論理
値“0”となっているとする。スタートビット検出部1
04は、RXD0端子上のレベルが論理値“1”から
“0”に変化したことをボーレートジェネレータ102
からのクロックに同期して検出し、シリアルデータの最
初のビットを検出する。
【0016】また、シフトクロック制御部105に受信
レジスタ100のシフトのためのシフトクロックを供給
する。ここでスタートビットを検出すると、検出出力が
受信制御部107で伝達され、受信制御部107はRT
S1端子を論理値“1”とするため、CTS11(反
転)端子が論理値“1”となり、シリアルデータ送受信
装置160のTXD11端子からのシリアルデータの転
送を禁止する。
レジスタ100のシフトのためのシフトクロックを供給
する。ここでスタートビットを検出すると、検出出力が
受信制御部107で伝達され、受信制御部107はRT
S1端子を論理値“1”とするため、CTS11(反
転)端子が論理値“1”となり、シリアルデータ送受信
装置160のTXD11端子からのシリアルデータの転
送を禁止する。
【0017】また、受信制御部107は、切換え回路1
06を操作して、受信レジスタ100に対し、RXD0
端子上の信号を伝達する。また、シフトクロック制御部
105を操作して、スタートビット検出部104からの
クロックを受信レジスタ100へ供給するように制御す
る。
06を操作して、受信レジスタ100に対し、RXD0
端子上の信号を伝達する。また、シフトクロック制御部
105を操作して、スタートビット検出部104からの
クロックを受信レジスタ100へ供給するように制御す
る。
【0018】一方、スタートビット検出部108が、R
XD1端子上のスタートビットを検出すると、検出出力
が受信制御部107に伝達され、受信制御部107はR
TS0端子を論理値“1”とするため、CTS10(反
転)端子が論理値“1”となり、シリアルデータ送受信
装置160のTXD10端子からのシリアルデータの転
送を禁止する。
XD1端子上のスタートビットを検出すると、検出出力
が受信制御部107に伝達され、受信制御部107はR
TS0端子を論理値“1”とするため、CTS10(反
転)端子が論理値“1”となり、シリアルデータ送受信
装置160のTXD10端子からのシリアルデータの転
送を禁止する。
【0019】また、受信制御部107は、切換え回路1
06を操作して、受信レジスタ100に対し、RXD1
端子上の信号を伝達する。また、シフトクロック制御部
105を操作して、スタートビット検出部108からの
クロックを受信レジスタ100へ供給するように制御す
る。スタートビットが同時にスタートビット検出部10
4,108で検出された場合には、スタートビット検出
部104の出力を優先して誤動作を防いでいる。
06を操作して、受信レジスタ100に対し、RXD1
端子上の信号を伝達する。また、シフトクロック制御部
105を操作して、スタートビット検出部108からの
クロックを受信レジスタ100へ供給するように制御す
る。スタートビットが同時にスタートビット検出部10
4,108で検出された場合には、スタートビット検出
部104の出力を優先して誤動作を防いでいる。
【0020】また、送信動作は以下のように行われる。
送信レジスタ101に送信すべきデータを図中不図示の
マイクロコンピュータより書き込むと、切換え回路11
0の働きによりレジスタ111により指定されているT
XD0又はTXD1端子へ、送信データが出力される。
この時対応するCTS(反転)端子が論理値“1”の場
合には受信制御部109によりこれを検出し、転送動作
は保留される。
送信レジスタ101に送信すべきデータを図中不図示の
マイクロコンピュータより書き込むと、切換え回路11
0の働きによりレジスタ111により指定されているT
XD0又はTXD1端子へ、送信データが出力される。
この時対応するCTS(反転)端子が論理値“1”の場
合には受信制御部109によりこれを検出し、転送動作
は保留される。
【0021】次に、図2のタイミングチャートを参照し
て動作を説明する。図中、T1タイミングでは、RXD
0端子にTXD10端子からのスタートビットが供給さ
れ、これをスタートビット検出部104が検出するた
め、受信制御部107の働きによりRTS1端子が論理
値“1”となる。したがって、TXD11端子からのシ
リアルデータの転送は行われない。シリアルデータ(7
ビット)のデータ転送が終了するT2タイミングでは、
受信制御部107がこれを検出し、RTS1端子を論理
値“0”とし、これによりTXD10端子,TXD11
端子からの転送が可能状態となる。T3タイミングでは
スタートビット検出部108がスタートビットを検出す
るので、RTS0端子が論理値“1”となり、今度はT
XD10端子からの転送を保留させる。T4タイミング
ではデータ転送が終了するため、RTS0端子が再び論
理値“0”に戻る。
て動作を説明する。図中、T1タイミングでは、RXD
0端子にTXD10端子からのスタートビットが供給さ
れ、これをスタートビット検出部104が検出するた
め、受信制御部107の働きによりRTS1端子が論理
値“1”となる。したがって、TXD11端子からのシ
リアルデータの転送は行われない。シリアルデータ(7
ビット)のデータ転送が終了するT2タイミングでは、
受信制御部107がこれを検出し、RTS1端子を論理
値“0”とし、これによりTXD10端子,TXD11
端子からの転送が可能状態となる。T3タイミングでは
スタートビット検出部108がスタートビットを検出す
るので、RTS0端子が論理値“1”となり、今度はT
XD10端子からの転送を保留させる。T4タイミング
ではデータ転送が終了するため、RTS0端子が再び論
理値“0”に戻る。
【0022】(実施例2)図3は本発明の実施例2を示
すブロック図である。実施例1ではボーレートジェネレ
ータが1系統しか内蔵されていないため、1つのボーレ
ートしか扱えなかった。
すブロック図である。実施例1ではボーレートジェネレ
ータが1系統しか内蔵されていないため、1つのボーレ
ートしか扱えなかった。
【0023】本実施例では新たに、ボーレートジェネレ
ータ200を付加したものである。独立にRXD0端子
の受信ボーレートと、RXD1端子の受信ボーレートを
制御することができる。また、送信についても送信制御
部109がレジスタ111の指定するボーレートジェネ
レータを選択し、これを送信レジタ101へ供給する。
ータ200を付加したものである。独立にRXD0端子
の受信ボーレートと、RXD1端子の受信ボーレートを
制御することができる。また、送信についても送信制御
部109がレジスタ111の指定するボーレートジェネ
レータを選択し、これを送信レジタ101へ供給する。
【0024】
【発明の効果】以上説明したように本発明は、非同期式
シリアル送受信回路に2つのスタートビット検出回路を
内蔵しているため、非同期式の利点を生かしながら安価
に2チャネルのシリアル送受信装置として使用可能とい
う実用的な効果を有する。また、シリアルデータ転送に
ついては、データの出力端子を指定するレジスタを内蔵
しているため、任意のシリアル回線へ出力可能であると
いう効果を有する。
シリアル送受信回路に2つのスタートビット検出回路を
内蔵しているため、非同期式の利点を生かしながら安価
に2チャネルのシリアル送受信装置として使用可能とい
う実用的な効果を有する。また、シリアルデータ転送に
ついては、データの出力端子を指定するレジスタを内蔵
しているため、任意のシリアル回線へ出力可能であると
いう効果を有する。
【図1】本発明の実施例1を示すブロック図である。
【図2】実施例1の動作を説明するタイミングチャート
である。
である。
【図3】本発明の実施例2を示すブロック図である。
【図4】従来の非同期式シリアルデータ送受信装置を示
すブロック図である。
すブロック図である。
100 受信レジスタ 102,200 ボーレートジェネレーター 104,108 スタートビット検出部 105 シフトクロック制御部 107 受信制御部 109 送信制御部 101 送信レジスタ 106,110 切換え回路 111 レジスタ 400 非同期式シリアルデータ送受信装置 401 レジスタ
Claims (2)
- 【請求項1】 受信レジスタと、送信レジスタと、スタ
ートビット検出手段と、通知手段と、出力手段とを有
し、スタートビットを検出することにより同期をとる非
同期式シリアルデータ送受信装置であって、 受信レジスタは、2チャネルのシリアルデータ受信端子
が接続され、受信したシリアルデータが格納されるもの
であり、 送信レジスタは、2チャネルのシリアルデータ送信端子
が接続され、送信すべきシリアルデータが格納されるも
のであり、 スタートビット検出手段は、2チャネルのシリアルデー
タ受信端子にそれぞれ接続され、スタートビットを検出
するものであり、 通知手段は、シリアルデータ受信端子に接続されている
スタートビット検出手段がスタートビットを検出した
時、相手方に受信不可を通知するものであり、 格納手段は、スタートビットが検出されたシリアルデー
タ受信端子からのデータを選択的に前記受信レジスタに
格納するものであり、 出力手段は、送信レジスタからの送信データを2チャネ
ルのシリアルデータ送信端子に選択的に切替えて出力す
るものであることを特徴とする非同期式シリアルデータ
送受信装置。 - 【請求項2】 前記2チャネルのスタートビット検出手
段に優先度を設定し、スタートビットが同時に検出され
たときに優先度をもつスタートビット検出手段の出力を
優先させる機能を有することを特徴とする請求項1に記
載の非同期式シリアルデータ送受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4232160A JP2932851B2 (ja) | 1992-08-31 | 1992-08-31 | 非同期式シリアルデータ送受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4232160A JP2932851B2 (ja) | 1992-08-31 | 1992-08-31 | 非同期式シリアルデータ送受信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0683730A JPH0683730A (ja) | 1994-03-25 |
JP2932851B2 true JP2932851B2 (ja) | 1999-08-09 |
Family
ID=16934939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4232160A Expired - Lifetime JP2932851B2 (ja) | 1992-08-31 | 1992-08-31 | 非同期式シリアルデータ送受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2932851B2 (ja) |
-
1992
- 1992-08-31 JP JP4232160A patent/JP2932851B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0683730A (ja) | 1994-03-25 |
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