JPH0522261A - 通信装置内蔵マイクロコンピユータ - Google Patents
通信装置内蔵マイクロコンピユータInfo
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- JPH0522261A JPH0522261A JP3201431A JP20143191A JPH0522261A JP H0522261 A JPH0522261 A JP H0522261A JP 3201431 A JP3201431 A JP 3201431A JP 20143191 A JP20143191 A JP 20143191A JP H0522261 A JPH0522261 A JP H0522261A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
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Abstract
(57)【要約】 （修正有）
【目的】 ２線式双方向シリアル通信または１線式双方
向シリアル通信の切替え機能をもつ通信装置を提供す
る。 【構成】 双方向通信装置１内にスレーブモード・マス
タモード切替えフラグ，切替えスイッチ１９，スタート
ビット０／１発生器２０を設け、スレーブモード時は、
データ送信，データ受信共に通信線上のスタートビット
に同期し、また送信スタートビットは出力しない。マス
タモード時は、データ送信は自分の出力するスタートビ
ットに同期し、データ受信は、通信線上のスタートビッ
トに同期する。また、通信データ用のスタートビットを
出力する。マスタモードに設定した２つのマイクロコン
ピュータを組み合わせて２線式双方向シリアル通信を行
い、スレーブモードとマスタモードに設定したマイクロ
コンピュータを組み合わせて１線式双方向シリアル通信
を行う。
向シリアル通信の切替え機能をもつ通信装置を提供す
る。 【構成】 双方向通信装置１内にスレーブモード・マス
タモード切替えフラグ，切替えスイッチ１９，スタート
ビット０／１発生器２０を設け、スレーブモード時は、
データ送信，データ受信共に通信線上のスタートビット
に同期し、また送信スタートビットは出力しない。マス
タモード時は、データ送信は自分の出力するスタートビ
ットに同期し、データ受信は、通信線上のスタートビッ
トに同期する。また、通信データ用のスタートビットを
出力する。マスタモードに設定した２つのマイクロコン
ピュータを組み合わせて２線式双方向シリアル通信を行
い、スレーブモードとマスタモードに設定したマイクロ
コンピュータを組み合わせて１線式双方向シリアル通信
を行う。
Description
【０００１】
【産業上の利用分野】この発明は、２線式双方向シリア
ル通信（２線全２重通信；ＵＡＲＴ）または１線式双方
向シリアル通信（１線半２重通信）を切替えて使用でき
る通信装置内蔵マイクロコンピュータに関する。
ル通信（２線全２重通信；ＵＡＲＴ）または１線式双方
向シリアル通信（１線半２重通信）を切替えて使用でき
る通信装置内蔵マイクロコンピュータに関する。
【０００２】
【従来の技術】図１２はマイクロコンピュータに内蔵さ
れる従来の双方向通信装置のブロック図であり、図１２
において、５０は双方向通信装置、２は通信入力端子
（ＲｘＤ）、３は通信出力端子（ＴｘＤ）、４は外部の
ＣＰＵと送受信データのやりとりをするデータバス端
子、５はこのデータバス端子に接続される装置内部のデ
ータバス、６は通信入力端子２から入力される通信入力
データを格納する受信シフトレジスタ、７は受信シフト
レジスタ６により一定ビット数格納されたデータを、デ
ータバス５に転送するための受信バッファレジスタ、８
は通信出力端子３に出力する通信出力データを送り出す
送信シフトレジスタ、９はデータバス５より送信シフト
レジスタ８にデータを転送するための送信バッファレジ
スタ、１０は送受信の基本タイミングを発生するボーレ
ートジェネレータ、１１は受信の際の受信シフトレジス
タ６のシフトタイミングのもととなる受信クロックを発
生して受信シフトレジスタ６を制御する受信クロック制
御回路、１２は受信クロック制御回路１１から発生した
受信クロックを分周（例えば１／１６に分周）し、受信
シフトレジスタ６のシフトタイミングを発生する分周
器、１３は送信の際の送信シフトレジスタ８のシフトタ
イミングのもととなる送信クロックを発生して送信シフ
トレジスタ８を制御する送信クロック制御回路、１４は
送信クロック制御回路１３から発生した送信クロックを
分周（例えば１／１６に分周）し、送信シフトレジスタ
８のシフトタイミングを発生する分周器、１５はスター
トビット検出器１７の通信入力データのスタートビット
のモニタを開始させる受信許可フラグで、外部のＣＰＵ
によって、データバス５から設定される。１６は送信ク
ロック制御回路１３の動作を許可する送信許可フラグ
で、同じくデータバス５により設定される。１７は通信
入力端子２の通信入力データよりスタートビットを検出
する回路で、受信クロック制御回路１１の起動を行う。
１８は送信シフトレジスタ８のスタートビットを発生す
る回路で、スタートビットの論理は常にＬｏｗを設定す
る。
れる従来の双方向通信装置のブロック図であり、図１２
において、５０は双方向通信装置、２は通信入力端子
（ＲｘＤ）、３は通信出力端子（ＴｘＤ）、４は外部の
ＣＰＵと送受信データのやりとりをするデータバス端
子、５はこのデータバス端子に接続される装置内部のデ
ータバス、６は通信入力端子２から入力される通信入力
データを格納する受信シフトレジスタ、７は受信シフト
レジスタ６により一定ビット数格納されたデータを、デ
ータバス５に転送するための受信バッファレジスタ、８
は通信出力端子３に出力する通信出力データを送り出す
送信シフトレジスタ、９はデータバス５より送信シフト
レジスタ８にデータを転送するための送信バッファレジ
スタ、１０は送受信の基本タイミングを発生するボーレ
ートジェネレータ、１１は受信の際の受信シフトレジス
タ６のシフトタイミングのもととなる受信クロックを発
生して受信シフトレジスタ６を制御する受信クロック制
御回路、１２は受信クロック制御回路１１から発生した
受信クロックを分周（例えば１／１６に分周）し、受信
シフトレジスタ６のシフトタイミングを発生する分周
器、１３は送信の際の送信シフトレジスタ８のシフトタ
イミングのもととなる送信クロックを発生して送信シフ
トレジスタ８を制御する送信クロック制御回路、１４は
送信クロック制御回路１３から発生した送信クロックを
分周（例えば１／１６に分周）し、送信シフトレジスタ
８のシフトタイミングを発生する分周器、１５はスター
トビット検出器１７の通信入力データのスタートビット
のモニタを開始させる受信許可フラグで、外部のＣＰＵ
によって、データバス５から設定される。１６は送信ク
ロック制御回路１３の動作を許可する送信許可フラグ
で、同じくデータバス５により設定される。１７は通信
入力端子２の通信入力データよりスタートビットを検出
する回路で、受信クロック制御回路１１の起動を行う。
１８は送信シフトレジスタ８のスタートビットを発生す
る回路で、スタートビットの論理は常にＬｏｗを設定す
る。
【０００３】次に動作について説明する。従来の双方向
通信装置５０で双方向通信を行う場合、図１３のよう
に、２つの双方向通信装置（通信装置４０，通信装置４
１）を接続する。すなわち、装置４０の通信出力端子３
と装置４１の通信入力端子２とを接続し、装置４１の通
信出力端子３と装置４１の通信入力端子２とを交互に接
続する。双方向の通信を行う場合は、装置４０から装置
４１に周期的に、通信データＤＡＴＡ−Ａ１，ＤＡＴＡ
−Ａ２，ＤＡＴＡ−Ａ３を送信し、装置４１から装置４
０に周期的に、通信データＤＡＴＡ−Ｂ１，ＤＡＴＡ−
Ｂ２，ＤＡＴＡ−Ｂ３を送信する。
通信装置５０で双方向通信を行う場合、図１３のよう
に、２つの双方向通信装置（通信装置４０，通信装置４
１）を接続する。すなわち、装置４０の通信出力端子３
と装置４１の通信入力端子２とを接続し、装置４１の通
信出力端子３と装置４１の通信入力端子２とを交互に接
続する。双方向の通信を行う場合は、装置４０から装置
４１に周期的に、通信データＤＡＴＡ−Ａ１，ＤＡＴＡ
−Ａ２，ＤＡＴＡ−Ａ３を送信し、装置４１から装置４
０に周期的に、通信データＤＡＴＡ−Ｂ１，ＤＡＴＡ−
Ｂ２，ＤＡＴＡ−Ｂ３を送信する。
【０００４】この場合、それぞれの通信装置４０，４１
には、あらかじめ、最初の通信データが送信バッファレ
ジスタ９にデータバス５を通してセットされ、また、送
信要求フラグ１６および受信許可フラグ１５がデータバ
ス５を通してセットされる。
には、あらかじめ、最初の通信データが送信バッファレ
ジスタ９にデータバス５を通してセットされ、また、送
信要求フラグ１６および受信許可フラグ１５がデータバ
ス５を通してセットされる。
【０００５】セットされた送信要求フラグ１６は、送信
クロック制御回路１３を動作可能にし、また、送信バッ
ファレジスタ９の格納データの内容を、送信シフトレジ
スタ８に転送する。また、セットされた送信要求フラグ
１６はボーレートジェネレータ１０からの発生クロック
を、送信クロックの分周器１４およびスタートビット発
生装置１８に与える。スタートビット発生器１８は通信
出力端子３を一定期間の間Ｌｏｗレベルにし、その後、
送信クロックの分周器１４は送信シフトレジスタ８にシ
フトクロックを発生させ、最初の送信データを通信出力
端子３に出力する。
クロック制御回路１３を動作可能にし、また、送信バッ
ファレジスタ９の格納データの内容を、送信シフトレジ
スタ８に転送する。また、セットされた送信要求フラグ
１６はボーレートジェネレータ１０からの発生クロック
を、送信クロックの分周器１４およびスタートビット発
生装置１８に与える。スタートビット発生器１８は通信
出力端子３を一定期間の間Ｌｏｗレベルにし、その後、
送信クロックの分周器１４は送信シフトレジスタ８にシ
フトクロックを発生させ、最初の送信データを通信出力
端子３に出力する。
【０００６】
【発明が解決しようとする課題】従来の双方向通信装置
では、上記のように構成されているので、ユーザの仕様
に応じて、２線式双方向シリアル通信方式または１線式
双方向シリアル通信方式を固定的に設定していた。した
がって、ユーザの仕様が変更になっても、簡単に、通信
方式の設定を変えることができなかった。また、通信の
際に接続する通信線の配線コストも高く、回路も複雑で
あった。
では、上記のように構成されているので、ユーザの仕様
に応じて、２線式双方向シリアル通信方式または１線式
双方向シリアル通信方式を固定的に設定していた。した
がって、ユーザの仕様が変更になっても、簡単に、通信
方式の設定を変えることができなかった。また、通信の
際に接続する通信線の配線コストも高く、回路も複雑で
あった。
【０００７】この発明は上記の様な問題点を解消するた
めになされたもので、ユーザの仕様に応じて、２線式双
方向シリアル通信方式または１線式双方向シリアル通信
方式を簡単な内蔵ハードで切替えて使用でき、また、内
部の回路簡素化や，通信線等の配線コストを下げること
のできる通信装置内蔵マイクロコンピュータを提供する
ことにある。
めになされたもので、ユーザの仕様に応じて、２線式双
方向シリアル通信方式または１線式双方向シリアル通信
方式を簡単な内蔵ハードで切替えて使用でき、また、内
部の回路簡素化や，通信線等の配線コストを下げること
のできる通信装置内蔵マイクロコンピュータを提供する
ことにある。
【０００８】
【課題を解決するための手段】この第１の発明に係る通
信装置内蔵マイクロコンピュータは、図１で示すよう
に、通信出力端子３への通信出力データに、スタートビ
ットの付加またはスタートビットの付加の禁止を行うス
タートビット発生器（スタートビット０／１発生器２
０）と、スタートビット検出器１７と送信制御回路（送
信クロック制御回路１３）とを接続または遮断する切替
えスイッチ手段（切替えスイッチ１９）と、図示しない
ＣＰＵより指示されたマスタモードまたはスレーブモー
ドに従って、上記切替えスイッチ手段および上記スター
トビット発生器を設定するスレーブ・マスタ切替え設定
手段（スレーブ・マスタ切替えフラグ２１）とを備えて
いる。この第２の発明に係る通信装置内蔵マイクロコン
ピュータは、図９で示すように、上記通信出力端子を、
オープンコレクタ型出力とするか、または、通信装置
（双方向通信装置１）内部の電源に抵抗器（プルアップ
抵抗器２５）でプルアップして接続した。この第３の発
明に係る通信装置内蔵マイクロコンピュータは、図１０
で示すように、上記通信入力端子と上記通信出力端子を
上記通信装置内部で接続し、上記通信入力端子と上記通
信出力端子の機能を合わせもつ通信入出力端子３１を上
記通信装置設けた。この第４の発明に係る通信装置内蔵
マイクロコンピュータは図１１で示すように、上記切替
えスイッチ手段および上記スレーブ・マスタ切替え設定
手段を制御するＣＰＵ４０を上記通信装置内部のデータ
バス５に接続した。
信装置内蔵マイクロコンピュータは、図１で示すよう
に、通信出力端子３への通信出力データに、スタートビ
ットの付加またはスタートビットの付加の禁止を行うス
タートビット発生器（スタートビット０／１発生器２
０）と、スタートビット検出器１７と送信制御回路（送
信クロック制御回路１３）とを接続または遮断する切替
えスイッチ手段（切替えスイッチ１９）と、図示しない
ＣＰＵより指示されたマスタモードまたはスレーブモー
ドに従って、上記切替えスイッチ手段および上記スター
トビット発生器を設定するスレーブ・マスタ切替え設定
手段（スレーブ・マスタ切替えフラグ２１）とを備えて
いる。この第２の発明に係る通信装置内蔵マイクロコン
ピュータは、図９で示すように、上記通信出力端子を、
オープンコレクタ型出力とするか、または、通信装置
（双方向通信装置１）内部の電源に抵抗器（プルアップ
抵抗器２５）でプルアップして接続した。この第３の発
明に係る通信装置内蔵マイクロコンピュータは、図１０
で示すように、上記通信入力端子と上記通信出力端子を
上記通信装置内部で接続し、上記通信入力端子と上記通
信出力端子の機能を合わせもつ通信入出力端子３１を上
記通信装置設けた。この第４の発明に係る通信装置内蔵
マイクロコンピュータは図１１で示すように、上記切替
えスイッチ手段および上記スレーブ・マスタ切替え設定
手段を制御するＣＰＵ４０を上記通信装置内部のデータ
バス５に接続した。
【０００９】
【作用】この第１の発明における通信装置内蔵マイクロ
コンピュータでは、外部データバスに接続されたＣＰＵ
は、上記スレーブ・マスタ切替えフラグがマスタモード
時には、上記スタートビット検出器による送信制御回路
の制御動作の禁止および受信制御回路の制御動作の許可
を行うとともに、上記スタートビット発生器によるスタ
ートビットの発生を許可し、上記スレーブ・マスタ切替
えフラグがスレーブモード時には、上記スタートビット
検出器による送信制御回路および受信制御回路の制御動
作の許可を行うとともに、上記スタートビット発生器に
よる上記通信出力端子へのスタートビットの発生を禁止
する。この結果、スレーブモード時には、通信出力デー
タの送信および通信入力データの受信とも、上記スター
トビットに同期し、マスタモード時には、通信出力デー
タの送信は自分の出力するスタートビットに同期し、通
信入力データの受信は上記スタートビットに同期する。
そして、スレーブモードまたはマスタモードが設定され
たマイクロコンピュータを組み合わせて使用することに
より、２線式双方向シリアル通信または１線式双方向シ
リアル通信を行うことができる。この場合、一方のマイ
クロコンピュータをマスタモード、他方のマイクロコン
ピュータもマスタモードとすれば、２線式双方向シリア
ル通信となり、また、一方のマイクロコンピュータをマ
スタモード、他方のマイクロコンピュータをスレーブモ
ードとすれば、１線式双方向シリアル通信となる。 こ
の第２の発明における通信機能内蔵マイクロコンピュー
タでは、上記通信出力端子をオープンコレクタ型出力端
子とするか、または、上記通信装置内部の電源にプルア
ップ抵抗器でプルアップすることによって、通信線から
プルアップ抵抗器を介して、通信装置外部の電源への接
続が必要でなくなる。この第３の発明における通信装置
内蔵マイクロコンピュータでは、１つの通信入出力端子
を上記通信装置に設け、通信入力端子と通信出力端子と
を上記通信入出力端子に接続することにより、外部の通
信装置と、上記入出力端子のみで通信データの送受信を
行う。この第４の発明における通信装置内蔵コンピュー
タでは、ＣＰＵを通信装置の内部に組み込むことによ
り、ワンチップマイコンとして動作させる。
コンピュータでは、外部データバスに接続されたＣＰＵ
は、上記スレーブ・マスタ切替えフラグがマスタモード
時には、上記スタートビット検出器による送信制御回路
の制御動作の禁止および受信制御回路の制御動作の許可
を行うとともに、上記スタートビット発生器によるスタ
ートビットの発生を許可し、上記スレーブ・マスタ切替
えフラグがスレーブモード時には、上記スタートビット
検出器による送信制御回路および受信制御回路の制御動
作の許可を行うとともに、上記スタートビット発生器に
よる上記通信出力端子へのスタートビットの発生を禁止
する。この結果、スレーブモード時には、通信出力デー
タの送信および通信入力データの受信とも、上記スター
トビットに同期し、マスタモード時には、通信出力デー
タの送信は自分の出力するスタートビットに同期し、通
信入力データの受信は上記スタートビットに同期する。
そして、スレーブモードまたはマスタモードが設定され
たマイクロコンピュータを組み合わせて使用することに
より、２線式双方向シリアル通信または１線式双方向シ
リアル通信を行うことができる。この場合、一方のマイ
クロコンピュータをマスタモード、他方のマイクロコン
ピュータもマスタモードとすれば、２線式双方向シリア
ル通信となり、また、一方のマイクロコンピュータをマ
スタモード、他方のマイクロコンピュータをスレーブモ
ードとすれば、１線式双方向シリアル通信となる。 こ
の第２の発明における通信機能内蔵マイクロコンピュー
タでは、上記通信出力端子をオープンコレクタ型出力端
子とするか、または、上記通信装置内部の電源にプルア
ップ抵抗器でプルアップすることによって、通信線から
プルアップ抵抗器を介して、通信装置外部の電源への接
続が必要でなくなる。この第３の発明における通信装置
内蔵マイクロコンピュータでは、１つの通信入出力端子
を上記通信装置に設け、通信入力端子と通信出力端子と
を上記通信入出力端子に接続することにより、外部の通
信装置と、上記入出力端子のみで通信データの送受信を
行う。この第４の発明における通信装置内蔵コンピュー
タでは、ＣＰＵを通信装置の内部に組み込むことによ
り、ワンチップマイコンとして動作させる。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの第１の発明の一実施例を示すマイクロ
コンピュータに内蔵する双方向通信装置のブロック図で
ある。図１において、１はマイクロコンピュータに内蔵
する通信装置としての双方向通信装置、２は通信入力端
子（ＲｘＤ）、３は通信出力端子（ＴｘＤ）、４はデー
タバス端子、５はデータバス、６は受信レジスタとして
の受信シフトレジスタ、７は受信バッファレジスタ、８
は送信レジスタとしての送信シフトレジスタ、９は送信
バッファレジスタ、１０はボーレートジェネレータ、１
１は受信制御回路としての受信クロック制御回路、１２
は１／１６の受信クロックの分周器、１３は送信制御回
路としての送信クロック制御回路、１４は１／１６の送
信クロックの分周器、１５は受信許可フラグ、１６は送
信要求フラグ、１７はスタートビット検出器、１９は切
替えスイッチ手段としての切替えスイッチ、２０はスタ
ートビット発生器としてのスタートビット０／１発生
器、２１はスレーブ・マスタ切替え設定手段としてのス
レーブ・マスタ切替えフラグである。なお、上記の２〜
１７については、従来のものと同じ機能を持っているた
め、既述した従来例（図１２）と同じ符号を付してい
る。
する。図１はこの第１の発明の一実施例を示すマイクロ
コンピュータに内蔵する双方向通信装置のブロック図で
ある。図１において、１はマイクロコンピュータに内蔵
する通信装置としての双方向通信装置、２は通信入力端
子（ＲｘＤ）、３は通信出力端子（ＴｘＤ）、４はデー
タバス端子、５はデータバス、６は受信レジスタとして
の受信シフトレジスタ、７は受信バッファレジスタ、８
は送信レジスタとしての送信シフトレジスタ、９は送信
バッファレジスタ、１０はボーレートジェネレータ、１
１は受信制御回路としての受信クロック制御回路、１２
は１／１６の受信クロックの分周器、１３は送信制御回
路としての送信クロック制御回路、１４は１／１６の送
信クロックの分周器、１５は受信許可フラグ、１６は送
信要求フラグ、１７はスタートビット検出器、１９は切
替えスイッチ手段としての切替えスイッチ、２０はスタ
ートビット発生器としてのスタートビット０／１発生
器、２１はスレーブ・マスタ切替え設定手段としてのス
レーブ・マスタ切替えフラグである。なお、上記の２〜
１７については、従来のものと同じ機能を持っているた
め、既述した従来例（図１２）と同じ符号を付してい
る。
【００１１】スタートビット検出器１７は、切替えスイ
ッチ１９を介して送信クロック制御回路１３、および受
信クロック制御回路１１と接続され、通信入力端子２を
介して送信された通信入力データから、通信の同期をと
るためのスタートビットを検出する。また、スタートビ
ット検出器１７は、受信許可フラグ１５がセットされる
と、通信入力端子２のスタートビットのモニタを開始
し、そのモニタの結果により、受信クロック制御回路１
１および送信クロック制御回路１３の動作を制御する。
ッチ１９を介して送信クロック制御回路１３、および受
信クロック制御回路１１と接続され、通信入力端子２を
介して送信された通信入力データから、通信の同期をと
るためのスタートビットを検出する。また、スタートビ
ット検出器１７は、受信許可フラグ１５がセットされる
と、通信入力端子２のスタートビットのモニタを開始
し、そのモニタの結果により、受信クロック制御回路１
１および送信クロック制御回路１３の動作を制御する。
【００１２】切替えスイッチ１９は、一端がスタートビ
ット検出器１７と、他端が送信クロック制御回路１３と
接続され、スレーブ・マスタ切替えフラグ２１によるス
レーブ（ｓｌａｖｅ）モードまたはマスタ（ｍａｓｔｅ
ｒ）モードに従って、スイッチをオンまたはオフするこ
とにより、スタートビット検出器１７と送信クロック制
御回路１３とを接続またはしゃ断する。そして、スター
トビット検出器１７の送信クロック制御回路１３に対す
る動作制御を可能にするか否かを決める。
ット検出器１７と、他端が送信クロック制御回路１３と
接続され、スレーブ・マスタ切替えフラグ２１によるス
レーブ（ｓｌａｖｅ）モードまたはマスタ（ｍａｓｔｅ
ｒ）モードに従って、スイッチをオンまたはオフするこ
とにより、スタートビット検出器１７と送信クロック制
御回路１３とを接続またはしゃ断する。そして、スター
トビット検出器１７の送信クロック制御回路１３に対す
る動作制御を可能にするか否かを決める。
【００１３】スタートビット０／１発生器２０は、入力
を送信クロック制御回路１３、出力を出力通信端子３と
接続され、通信出力端子３に出力する通信出力データに
Ｌｏｗ（０）またはＨｉｇｈ（１）のスタートビットを
付加する。また、そのスタートビットの通信出力データ
へのスタートビットの付加を禁止する。
を送信クロック制御回路１３、出力を出力通信端子３と
接続され、通信出力端子３に出力する通信出力データに
Ｌｏｗ（０）またはＨｉｇｈ（１）のスタートビットを
付加する。また、そのスタートビットの通信出力データ
へのスタートビットの付加を禁止する。
【００１４】スレーブ・マスタ切替えフラグ２１は、図
示しないＣＰＵから、データバス５を介してマスタモー
ドまたはスレーブモードの指示を受けると、これらのモ
ードに従って、切替えスイッチ１９のオンまたはオフの
選択制御、スタートビット０／１発生器からのＬｏｗス
タートビット／Ｈｉｇｈスタートビットの発生または禁
止制御を行う。ここで、図示しないＣＰＵは、データバ
ス５と接続されたデータバス端子４に接続される。図２
は図１の装置におけるスレーブモード時およびマスタモ
ード時の動作を示すタイミング図である。このタイミン
グ図では、スレーブモード時およびマスタモード時にお
ける、受信許可フラグ１５の受信許可の信号、通信入力
端子２から入力する通信入力データの入力波形の信号、
受信クロック制御回路１１および送信クロック制御回路
１３の送信および受信クロックの信号、送信要求フラグ
１６の送信要求の信号、通信出力端子３への通信出力デ
ータの出力波形を示している。なお、このタイミング図
の各項目の（ ）内の番号は図１の各部の番号を示して
いる。スレーブモード時には、受信許可フラグ１５の受
信許可の信号がＨｉｇｈになると、通信入力端子２から
スタートビット，データ（ＲＢ０），データ（ＲＢ１）
の順に通信入力データを入力する。このとき、受信クロ
ック制御回路１１は時間ｔ／２，ｔ，ｔの間隔でサンプ
リングを行う。次に、送信要求フラグ１６の送信要求が
Ｈｉｇｈになると、送信クロック制御回路１３の送信ク
ロックに同期し、通信入力端子２からの通信入力データ
のスタートビットから時間ｔ後に、出力通信端子３にデ
ータ（ＴＢ０），データ（ＴＢ１）を出力する。
示しないＣＰＵから、データバス５を介してマスタモー
ドまたはスレーブモードの指示を受けると、これらのモ
ードに従って、切替えスイッチ１９のオンまたはオフの
選択制御、スタートビット０／１発生器からのＬｏｗス
タートビット／Ｈｉｇｈスタートビットの発生または禁
止制御を行う。ここで、図示しないＣＰＵは、データバ
ス５と接続されたデータバス端子４に接続される。図２
は図１の装置におけるスレーブモード時およびマスタモ
ード時の動作を示すタイミング図である。このタイミン
グ図では、スレーブモード時およびマスタモード時にお
ける、受信許可フラグ１５の受信許可の信号、通信入力
端子２から入力する通信入力データの入力波形の信号、
受信クロック制御回路１１および送信クロック制御回路
１３の送信および受信クロックの信号、送信要求フラグ
１６の送信要求の信号、通信出力端子３への通信出力デ
ータの出力波形を示している。なお、このタイミング図
の各項目の（ ）内の番号は図１の各部の番号を示して
いる。スレーブモード時には、受信許可フラグ１５の受
信許可の信号がＨｉｇｈになると、通信入力端子２から
スタートビット，データ（ＲＢ０），データ（ＲＢ１）
の順に通信入力データを入力する。このとき、受信クロ
ック制御回路１１は時間ｔ／２，ｔ，ｔの間隔でサンプ
リングを行う。次に、送信要求フラグ１６の送信要求が
Ｈｉｇｈになると、送信クロック制御回路１３の送信ク
ロックに同期し、通信入力端子２からの通信入力データ
のスタートビットから時間ｔ後に、出力通信端子３にデ
ータ（ＴＢ０），データ（ＴＢ１）を出力する。
【００１５】マスタモード時には、通信入力データの受
信はスレーブモードの時と同じであるが、通信出力デー
タの送信時は、送信要求フラグ１６の送信要求がＨｉｇ
ｈになると、送信クロック制御回路１３の送信クロック
に同期してスタートビット，データ（ＴＢ０），データ
（ＴＢ１）を通信出力端子３に出力する。すなわち、送
信の時は、自分から相手にスタートビットを出力し、こ
の自分のスタートビットに同期して通信出力データを出
力する。
信はスレーブモードの時と同じであるが、通信出力デー
タの送信時は、送信要求フラグ１６の送信要求がＨｉｇ
ｈになると、送信クロック制御回路１３の送信クロック
に同期してスタートビット，データ（ＴＢ０），データ
（ＴＢ１）を通信出力端子３に出力する。すなわち、送
信の時は、自分から相手にスタートビットを出力し、こ
の自分のスタートビットに同期して通信出力データを出
力する。
【００１６】図３は、図１の装置のマスタモード時また
はスレーブモード時の動作状態をまとめた図である。上
記のスレーブモード時およびマスタモード時の動作状態
を説明すると、以下のようになる。すなわち、スレーブ
モード時においては、受信のときは、スタートビットを
相手から入力し、通信入力データのデータ（ＲＢ０），
データ（ＲＢ１）のデータビットは相手のスタートビッ
トに同期する。また、送信のときは、スタートビットを
相手から入力し、通信出力データのデータ（ＴＢ０），
データ（ＴＢ１）のデータビットは相手のスタートビッ
トに同期する。
はスレーブモード時の動作状態をまとめた図である。上
記のスレーブモード時およびマスタモード時の動作状態
を説明すると、以下のようになる。すなわち、スレーブ
モード時においては、受信のときは、スタートビットを
相手から入力し、通信入力データのデータ（ＲＢ０），
データ（ＲＢ１）のデータビットは相手のスタートビッ
トに同期する。また、送信のときは、スタートビットを
相手から入力し、通信出力データのデータ（ＴＢ０），
データ（ＴＢ１）のデータビットは相手のスタートビッ
トに同期する。
【００１７】マスタモード時においては、受信のとき
は、スタートビットを相手から入力し、通信入力データ
のデータビットは相手のスタートビットに同期し、送信
のときは、スタートビットを自分から出力して相手に送
信し、通信出力データのデータビットは自分のスタート
ビットに同期して送信する。したがって、２つの双方向
通信装置を用いて、一方の装置をマスタモード、他方の
装置をスレーブモードに設定し、これらの装置の通信入
力端子と通信出力端子をワイアードＯＲと単線で接続す
ることによって、１線式双方向シリアル通信（１線半２
重通信）が行える。また、２つの装置を両方マスタモー
ドにし、互いに通信入力端子と通信出力端子とを交互に
２線で接続すれば、２線式双方向シリアル通信（２線全
２重通信）が行える。
は、スタートビットを相手から入力し、通信入力データ
のデータビットは相手のスタートビットに同期し、送信
のときは、スタートビットを自分から出力して相手に送
信し、通信出力データのデータビットは自分のスタート
ビットに同期して送信する。したがって、２つの双方向
通信装置を用いて、一方の装置をマスタモード、他方の
装置をスレーブモードに設定し、これらの装置の通信入
力端子と通信出力端子をワイアードＯＲと単線で接続す
ることによって、１線式双方向シリアル通信（１線半２
重通信）が行える。また、２つの装置を両方マスタモー
ドにし、互いに通信入力端子と通信出力端子とを交互に
２線で接続すれば、２線式双方向シリアル通信（２線全
２重通信）が行える。
【００１８】図４は図１の装置を２つ用い、一方をスレ
ーブモード、他方をマスタモードに設定し、ワイアード
ＯＲと単線で外部接続して１線式双方向シリアル通信を
行う場合の回路図の一例である。また、図５，図６は図
４の装置におけるレジスタ等の制御動作を説明するフロ
ーチャートであり、図５はスレーブモード側の双方向通
信装置のフローチャート、図６はマスタモード側の双方
向通信装置フローチャートである。図７は図１の装置を
２つ用い、両方をマスタモードに設定し、互いに通信入
力端子と通信出力端子とを交差して２線で接続し、２線
式双方向シリアル通信を行う場合の回路図の一例であ
る。また、図８は図７の装置におけるレジスタ等の制御
動作を示すフローチャートである。
ーブモード、他方をマスタモードに設定し、ワイアード
ＯＲと単線で外部接続して１線式双方向シリアル通信を
行う場合の回路図の一例である。また、図５，図６は図
４の装置におけるレジスタ等の制御動作を説明するフロ
ーチャートであり、図５はスレーブモード側の双方向通
信装置のフローチャート、図６はマスタモード側の双方
向通信装置フローチャートである。図７は図１の装置を
２つ用い、両方をマスタモードに設定し、互いに通信入
力端子と通信出力端子とを交差して２線で接続し、２線
式双方向シリアル通信を行う場合の回路図の一例であ
る。また、図８は図７の装置におけるレジスタ等の制御
動作を示すフローチャートである。
【００１９】次に図１，図４〜図８を参照して、これら
の双方向通信装置を使用した１線式双方向シリアル通信
および２線式双方向シリアル通信の動作について説明す
る。
の双方向通信装置を使用した１線式双方向シリアル通信
および２線式双方向シリアル通信の動作について説明す
る。
【００２０】１線式双方向通信を行う場合は、図４で示
すように、２つの双方向通信装置の内、一方の装置をマ
スタモードに設定し（以下，マスタ装置という）、他方
の装置をスレーブモードに設定する（以下、スレーブ装
置という）。そして、マスタ装置１Ａの通信出力端子３
を出力バッファ２３を介して相手側のスレーブ装置と接
続するとともに、自分の通信入力端子２と接続する。同
じく、スレーブ装置１Ｂでは、通信出力端子３を出力バ
ッファ２４を介してマスタ装置１Ａと接続するととも
に、自分の通信入力端子２と接続する。また、マスタ装
置１Ａとスレーブ装置１Ｂの１本の通信線は、プルアッ
プ抵抗２５で装置外部の電源と接続する。図４の回路図
の下には、マスタ装置１Ａからスレーブ装置１Ｂに送信
されるａの信号と、スレーブ装置１Ｂからマスタ装置１
Ａに送信されるｂの信号と、一本の通信線上の信号ａ＋
ｂを示している。この通信の場合、マスタ装置１Ａは、
送信の場合に自分からスタートビットを出力し、通信出
力データのデータビットを自分のスタートビットに同期
させる。またスレーブ装置１Ｂは、自分からスタートビ
ットを出力しないで、マスタ装置からのスタートビット
に同期して通信データの送受信を行う。１線式双方向シ
リアル通信では、マスタ装置１Ａよりスレーブ装置１Ｂ
に周期的に通信データＤＡＴＡ−Ｍ１，ＤＡＴＡ−Ｍ
２，ＤＡＴＡ−Ｍ３を送信し、また、スレーブ装置１Ｂ
よりマスタ装置１Ａに周期的に通信データＤＡＴＡ−Ｓ
１，ＤＡＴＡ−Ｓ２を送信する。ここで、マスタ装置と
スレーブ装置の間の通信線は１本なので、双方向通信
は、時分割で行う。マスタ装置１Ａとスレーブ装置１Ｂ
とが５バイトのデータを送受信する場合、まず最初に、
マスタ装置１Ａからスレーブ装置１Ｂに（以下、Ｍ→Ｓ
と記述）ＤＡＴＡ−Ｍ１を送信し、次に、スレーブ装置
１Ｂからマスタ装置１Ａに（以下、Ｓ→Ｍと記述）ＤＡ
ＴＡ−Ｓ１を送信する。同様にして、マスタ・スレーブ
装置間で、３番目にＤＡＴＡ−Ｓ２（Ｓ→Ｍ），４番目
にＤＡＴＡ−Ｍ２（Ｍ→Ｓ），５番目にＤＡＴＡ−Ｍ３
（Ｍ→Ｓ）を送受信する。
すように、２つの双方向通信装置の内、一方の装置をマ
スタモードに設定し（以下，マスタ装置という）、他方
の装置をスレーブモードに設定する（以下、スレーブ装
置という）。そして、マスタ装置１Ａの通信出力端子３
を出力バッファ２３を介して相手側のスレーブ装置と接
続するとともに、自分の通信入力端子２と接続する。同
じく、スレーブ装置１Ｂでは、通信出力端子３を出力バ
ッファ２４を介してマスタ装置１Ａと接続するととも
に、自分の通信入力端子２と接続する。また、マスタ装
置１Ａとスレーブ装置１Ｂの１本の通信線は、プルアッ
プ抵抗２５で装置外部の電源と接続する。図４の回路図
の下には、マスタ装置１Ａからスレーブ装置１Ｂに送信
されるａの信号と、スレーブ装置１Ｂからマスタ装置１
Ａに送信されるｂの信号と、一本の通信線上の信号ａ＋
ｂを示している。この通信の場合、マスタ装置１Ａは、
送信の場合に自分からスタートビットを出力し、通信出
力データのデータビットを自分のスタートビットに同期
させる。またスレーブ装置１Ｂは、自分からスタートビ
ットを出力しないで、マスタ装置からのスタートビット
に同期して通信データの送受信を行う。１線式双方向シ
リアル通信では、マスタ装置１Ａよりスレーブ装置１Ｂ
に周期的に通信データＤＡＴＡ−Ｍ１，ＤＡＴＡ−Ｍ
２，ＤＡＴＡ−Ｍ３を送信し、また、スレーブ装置１Ｂ
よりマスタ装置１Ａに周期的に通信データＤＡＴＡ−Ｓ
１，ＤＡＴＡ−Ｓ２を送信する。ここで、マスタ装置と
スレーブ装置の間の通信線は１本なので、双方向通信
は、時分割で行う。マスタ装置１Ａとスレーブ装置１Ｂ
とが５バイトのデータを送受信する場合、まず最初に、
マスタ装置１Ａからスレーブ装置１Ｂに（以下、Ｍ→Ｓ
と記述）ＤＡＴＡ−Ｍ１を送信し、次に、スレーブ装置
１Ｂからマスタ装置１Ａに（以下、Ｓ→Ｍと記述）ＤＡ
ＴＡ−Ｓ１を送信する。同様にして、マスタ・スレーブ
装置間で、３番目にＤＡＴＡ−Ｓ２（Ｓ→Ｍ），４番目
にＤＡＴＡ−Ｍ２（Ｍ→Ｓ），５番目にＤＡＴＡ−Ｍ３
（Ｍ→Ｓ）を送受信する。
【００２１】次に、マスタ装置１Ａとスレーブ装置１Ｂ
との間の通信データの送受信について、図１，図４と図
５，図６のフローチャートを用いて説明する。マスタ装
置１Ａでは、外部に接続された図示しないＣＰＵによっ
て、ソフトウエア上で通信データの送受信の制御が行わ
れる前に、あらかじめ、スレーブ・マスタ切替えフラグ
２１がマスタモードに設定される（ステップＳ１）。マ
スタ装置１Ａは、ＣＰＵの指定に従って、何番目のデー
タか（ステップＳ２）、によって異なる処理をする。
との間の通信データの送受信について、図１，図４と図
５，図６のフローチャートを用いて説明する。マスタ装
置１Ａでは、外部に接続された図示しないＣＰＵによっ
て、ソフトウエア上で通信データの送受信の制御が行わ
れる前に、あらかじめ、スレーブ・マスタ切替えフラグ
２１がマスタモードに設定される（ステップＳ１）。マ
スタ装置１Ａは、ＣＰＵの指定に従って、何番目のデー
タか（ステップＳ２）、によって異なる処理をする。
【００２２】１番目の通信データ（ＤＡＴＡ−Ｍ１），
４番目のデータ（ＤＡＴＡ−Ｍ２）は、マスタ装置１Ａ
からスレーブ装置１Ｂ（Ｍ→Ｓ）への通信出力データで
あり、マスタ装置１Ａは、送信要求フラグ１６がリセッ
トされているか否かを判断（ステップＳ３）し、リセッ
トされていない場合（ステップＳ３でＮ）は、常時要求
フラグ１６のリセットを監視し、リセットされている場
合（ステップＳ３でＹ）は、データバス５から送信バッ
ファレジスタ９に通信データ（ＤＡＴＡ−Ｍ１，ＤＡＴ
Ａ−Ｍ４）を格納し（ステップＳ４）、送信要求フラグ
１６をリセットする（ステップＳ５）。
４番目のデータ（ＤＡＴＡ−Ｍ２）は、マスタ装置１Ａ
からスレーブ装置１Ｂ（Ｍ→Ｓ）への通信出力データで
あり、マスタ装置１Ａは、送信要求フラグ１６がリセッ
トされているか否かを判断（ステップＳ３）し、リセッ
トされていない場合（ステップＳ３でＮ）は、常時要求
フラグ１６のリセットを監視し、リセットされている場
合（ステップＳ３でＹ）は、データバス５から送信バッ
ファレジスタ９に通信データ（ＤＡＴＡ−Ｍ１，ＤＡＴ
Ａ−Ｍ４）を格納し（ステップＳ４）、送信要求フラグ
１６をリセットする（ステップＳ５）。
【００２３】２番目，３番目の通信データ（ＤＡＴＡ−
Ｓ１，ＤＡＴＡ−Ｓ２）は、スレーブ装置１Ｂからマス
タ装置１Ａ（Ｓ→Ｍ）への通信入力データであり、マス
タ装置１Ａは、受信許可フラグ１５をセットし（ステッ
プＳ６）、受信許可フラグ１５がリセットされていない
か否かを判断（ステップＳ７）し、受信許可フラグ１５
がリセットされていなければ（ステップＳ７でＮ）、受
信許可フラグの監視を続け、受信許可フラグ１５がリセ
ットされていれば（ステップＳ７でＹ）、受信バッファ
レジスタ７に格納された（ＤＡＴＡ−Ｓ１，ＤＡＴＡ−
Ｓ２）の通信入力データをデータバス５に出力する。
Ｓ１，ＤＡＴＡ−Ｓ２）は、スレーブ装置１Ｂからマス
タ装置１Ａ（Ｓ→Ｍ）への通信入力データであり、マス
タ装置１Ａは、受信許可フラグ１５をセットし（ステッ
プＳ６）、受信許可フラグ１５がリセットされていない
か否かを判断（ステップＳ７）し、受信許可フラグ１５
がリセットされていなければ（ステップＳ７でＮ）、受
信許可フラグの監視を続け、受信許可フラグ１５がリセ
ットされていれば（ステップＳ７でＹ）、受信バッファ
レジスタ７に格納された（ＤＡＴＡ−Ｓ１，ＤＡＴＡ−
Ｓ２）の通信入力データをデータバス５に出力する。
【００２４】５番目の通信データ（ＤＡＴＡ−Ｍ５）
は、マスタ装置１Ａからスレーブ装置１Ｂへの通信デー
タであり、マスタ装置１Ａは、送信要求フラグ１６がリ
セットされているか否かの判断（ステップＳ９）し、送
信する通信データ（ＤＡＴＡ−Ｍ５）をデータバス５か
ら送信バッファレジスタ９に格納し（ステップＳ１
０）、送信要求フラグ１６をセットする（ステップＳ１
１）。再度、送信要求フラグ１６がリセットされている
か否かを判断（ステップＳ１２）し、リセットされてい
れば、休止期間を発生させる（ステップＳ１３）。
は、マスタ装置１Ａからスレーブ装置１Ｂへの通信デー
タであり、マスタ装置１Ａは、送信要求フラグ１６がリ
セットされているか否かの判断（ステップＳ９）し、送
信する通信データ（ＤＡＴＡ−Ｍ５）をデータバス５か
ら送信バッファレジスタ９に格納し（ステップＳ１
０）、送信要求フラグ１６をセットする（ステップＳ１
１）。再度、送信要求フラグ１６がリセットされている
か否かを判断（ステップＳ１２）し、リセットされてい
れば、休止期間を発生させる（ステップＳ１３）。
【００２５】一方、スレーブ装置１Ｂでは、この装置を
制御するＣＰＵによって、ソフトウエア上で通信データ
の送受信の制御が行われる前に、あらかじめ、切替えフ
ラグ２１がスレーブモードに設定される（ステップＳ１
４）。スレーブ装置１Ｂは、ＣＰＵの指示に従って、何
番目のデータか（ステップＳ１５）、によって異なる処
理をする。
制御するＣＰＵによって、ソフトウエア上で通信データ
の送受信の制御が行われる前に、あらかじめ、切替えフ
ラグ２１がスレーブモードに設定される（ステップＳ１
４）。スレーブ装置１Ｂは、ＣＰＵの指示に従って、何
番目のデータか（ステップＳ１５）、によって異なる処
理をする。
【００２６】２番目，３番目の通信データ（ＤＡＴＡ−
Ｓ１，ＤＡＴＡ−Ｓ２）は、スレーブ装置１Ｂからマス
タ装置１Ａ（Ｓ→Ｍ）への通信データであり、スレーブ
装置１Ｂは、送信要求フラグ１６のリセット判断後、送
信データ（ＤＡＴＡ−Ｓ１，ＤＡＴＡ−Ｓ２）を送信バ
ッファレジスタ９に格納し、送信要求フラグ１６をセッ
トする（ステップＳ１９〜Ｓ２１）。また、１番目，４
番目，５番目の通信データ（ＤＡＴＡ−Ｍ１，ＤＡＴＡ
−Ｍ２，ＤＡＴＡ−Ｍ３）は、マスタ装置１Ａからスレ
ーブ装置１Ｂ（Ｍ→Ｓ）への通信データであり、スレー
ブ装置１Ｂは、受信許可フラグ１５のセット後、受信許
可フラグ１５のフラグのリセットを確認し、通信データ
（ＤＡＴＡ−Ｍ１，ＤＡＴＡ−Ｍ２，ＤＡＴＡ−Ｍ３）
を受信バッファレジスタ７に格納する（ステップＳ１６
〜Ｓ１８）。
Ｓ１，ＤＡＴＡ−Ｓ２）は、スレーブ装置１Ｂからマス
タ装置１Ａ（Ｓ→Ｍ）への通信データであり、スレーブ
装置１Ｂは、送信要求フラグ１６のリセット判断後、送
信データ（ＤＡＴＡ−Ｓ１，ＤＡＴＡ−Ｓ２）を送信バ
ッファレジスタ９に格納し、送信要求フラグ１６をセッ
トする（ステップＳ１９〜Ｓ２１）。また、１番目，４
番目，５番目の通信データ（ＤＡＴＡ−Ｍ１，ＤＡＴＡ
−Ｍ２，ＤＡＴＡ−Ｍ３）は、マスタ装置１Ａからスレ
ーブ装置１Ｂ（Ｍ→Ｓ）への通信データであり、スレー
ブ装置１Ｂは、受信許可フラグ１５のセット後、受信許
可フラグ１５のフラグのリセットを確認し、通信データ
（ＤＡＴＡ−Ｍ１，ＤＡＴＡ−Ｍ２，ＤＡＴＡ−Ｍ３）
を受信バッファレジスタ７に格納する（ステップＳ１６
〜Ｓ１８）。
【００２７】上記のソフトウエア上の制御動作ととも
に、ハードウエア上（ハードウエア１）では、送信バッ
ファレジスタ７に通信入力データが格納されているか否
かを判断（ステップＳ２２）し、空（ｅｍｐｔｙ）であ
れば（ステップＳ２２でＹ）、送信要求フラグ１６をリ
セットして（ステップＳ２３）、ステップＳ２２に戻
り、空でなければ（ステップＳ２２でＮ）、ステップＳ
２２に戻って、常時、送信バッファレジスタを監視す
る。
に、ハードウエア上（ハードウエア１）では、送信バッ
ファレジスタ７に通信入力データが格納されているか否
かを判断（ステップＳ２２）し、空（ｅｍｐｔｙ）であ
れば（ステップＳ２２でＹ）、送信要求フラグ１６をリ
セットして（ステップＳ２３）、ステップＳ２２に戻
り、空でなければ（ステップＳ２２でＮ）、ステップＳ
２２に戻って、常時、送信バッファレジスタを監視す
る。
【００２８】また、上記のハードウエア上の制御動作と
ともに、上記と他のハードウエア上（ハードウエア２）
でも、受信バッファレジスタ７に通信出力データが格納
されているか否かを判断（ステップＳ２４）し、満（Ｆ
ｕｌｌ）であれば（ステップＳ２４でＹ）、受信許可フ
ラグ１５をリセットして（ステップＳ２５）、ステップ
Ｓ２４に戻り、満でなければ（ステップＳ２４でＮ）、
ステップＳ２４に戻って、常時、受信バッファレジスタ
７を監視する。
ともに、上記と他のハードウエア上（ハードウエア２）
でも、受信バッファレジスタ７に通信出力データが格納
されているか否かを判断（ステップＳ２４）し、満（Ｆ
ｕｌｌ）であれば（ステップＳ２４でＹ）、受信許可フ
ラグ１５をリセットして（ステップＳ２５）、ステップ
Ｓ２４に戻り、満でなければ（ステップＳ２４でＮ）、
ステップＳ２４に戻って、常時、受信バッファレジスタ
７を監視する。
【００２９】次に、２線式双方向通信を行う場合は、図
７で示すように、２つの双方向通信装置を、マスタモー
ドに設定し（マスタ装置）、マスタ装置１Ａ−１の通信
出力端子３と相手側のマスタ装置１Ａ−２の通信入力端
子２とを接続し、マスタ装置１Ａ−１の通信入力端子２
と相手側のマスタ装置１Ａ−２の通信出力端子３とを交
互に接続する。そして、マスタ装置１Ａ−１からマスタ
装置１Ａ−２に、通信データＤＡＴＡ−Ｍ１，ＤＡＴＡ
−Ｍ２，ＤＡＴＡ−Ｍ３を送信し（ａの信号）、同時
に、マスタ装置１Ａ−２からマスタ装置１Ａ−１に、通
信データＤＡＴＡ−Ｍ４，ＤＡＴＡ−Ｍ５，ＤＡＴＡ−
Ｍ６を送信する（ｂの信号）。マスタ装置１Ａ−１，１
Ａ−２は、送信の場合、自分からスタートビットを出力
し、通信データのデータビットを自分のスタートビット
に同期させる。
７で示すように、２つの双方向通信装置を、マスタモー
ドに設定し（マスタ装置）、マスタ装置１Ａ−１の通信
出力端子３と相手側のマスタ装置１Ａ−２の通信入力端
子２とを接続し、マスタ装置１Ａ−１の通信入力端子２
と相手側のマスタ装置１Ａ−２の通信出力端子３とを交
互に接続する。そして、マスタ装置１Ａ−１からマスタ
装置１Ａ−２に、通信データＤＡＴＡ−Ｍ１，ＤＡＴＡ
−Ｍ２，ＤＡＴＡ−Ｍ３を送信し（ａの信号）、同時
に、マスタ装置１Ａ−２からマスタ装置１Ａ−１に、通
信データＤＡＴＡ−Ｍ４，ＤＡＴＡ−Ｍ５，ＤＡＴＡ−
Ｍ６を送信する（ｂの信号）。マスタ装置１Ａ−１，１
Ａ−２は、送信の場合、自分からスタートビットを出力
し、通信データのデータビットを自分のスタートビット
に同期させる。
【００３０】マスタ装置１Ａ−１とマスタ装置１Ａ−２
との間の通信データの送受信について、図１，図８を用
いて説明すると、マスタ装置１Ａ−１，１Ａ−２はこれ
らの装置を制御するＣＰＵによって、スレーブ・マスタ
切替えフラグ２１があらかじめ、マスタモードに設定さ
れる（ステップＳ３０）。マスタ装置１Ａ−１は、ＣＰ
Ｕによる制御に従って、受信許可フラグ１５をセットし
（ステップＳ３１）、受信許可フラグ１６がリセットさ
れたか否かを判断（ステップＳ３２）し、リセットされ
ていれば（ステップＳ３２でＹ）、マスタ装置１Ａ−２
から受信バッファレジスタ７に受信して格納した通信入
力データＤＡＴＡ−Ｍ１，ＤＡＴＡ−Ｍ２，ＤＡＴＡ−
Ｍ３をデータバス５に出力し（ステップＳ３３）、リセ
ットされていなければ（ステップＳ３２でＮ）、次のス
テップＳ３４に進む。ステップＳ３４では、送信要求フ
ラグ１６がリセットされているか否かを判断（ステップ
Ｓ３４）し、リセットされていれば（ステップＳ３４で
Ｙ）、マスタ装置１Ａ−１から送信するＤＡＴＡ−Ｍ
１，ＤＡＴＡ−Ｍ２，ＤＡＴＡ−Ｍ３をデータバス５か
ら送信バッファレジスタ９に格納して送信要求フラグ１
６をリセットし（ステップＳ３５，Ｓ３６）、リセット
されていなければ（ステップＳ３４でＮ）、ステップＳ
３１に戻る。一方、ハードウエア上（ハードウエア１）
では、送信バッファレジスタ９に通信出力データが格納
されていないかを判断（ステップＳ３７）し、空（ｅｍ
ｐｔｙ）であれば（ステップＳ３７でＹ）、送信要求フ
ラグ１６をリセットして（ステップＳ３８）、ステップ
Ｓ３７に戻り、空でなければ（ステップＳ３７でＮ）、
ステップＳ３７に戻って、常時、送信バッファレジスタ
７を監視する。
との間の通信データの送受信について、図１，図８を用
いて説明すると、マスタ装置１Ａ−１，１Ａ−２はこれ
らの装置を制御するＣＰＵによって、スレーブ・マスタ
切替えフラグ２１があらかじめ、マスタモードに設定さ
れる（ステップＳ３０）。マスタ装置１Ａ−１は、ＣＰ
Ｕによる制御に従って、受信許可フラグ１５をセットし
（ステップＳ３１）、受信許可フラグ１６がリセットさ
れたか否かを判断（ステップＳ３２）し、リセットされ
ていれば（ステップＳ３２でＹ）、マスタ装置１Ａ−２
から受信バッファレジスタ７に受信して格納した通信入
力データＤＡＴＡ−Ｍ１，ＤＡＴＡ−Ｍ２，ＤＡＴＡ−
Ｍ３をデータバス５に出力し（ステップＳ３３）、リセ
ットされていなければ（ステップＳ３２でＮ）、次のス
テップＳ３４に進む。ステップＳ３４では、送信要求フ
ラグ１６がリセットされているか否かを判断（ステップ
Ｓ３４）し、リセットされていれば（ステップＳ３４で
Ｙ）、マスタ装置１Ａ−１から送信するＤＡＴＡ−Ｍ
１，ＤＡＴＡ−Ｍ２，ＤＡＴＡ−Ｍ３をデータバス５か
ら送信バッファレジスタ９に格納して送信要求フラグ１
６をリセットし（ステップＳ３５，Ｓ３６）、リセット
されていなければ（ステップＳ３４でＮ）、ステップＳ
３１に戻る。一方、ハードウエア上（ハードウエア１）
では、送信バッファレジスタ９に通信出力データが格納
されていないかを判断（ステップＳ３７）し、空（ｅｍ
ｐｔｙ）であれば（ステップＳ３７でＹ）、送信要求フ
ラグ１６をリセットして（ステップＳ３８）、ステップ
Ｓ３７に戻り、空でなければ（ステップＳ３７でＮ）、
ステップＳ３７に戻って、常時、送信バッファレジスタ
７を監視する。
【００３１】また、上記のハードウエア上の制御動作と
ともに、上記と他のハードウエア上（ハードウエア２）
でも、受信バッファレジスタ７に通信データが格納され
ているか否かを判断（ステップＳ３９）し、満（Ｆｕｌ
ｌ）であれば（ステップＳ３９でＹ）、受信許可フラグ
１５をリセットして（ステップＳ４０）、ステップＳ３
９に戻り、満でなければ（ステップＳ３９でＮ）、ステ
ップＳ３９に戻って常時、受信バッファレジスタ７を監
視する。
ともに、上記と他のハードウエア上（ハードウエア２）
でも、受信バッファレジスタ７に通信データが格納され
ているか否かを判断（ステップＳ３９）し、満（Ｆｕｌ
ｌ）であれば（ステップＳ３９でＹ）、受信許可フラグ
１５をリセットして（ステップＳ４０）、ステップＳ３
９に戻り、満でなければ（ステップＳ３９でＮ）、ステ
ップＳ３９に戻って常時、受信バッファレジスタ７を監
視する。
【００３２】次に、図４で説明した１線式双方向シリア
ル通信の通信データＤＡＴＡ−Ｍ１（Ｍ→Ｓ）およびＤ
ＡＴＡ−Ｓ１（Ｓ→Ｍ）の通信動作について、図１を用
いて、さらに詳細に説明する。マスタ装置１Ａの送信バ
ッファレジスタ９に、最初の送信データであるＤＡＴＡ
−Ｍ１をデータバス５より格納しておき、送信要求フラ
グ１６および受信許可フラグ１５もデータバス５よりセ
ットしておく。一方、スレーブ装置１Ｂの送信バッファ
レジスタ９には、最初のデータ期間はマスタ装置１Ａか
らスレーブ装置１Ｂへの転送期間であるので、１本しか
ない通信線上の信号を乱さない様にオールＨｉｇｈのデ
ータをデータバス５を通して格納しておく。次に、送信
要求フラグ１６，受信許可フラグ１５をデータバス５よ
りセットする。
ル通信の通信データＤＡＴＡ−Ｍ１（Ｍ→Ｓ）およびＤ
ＡＴＡ−Ｓ１（Ｓ→Ｍ）の通信動作について、図１を用
いて、さらに詳細に説明する。マスタ装置１Ａの送信バ
ッファレジスタ９に、最初の送信データであるＤＡＴＡ
−Ｍ１をデータバス５より格納しておき、送信要求フラ
グ１６および受信許可フラグ１５もデータバス５よりセ
ットしておく。一方、スレーブ装置１Ｂの送信バッファ
レジスタ９には、最初のデータ期間はマスタ装置１Ａか
らスレーブ装置１Ｂへの転送期間であるので、１本しか
ない通信線上の信号を乱さない様にオールＨｉｇｈのデ
ータをデータバス５を通して格納しておく。次に、送信
要求フラグ１６，受信許可フラグ１５をデータバス５よ
りセットする。
【００３３】マスタ装置１Ａの送信要求フラグ１６がセ
ットされると、送信バッファレジスタ９の通信データＤ
ＡＴＡ−Ｍ１は、送信シフトレジスタ８に転送される。
また、送信クロック制御回路１３はボーレートジェネレ
ータ１０の発生クロックをスタートビット０／１発生器
２０および送信クロックの分周器１４に伝える。このと
き、切替えスイッチ１９は、スレーブモード・マスタモ
ード切替えフラグ２１がマスタモードになっているた
め、オフ状態、すなわち、スタートビット検出器１７に
よる送信クロック制御回路１３の制御は不可の状態にな
っている。したがって、送信クロック制御回路１３は送
信要求フラグ１６によってのみ、動作可能となる。次
に、マスタ装置１Ａのスタートビット０／１発生器２０
はスレーブモード・マスタモード切替えフラグ２１がマ
スタモードになっているため、通信出力端子３に一定期
間の間Ｌｏｗ（０）のスタートビットを出力する。その
後、送信クロックの分周器１４により、送信シフトレジ
スタ８にシフトクロックが出力され、送信出力端子３に
送信データＤＡＴＡ−Ｍ１が出力される。送信データＤ
ＡＴＡ−Ｍ１がすべて送信されると、送信要求フラグ１
６はリセットされる。
ットされると、送信バッファレジスタ９の通信データＤ
ＡＴＡ−Ｍ１は、送信シフトレジスタ８に転送される。
また、送信クロック制御回路１３はボーレートジェネレ
ータ１０の発生クロックをスタートビット０／１発生器
２０および送信クロックの分周器１４に伝える。このと
き、切替えスイッチ１９は、スレーブモード・マスタモ
ード切替えフラグ２１がマスタモードになっているた
め、オフ状態、すなわち、スタートビット検出器１７に
よる送信クロック制御回路１３の制御は不可の状態にな
っている。したがって、送信クロック制御回路１３は送
信要求フラグ１６によってのみ、動作可能となる。次
に、マスタ装置１Ａのスタートビット０／１発生器２０
はスレーブモード・マスタモード切替えフラグ２１がマ
スタモードになっているため、通信出力端子３に一定期
間の間Ｌｏｗ（０）のスタートビットを出力する。その
後、送信クロックの分周器１４により、送信シフトレジ
スタ８にシフトクロックが出力され、送信出力端子３に
送信データＤＡＴＡ−Ｍ１が出力される。送信データＤ
ＡＴＡ−Ｍ１がすべて送信されると、送信要求フラグ１
６はリセットされる。
【００３４】一方、スレーブ装置１Ｂの受信許可フラグ
１５がセットされると、スタートビット検出器１７は通
信入力端子２がＬｏｗレベルになるのを待ち始める。上
記のマスタ装置１Ａの動作により、Ｌｏｗスタートビッ
トが、通信線に出力される。そして、通信線のワイヤー
ドＯＲの特性により、スレーブ装置１Ｂの通信入力端子
２がＬｏｗレベルになる。そこで、スレーブ装置のスタ
ートビット検出器１７が動作し、受信クロック制御回路
１１および送信クロック制御回路１３の動作を可能にす
る。このとき、切替えスイッチ１９は、スレーブモード
・マスタモード切替えフラグ２１がスレーブモードにセ
ットされているため、オン状態、すなわち、スタートビ
ット検出器１７による送信クロック制御回路１３の制御
が可能の状態になっている。したがって、送信クロック
制御回路１３は送信要求フラグ１６とスタートビット検
出器１７のＡＮＤ制御により動作する。この場合、送信
要求フラグ１６はすでにセットされているので、送信ク
ロック制御回路１３はスタートビットが検出されるまで
動作を待つことになる（モニタの開始）。
１５がセットされると、スタートビット検出器１７は通
信入力端子２がＬｏｗレベルになるのを待ち始める。上
記のマスタ装置１Ａの動作により、Ｌｏｗスタートビッ
トが、通信線に出力される。そして、通信線のワイヤー
ドＯＲの特性により、スレーブ装置１Ｂの通信入力端子
２がＬｏｗレベルになる。そこで、スレーブ装置のスタ
ートビット検出器１７が動作し、受信クロック制御回路
１１および送信クロック制御回路１３の動作を可能にす
る。このとき、切替えスイッチ１９は、スレーブモード
・マスタモード切替えフラグ２１がスレーブモードにセ
ットされているため、オン状態、すなわち、スタートビ
ット検出器１７による送信クロック制御回路１３の制御
が可能の状態になっている。したがって、送信クロック
制御回路１３は送信要求フラグ１６とスタートビット検
出器１７のＡＮＤ制御により動作する。この場合、送信
要求フラグ１６はすでにセットされているので、送信ク
ロック制御回路１３はスタートビットが検出されるまで
動作を待つことになる（モニタの開始）。
【００３５】受信クロック制御回路１１はボーレートジ
ェネレータ１０の発生クロックを受信クロックの分周器
１２により分周させ、受信シフトレジスタ６のシフトク
ロックとして入力させる。そして、受信シフトレジスタ
６は通信入力端子２に入って来るマスタ装置からの最初
の通信データＤＡＴＡ−Ｍ１を格納する。通信データＤ
ＡＴＡ−Ｍ１を格納し終ると、受信シフトレジスタ６の
格納データの内容は受信バッファレジスタ７転送され、
データバス５に受信したデータが読出せる様になり、ま
た、この時、受信許可フラグ１５はリセットされる。
ェネレータ１０の発生クロックを受信クロックの分周器
１２により分周させ、受信シフトレジスタ６のシフトク
ロックとして入力させる。そして、受信シフトレジスタ
６は通信入力端子２に入って来るマスタ装置からの最初
の通信データＤＡＴＡ−Ｍ１を格納する。通信データＤ
ＡＴＡ−Ｍ１を格納し終ると、受信シフトレジスタ６の
格納データの内容は受信バッファレジスタ７転送され、
データバス５に受信したデータが読出せる様になり、ま
た、この時、受信許可フラグ１５はリセットされる。
【００３６】一方、送信クロック制御回路１３は、スタ
ートビット検出器１７がＬｏｗスタートビットを検出す
ると、動作を始め、ボーレートジェネレータ１０の発生
クロックをスタートビット０／１発生器２０および送信
クロックの分周器１４に与える。スタートビット０／１
発生器２０は、スレーブモード・マスタモード切替えフ
ラグ２１がスレーブモードにセットされているため、通
信出力端子３に一定期間の間Ｈｉｇｈ（“１”）のスタ
ートビットを出力する。その後、送信クロックの分周器
１４により送信シフトレジスタ８にシフトクロックが出
力され、通信出力端子３に通信データが出力される。ま
た、この時、送信要求フラグ１６はリセットされる。こ
のとき、スレーブ装置１Ｂから通信線上に出力される信
号は、スタートビット，送信する通信データ共に、Ｈｉ
ｇｈ（“１”）であるため、通信線上のワイヤードＯＲ
特性により、マスタ装置１Ａが送信する通信データに影
響を与えない。
ートビット検出器１７がＬｏｗスタートビットを検出す
ると、動作を始め、ボーレートジェネレータ１０の発生
クロックをスタートビット０／１発生器２０および送信
クロックの分周器１４に与える。スタートビット０／１
発生器２０は、スレーブモード・マスタモード切替えフ
ラグ２１がスレーブモードにセットされているため、通
信出力端子３に一定期間の間Ｈｉｇｈ（“１”）のスタ
ートビットを出力する。その後、送信クロックの分周器
１４により送信シフトレジスタ８にシフトクロックが出
力され、通信出力端子３に通信データが出力される。ま
た、この時、送信要求フラグ１６はリセットされる。こ
のとき、スレーブ装置１Ｂから通信線上に出力される信
号は、スタートビット，送信する通信データ共に、Ｈｉ
ｇｈ（“１”）であるため、通信線上のワイヤードＯＲ
特性により、マスタ装置１Ａが送信する通信データに影
響を与えない。
【００３７】次に、上記通信中のマスタ装置の受信動作
を説明する。マスタ装置の受信許可フラグ１５はスター
トビット検出器１７の通信入力端子２のモニタを開始さ
せる。通信入力端子２は、マスタ装置が自分で、通信出
力端子３より出力したＬｏｗスタートビットによりＬｏ
ｗレベルになり、スタートビット検出器１７は、受信ク
ロック制御回路１１および送信クロック制御回路１３を
動作させる。ところが、上記のとおり、切替えスイッチ
１９はスレーブモード・マスタモード切替えフラグ２１
がマスタモードにセットされているため、オフ状態にな
っており、送信クロック制御回路１３はスタートビット
検出器１７に制御されない。受信クロック制御回路１１
はボーレートジェネレータ１０の発生クロックを受信ク
ロックの分周器１２に与え、さらに、受信クロックの分
周器１２は受信シフトレジスタ６にシフトクロックを与
える。そして、通信入力端子２に入力され、マスタ装置
１Ａが自分自身で出力した通信データＤＡＴＡ−Ｍ１を
受信シフトレジスタ６に格納する。通信データＤＡＴＡ
−Ｍ１の格納を完了すると、受信シフトレジスタ６の格
納データの内容は受信バッファレジスタ７に転送され、
データバス５から格納データの読出し可能となり、受信
許可フラグ１５がリセットされる。
を説明する。マスタ装置の受信許可フラグ１５はスター
トビット検出器１７の通信入力端子２のモニタを開始さ
せる。通信入力端子２は、マスタ装置が自分で、通信出
力端子３より出力したＬｏｗスタートビットによりＬｏ
ｗレベルになり、スタートビット検出器１７は、受信ク
ロック制御回路１１および送信クロック制御回路１３を
動作させる。ところが、上記のとおり、切替えスイッチ
１９はスレーブモード・マスタモード切替えフラグ２１
がマスタモードにセットされているため、オフ状態にな
っており、送信クロック制御回路１３はスタートビット
検出器１７に制御されない。受信クロック制御回路１１
はボーレートジェネレータ１０の発生クロックを受信ク
ロックの分周器１２に与え、さらに、受信クロックの分
周器１２は受信シフトレジスタ６にシフトクロックを与
える。そして、通信入力端子２に入力され、マスタ装置
１Ａが自分自身で出力した通信データＤＡＴＡ−Ｍ１を
受信シフトレジスタ６に格納する。通信データＤＡＴＡ
−Ｍ１の格納を完了すると、受信シフトレジスタ６の格
納データの内容は受信バッファレジスタ７に転送され、
データバス５から格納データの読出し可能となり、受信
許可フラグ１５がリセットされる。
【００３８】次に、２番目の通信データＤＡＴＡ−Ｓ１
（Ｓ→Ｍ）の通信動作について説明する。スレーブ装置
１Ｂの送信バッファレジスタ９に通信データＤＡＴＡ−
Ｓ１をＣＰＵからデータバス５より格納しておき、送信
要求フラグ１６および受信許可フラグ１５も、データバ
ス５を通してセットしておく。一方、マスタ装置１Ｂの
送信バッファレジスタ９には、オールＨｉｇｈのデータ
をデータバス５を通して格納し、送信要求フラグ１６，
受信許可フラグ１５もセットする。これ以降の動作は、
最初のデータＤＡＴＡ−Ｍ１と同様の手順で行われる
が、通信データの送信は、スレーブ装置の通信出力端子
３から出力される。
（Ｓ→Ｍ）の通信動作について説明する。スレーブ装置
１Ｂの送信バッファレジスタ９に通信データＤＡＴＡ−
Ｓ１をＣＰＵからデータバス５より格納しておき、送信
要求フラグ１６および受信許可フラグ１５も、データバ
ス５を通してセットしておく。一方、マスタ装置１Ｂの
送信バッファレジスタ９には、オールＨｉｇｈのデータ
をデータバス５を通して格納し、送信要求フラグ１６，
受信許可フラグ１５もセットする。これ以降の動作は、
最初のデータＤＡＴＡ−Ｍ１と同様の手順で行われる
が、通信データの送信は、スレーブ装置の通信出力端子
３から出力される。
【００３９】また、この場合、スレーブ装置１Ｂのスレ
ーブモード・マスタモード切替えフラグ２１はスレーブ
側にセットされているため、切替えスイッチ１９はオン
状態、すなわち、送信クロック制御回路１３の動作は、
スタートビット検出器１７の出力と送信要求フラグ１６
の出力とのＡＮＤ制御になる。また、スタートビット０
／１発生器２０はＨｉｇｈ（“１”）のスタートビット
を発生する。したがって、通信出力端子３から出力され
る通信データＤＡＴＡ−Ｓ１はマスタ装置１Ａの出力す
るＬｏｗスタートビットに同期し、スレーブ装置の通信
出力端子３からＨｉｇｈ（“１”）のスタートビットに
続いて出力される。通信線上のスタートビットは、ワイ
ヤードＯＲの特性により、マスタ装置からＬｏｗ信号と
して出現する。また、マスタ装置のデータの出力は、オ
ールＨｉｇｈ（“１”）であるため、ワイヤードＯＲの
特性により、通信線上のデータは、スレーブ装置１Ｂの
出力通信データであるＤＡＴＡ−Ｓ１が出現する。
ーブモード・マスタモード切替えフラグ２１はスレーブ
側にセットされているため、切替えスイッチ１９はオン
状態、すなわち、送信クロック制御回路１３の動作は、
スタートビット検出器１７の出力と送信要求フラグ１６
の出力とのＡＮＤ制御になる。また、スタートビット０
／１発生器２０はＨｉｇｈ（“１”）のスタートビット
を発生する。したがって、通信出力端子３から出力され
る通信データＤＡＴＡ−Ｓ１はマスタ装置１Ａの出力す
るＬｏｗスタートビットに同期し、スレーブ装置の通信
出力端子３からＨｉｇｈ（“１”）のスタートビットに
続いて出力される。通信線上のスタートビットは、ワイ
ヤードＯＲの特性により、マスタ装置からＬｏｗ信号と
して出現する。また、マスタ装置のデータの出力は、オ
ールＨｉｇｈ（“１”）であるため、ワイヤードＯＲの
特性により、通信線上のデータは、スレーブ装置１Ｂの
出力通信データであるＤＡＴＡ−Ｓ１が出現する。
【００４０】同様にして、３番目，４番目，５番目のデ
ータ、すなわち、ＤＡＴＡ−Ｓ２（Ｓ→Ｍ），ＤＡＴＡ
−Ｍ２（Ｍ→Ｓ），ＤＡＴＡ−Ｍ３（Ｍ→Ｓ）について
も同様の手順で通信が行われ、１本の通信線を用いての
５つのデータの半二重通信が実現される。また、２線式
双方向通信における双方向通信装置内部動作について
も、上記で説明した１線式双方向通信と同じであるた
め、装置内部での詳細な説明は省略する。
ータ、すなわち、ＤＡＴＡ−Ｓ２（Ｓ→Ｍ），ＤＡＴＡ
−Ｍ２（Ｍ→Ｓ），ＤＡＴＡ−Ｍ３（Ｍ→Ｓ）について
も同様の手順で通信が行われ、１本の通信線を用いての
５つのデータの半二重通信が実現される。また、２線式
双方向通信における双方向通信装置内部動作について
も、上記で説明した１線式双方向通信と同じであるた
め、装置内部での詳細な説明は省略する。
【００４１】図９は第２の発明の一実施例を示すマイク
ロコンピュータに内蔵する双方向通信装置の回路図であ
る。第１の発明の実施例では、通信線をワイヤードＯＲ
にするために、オープンコレクタ出力型バッファおよび
プルアップ抵抗器２５をこの双方向通信装置外部に付加
したが、この第２の発明の実施例では、この双方向通信
装置１の内部に付加する、すなわち、通信出力端子３を
オープンコレクタ型出力にするか、または、この通信出
力端子３を通信装置内部の電源にプルアップ抵抗器２５
でプルアップする。
ロコンピュータに内蔵する双方向通信装置の回路図であ
る。第１の発明の実施例では、通信線をワイヤードＯＲ
にするために、オープンコレクタ出力型バッファおよび
プルアップ抵抗器２５をこの双方向通信装置外部に付加
したが、この第２の発明の実施例では、この双方向通信
装置１の内部に付加する、すなわち、通信出力端子３を
オープンコレクタ型出力にするか、または、この通信出
力端子３を通信装置内部の電源にプルアップ抵抗器２５
でプルアップする。
【００４２】図１０は第３の発明の一実施例を示すマイ
クロコンピュータに内蔵する双方向通信装置の回路図で
ある。図９で示す通信出力端子３と通信入力端子２の接
続を外部で行うかわりに、双方向通信装置１の内部で接
続し、外部へは、通信入出力端子３１という１端子で送
受信する。
クロコンピュータに内蔵する双方向通信装置の回路図で
ある。図９で示す通信出力端子３と通信入力端子２の接
続を外部で行うかわりに、双方向通信装置１の内部で接
続し、外部へは、通信入出力端子３１という１端子で送
受信する。
【００４３】図１１は第４の発明の一実施例を示すマイ
クロコンピュータに内蔵する双方向通信装置の回路図で
ある。第１の発明の実施例では双方向通信装置外部にデ
ータバス端子４を介する外部データバスを設け、外部の
ＣＰＵ等とインタフェースする形であるが、第４の発明
の実施例では双方向通信装置内部に、ＣＰＵ，ＲＯＭ，
ＲＡＭを内蔵し、内部のデータバス５と接続することに
より、ワンチップマイコンとして動作させる。
クロコンピュータに内蔵する双方向通信装置の回路図で
ある。第１の発明の実施例では双方向通信装置外部にデ
ータバス端子４を介する外部データバスを設け、外部の
ＣＰＵ等とインタフェースする形であるが、第４の発明
の実施例では双方向通信装置内部に、ＣＰＵ，ＲＯＭ，
ＲＡＭを内蔵し、内部のデータバス５と接続することに
より、ワンチップマイコンとして動作させる。
【００４４】
【発明の効果】以上のように、この第１の発明によれ
ば、通信出力端子への通信出力データに、スタートビッ
トの付加またはスタートビットの付加の禁止を行うスタ
ートビット発生器と、このスタートビット検出器と送信
制御回路とを接続または遮断する切替えスイッチ手段
と、ＣＰＵより指示されたマスタモードまたはスレーブ
モードに従って、切替えスイッチ手段およびスタートビ
ット発生器を設定するスレーブ・マスタ切替え設定手段
とを備えたため、少ない内蔵ハードウエアで２線式双方
向シリアル通信または１線式双方向シリアル通信をユー
ザの仕様に合わせて簡単に切替えて使用できる効果があ
る。また、スタートビットによる受信クロック発生回路
の制御，スタートビットのＨｉｇｈレベル／Ｌｏｗレベ
ルの切替えを、スレーブモード・マスタモードで切替え
られるようにしたため、１線式双方向シリアル通信も行
えるため、配線コストが下がる効果もある。さらに、マ
スタモードで使用すれば、２線式双方向シリアル通信と
して動作させることができるため、装置としての汎用性
が効果もある。この第２の発明によれば、通信出力端子
をオープンコレクタ出力とするか、または、通信出力端
子を通信装置内部の電源にプルアップ抵抗器でプルアッ
プしたため、第１の発明の効果に加えて、通信線に接続
されたプルアップ抵抗器などの部品を通信装置外部に設
ける必要がなくなる効果がある。この第３の発明によれ
ば、通信入力端子および通信出力端子を一つにまとめた
通信入出力端子を通信装置に設けたため、第１の発明の
効果に加えて、配線コストを下げ、通信入出力回路を単
純化できる効果がある。この第４の発明によれば、通信
装置内部のデータバスにＣＰＵを接続して設けたため、
第１，２または３の効果に加えて、ワンチップマイコン
として動作させることができる効果がある。また、マイ
クロコンピュータ内蔵の通信装置外部へのデータバスイ
ンタフェースを省略できる効果もある。
ば、通信出力端子への通信出力データに、スタートビッ
トの付加またはスタートビットの付加の禁止を行うスタ
ートビット発生器と、このスタートビット検出器と送信
制御回路とを接続または遮断する切替えスイッチ手段
と、ＣＰＵより指示されたマスタモードまたはスレーブ
モードに従って、切替えスイッチ手段およびスタートビ
ット発生器を設定するスレーブ・マスタ切替え設定手段
とを備えたため、少ない内蔵ハードウエアで２線式双方
向シリアル通信または１線式双方向シリアル通信をユー
ザの仕様に合わせて簡単に切替えて使用できる効果があ
る。また、スタートビットによる受信クロック発生回路
の制御，スタートビットのＨｉｇｈレベル／Ｌｏｗレベ
ルの切替えを、スレーブモード・マスタモードで切替え
られるようにしたため、１線式双方向シリアル通信も行
えるため、配線コストが下がる効果もある。さらに、マ
スタモードで使用すれば、２線式双方向シリアル通信と
して動作させることができるため、装置としての汎用性
が効果もある。この第２の発明によれば、通信出力端子
をオープンコレクタ出力とするか、または、通信出力端
子を通信装置内部の電源にプルアップ抵抗器でプルアッ
プしたため、第１の発明の効果に加えて、通信線に接続
されたプルアップ抵抗器などの部品を通信装置外部に設
ける必要がなくなる効果がある。この第３の発明によれ
ば、通信入力端子および通信出力端子を一つにまとめた
通信入出力端子を通信装置に設けたため、第１の発明の
効果に加えて、配線コストを下げ、通信入出力回路を単
純化できる効果がある。この第４の発明によれば、通信
装置内部のデータバスにＣＰＵを接続して設けたため、
第１，２または３の効果に加えて、ワンチップマイコン
として動作させることができる効果がある。また、マイ
クロコンピュータ内蔵の通信装置外部へのデータバスイ
ンタフェースを省略できる効果もある。
【図１】この第１の発明の一実施例を示すマイクロコン
ピュータに内蔵する双方向通信装置のブロック図であ
る。
ピュータに内蔵する双方向通信装置のブロック図であ
る。
【図２】図１の装置における動作を示すタイミング図で
ある。
ある。
【図３】図１の装置の２線式双方向シリアル通信または
１線式双方向シリアル通信の切替え状態を説明する図で
ある。
１線式双方向シリアル通信の切替え状態を説明する図で
ある。
【図４】図１の装置を使用した１線式双方向シリアル通
信の外部接続の一例を示す回路図である。
信の外部接続の一例を示す回路図である。
【図５】図１の装置を使用した１線式双方向シリアル通
信における動作を示すフローチャートである。
信における動作を示すフローチャートである。
【図６】図５につづくフローチャートである。
【図７】図１の装置を使用した２線式双方向シリアル通
信の外部接続の一例を示す回路図である。
信の外部接続の一例を示す回路図である。
【図８】図１の装置を使用した２線式双方向シリアル通
信におけるフローチャートである。
信におけるフローチャートである。
【図９】この第２の発明の一実施例を示す双方向通信装
置の回路図である。
置の回路図である。
【図１０】この第３の発明の一実施例を示す双方向通信
装置の回路図である。
装置の回路図である。
【図１１】この第４の発明の一実施例を示す双方向通信
装置の回路図である。
装置の回路図である。
【図１２】従来の技術の一例を示すマイクロコンピュー
タに内蔵する双方向通信装置のブロック図である。
タに内蔵する双方向通信装置のブロック図である。
【図１３】図１０の装置における２線式双方向シリアル
通信の外部接続の一例を示す回路図である。
通信の外部接続の一例を示す回路図である。
１ 双方向通信装置
２ 通信入力端子
３ 通信出力端子
６ 受信シフトレジスタ
８ 送信シフトレジスタ
１１ 受信クロック制御回路
１３ 送信クロック制御回路
２０ スタートビット０／１発生器
２１ スレーブ・マスタ切替えフラグ
２５ プルアップ抵抗
４０ ＣＰＵ
【手続補正書】
【提出日】平成４年６月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】この第１の発明に係る通
信装置内蔵マイクロコンピュータは、図１で示すよう
に、通信出力端子３への通信出力データに、スタートビ
ットの付加またはスタートビットの付加の禁止を行うス
タートビット発生器（スタートビット０／１発生器２
０）と、スタートビット検出器１７と送信制御回路（送
信クロック制御回路１３）とを接続または遮断する切替
えスイッチ手段（切替えスイッチ１９）と、図示しない
ＣＰＵより指示されたマスタモードまたはスレーブモー
ドに従って、上記切替えスイッチ手段および上記スター
トビット発生器を設定するスレーブ・マスタ切替え設定
手段（スレーブ・マスタ切替えフラグ２１）とを備えて
いる。この第２の発明に係る通信装置内蔵マイクロコン
ピュータは、図９で示すように、上記通信出力端子を、
オープンコレクタ型出力とするか、または、通信装置
（双方向通信装置１）内部の電源に抵抗器（プルアップ
抵抗器２５）でプルアップして接続した。この第３の発
明に係る通信装置内蔵マイクロコンピュータは、図１０
で示すように、上記通信入力端子と上記通信出力端子を
上記通信装置内部で接続し、上記通信入力端子と上記通
信出力端子の機能を合わせもつ通信入出力端子３１を上
記通信装置に設けた。この第４の発明に係る通信装置内
蔵マイクロコンピュータは図１１で示すように、上記切
替えスイッチ手段および上記スレーブ・マスタ切替え設
定手段を制御するＣＰＵ４０を上記通信装置内部のデー
タバス５に接続した。
信装置内蔵マイクロコンピュータは、図１で示すよう
に、通信出力端子３への通信出力データに、スタートビ
ットの付加またはスタートビットの付加の禁止を行うス
タートビット発生器（スタートビット０／１発生器２
０）と、スタートビット検出器１７と送信制御回路（送
信クロック制御回路１３）とを接続または遮断する切替
えスイッチ手段（切替えスイッチ１９）と、図示しない
ＣＰＵより指示されたマスタモードまたはスレーブモー
ドに従って、上記切替えスイッチ手段および上記スター
トビット発生器を設定するスレーブ・マスタ切替え設定
手段（スレーブ・マスタ切替えフラグ２１）とを備えて
いる。この第２の発明に係る通信装置内蔵マイクロコン
ピュータは、図９で示すように、上記通信出力端子を、
オープンコレクタ型出力とするか、または、通信装置
（双方向通信装置１）内部の電源に抵抗器（プルアップ
抵抗器２５）でプルアップして接続した。この第３の発
明に係る通信装置内蔵マイクロコンピュータは、図１０
で示すように、上記通信入力端子と上記通信出力端子を
上記通信装置内部で接続し、上記通信入力端子と上記通
信出力端子の機能を合わせもつ通信入出力端子３１を上
記通信装置に設けた。この第４の発明に係る通信装置内
蔵マイクロコンピュータは図１１で示すように、上記切
替えスイッチ手段および上記スレーブ・マスタ切替え設
定手段を制御するＣＰＵ４０を上記通信装置内部のデー
タバス５に接続した。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】
【発明の効果】以上のように、この第１の発明によれ
ば、通信出力端子への通信出力データに、スタートビッ
トの付加またはスタートビットの付加の禁止を行うスタ
ートビット発生器と、このスタートビット検出器と送信
制御回路とを接続または遮断する切替えスイッチ手段
と、ＣＰＵより指示されたマスタモードまたはスレーブ
モードに従って、切替えスイッチ手段およびスタートビ
ット発生器を設定するスレーブ・マスタ切替え設定手段
とを備えたため、少ない内蔵ハードウエアで２線式双方
向シリアル通信または１線式双方向シリアル通信をユー
ザの仕様に合わせて簡単に切替えて使用できる効果があ
る。また、スタートビットによる受信クロック発生回路
の制御，スタートビットのＨｉｇｈレベル／Ｌｏｗレベ
ルの切替えを、スレーブモード・マスタモードで切替え
られるようにしたため、１線式双方向シリアル通信も行
え、配線コストが下がる効果もある。さらに、マスタモ
ードで使用すれば、２線式双方向シリアル通信として動
作させることができるため、装置としての汎用性がある
効果もある。この第２の発明によれば、通信出力端子を
オープンコレクタ出力とするか、または、通信出力端子
を通信装置内部の電源にプルアップ抵抗器でプルアップ
したため、第１の発明の効果に加えて、通信線に接続さ
れたプルアップ抵抗器などの部品を通信装置外部に設け
る必要がなくなる効果がある。この第３の発明によれ
ば、通信入力端子および通信出力端子を一つにまとめた
通信入出力端子を通信装置に設けたため、第１の発明の
効果に加えて、配線コストを下げ、通信入出力回路を単
純化できる効果がある。この第４の発明によれば、通信
装置内部のデータバスにＣＰＵを接続して設けたため、
第１，２または３の効果に加えて、ワンチップマイコン
として動作させることができる効果がある。また、マイ
クロコンピュータ内蔵の通信装置外部へのデータバスイ
ンタフェースを省略できる効果もある。
ば、通信出力端子への通信出力データに、スタートビッ
トの付加またはスタートビットの付加の禁止を行うスタ
ートビット発生器と、このスタートビット検出器と送信
制御回路とを接続または遮断する切替えスイッチ手段
と、ＣＰＵより指示されたマスタモードまたはスレーブ
モードに従って、切替えスイッチ手段およびスタートビ
ット発生器を設定するスレーブ・マスタ切替え設定手段
とを備えたため、少ない内蔵ハードウエアで２線式双方
向シリアル通信または１線式双方向シリアル通信をユー
ザの仕様に合わせて簡単に切替えて使用できる効果があ
る。また、スタートビットによる受信クロック発生回路
の制御，スタートビットのＨｉｇｈレベル／Ｌｏｗレベ
ルの切替えを、スレーブモード・マスタモードで切替え
られるようにしたため、１線式双方向シリアル通信も行
え、配線コストが下がる効果もある。さらに、マスタモ
ードで使用すれば、２線式双方向シリアル通信として動
作させることができるため、装置としての汎用性がある
効果もある。この第２の発明によれば、通信出力端子を
オープンコレクタ出力とするか、または、通信出力端子
を通信装置内部の電源にプルアップ抵抗器でプルアップ
したため、第１の発明の効果に加えて、通信線に接続さ
れたプルアップ抵抗器などの部品を通信装置外部に設け
る必要がなくなる効果がある。この第３の発明によれ
ば、通信入力端子および通信出力端子を一つにまとめた
通信入出力端子を通信装置に設けたため、第１の発明の
効果に加えて、配線コストを下げ、通信入出力回路を単
純化できる効果がある。この第４の発明によれば、通信
装置内部のデータバスにＣＰＵを接続して設けたため、
第１，２または３の効果に加えて、ワンチップマイコン
として動作させることができる効果がある。また、マイ
クロコンピュータ内蔵の通信装置外部へのデータバスイ
ンタフェースを省略できる効果もある。
Claims (4)
- 【請求項１】 通信入力端子からの通信入力データを格
納する受信レジスタを制御する受信制御回路と、通信出
力データを格納して通信出力端子に出力する送信レジス
タを制御する送信制御回路と、通信入力端子からの通信
入力データから、通信の同期をとるためのスタートビッ
トを検出するスタートビット検出器とを備え、外部デー
タバスに接続されたＣＰＵ制御の通信装置内蔵マイクロ
コンピュータにおいて、通信出力端子への通信出力デー
タに、スタートビットの付加またはスタートビットの付
加の禁止を行うスタートビット発生器と、上記スタート
ビット検出器と上記送信制御回路とを接続または遮断す
る切替えスイッチ手段と、ＣＰＵより指示されたマスタ
モードまたはスレーブモードに従って、切替えスイッチ
手段およびスタートビット発生器を設定するスレーブ・
マスタ切替え設定手段とを設け、上記ＣＰＵは、上記ス
レーブ・マスタ切替え設定手段がマスタモード時には、
上記スタートビット検出器による送信制御回路の制御動
作の禁止および受信制御回路の制御動作の許可を行うと
ともに、上記スタートビット発生器によるスタートビッ
トの発生を許可し、上記スレーブ・マスタ切替え設定手
段がスレーブモード時には、上記スタートビット検出器
による送信制御回路および受信制御回路の制御動作の許
可を行うとともに、上記スタートビット発生器による上
記通信出力端子へのスタートビットの発生を禁止するこ
とにより、上記スレーブモードまたは上記マスタモード
を設定したマイクロコンピュータを組み合わせて使用す
ることによって、２線式双方向シリアル通信または１線
式双方向シリアル通信を行うことを特徴とする通信装置
内蔵マイクロコンピュータ。 - 【請求項２】 上記通信出力端子を、通信装置内部の電
源に抵抗器でプルアップして接続したことを特徴とする
請求項１記載の通信装置内蔵マイクロコンピュータ。 - 【請求項３】 上記通信入力端子と上記通信出力端子を
通信装置内部で接続し、上記通信入力端子と上記通信出
力端子の機能を合わせもつ通信入出力端子を上記通信装
置に設けたことを特徴とする請求項２記載の通信装置内
蔵マイクロコンピュータ。 - 【請求項４】 上記切替えスイッチ手段および上記スレ
ーブ・マスタ切替え設定手段を制御する上記ＣＰＵを通
信装置内部のデータバスに接続したことを特徴とする請
求項１，２または３記載の通信装置内蔵マイクロコンピ
ュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201431A JP2863653B2 (ja) | 1991-07-16 | 1991-07-16 | 通信装置内蔵マイクロコンピュータ |
| US08/432,333 US5506965A (en) | 1991-07-16 | 1995-05-01 | Microcomputer incorporating communication device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201431A JP2863653B2 (ja) | 1991-07-16 | 1991-07-16 | 通信装置内蔵マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0522261A true JPH0522261A (ja) | 1993-01-29 |
| JP2863653B2 JP2863653B2 (ja) | 1999-03-03 |
Family
ID=16440975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3201431A Expired - Lifetime JP2863653B2 (ja) | 1991-07-16 | 1991-07-16 | 通信装置内蔵マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5506965A (ja) |
| JP (1) | JP2863653B2 (ja) |
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1995
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