JP2007028603A - Ｐｃｍ型インターフェース - Google Patents

Abstract

【課題】二重化モードでデータを通信するよう構成され、第１及び第２のデータ端子（Ａ、Ｂ）を備え、該第１及び第２のデータ端子の一方は、常に、通信の各方向に割り当てられる、インターフェース装置（３０）を提供する。
【解決手段】第１及び第２のデータ端子は、動作中に構成可能であり、それにより、動作の第１のモードにおいては、前記第１のデータ端子（Ａ）は、データを送信（ＰＣＭ＿Ｔｘ）するが受信しないように構成され、前記第２のデータ端子（Ｂ）は、データを受信（ＰＣＭ＿Ｒｘ）するが送信しないように構成され、他方、動作の第２のモードにおいては、前記第１のデータ端子（Ａ）は、データを受信（ＰＣＭ＿Ｒｘ）するが送信しないように構成され、前記第２のデータ端子（Ｂ）は、データを送信（ＰＣＭ＿Ｔｘ）するが受信しないように構成される。
【選択図】図５

Description

本発明は、ＰＣＭ（ＰＣＭは、“パルス・コード変調”を意味する）型インターフェースに関するものである。

ＰＣＭは、同期多重化及び符合化するための方法であり、それにおいて、オーディオ信号は、時分割多重アクセス（ＴＤＭＡ）によって多重化されたディジタル・データ信号の形態で表わされる。従って、ＰＣＭ信号は、サンプリングのための同じ基準を用いてサンプリングされた多数のアナログ音声信号の時間的多重化によって得られるディジタル信号である。

図１に示されるように、機能ユニット１０の従来技術のＰＣＭインターフェースは：
− 各々が、ビット・レベルの同期クロック信号ＣＬＫ＿Ｂｉｔ及びフレーム・レベルの同期クロック信号ＣＬＫ＿Ｆｒａｍｅを受信するようまたは送信するように構成された第１のクロック端子Ｃｌｋ及び第２のクロック端子ＦＳ； 及び
− それぞれ、データ信号ＰＣＭ＿Ｒｘを受信するよう、及び二重化モードにおいてデータ信号ＰＣＭ＿Ｔｘを送信するよう構成されたデータ入力端子ＩＮ及びデータ出力端子ＯＵＴ
を備えている。

電話の使用において、意味あるものとして考慮されるオーディオ・スペクトルは、３００−３４００Hｚの帯域に対応する。サンプリング周波数がこの帯域の最大周波数の２倍より大きくなければならない（シャノンの定理）ということが知られているので、選択されたサンプリング周波数の値は、代表的には、８ｋＨｚである。従って、オーディオ・チャンネル（オーディオ経路とも称する）からの２つの引き続くサンプル間の時間は、１２５μ秒に等しい。フレーム・レベルで同期するクロック信号ＣＬＫ＿Ｆｒａｍｅの周波数は、オーディオ信号のサンプリング周波数に等しい。この態様で、フレームごとに与えられたオーディオ・チャンネルのサンプルがある。

オーディオ信号サンプルが８ビットに符合化されるならば、６４キロビット／チャンネルにおいて、ビット・レベルで同期するクロック信号ＣＬＫ＿Ｂｉｔの周波数は、次に、Ｎ×６４ｋＨｚに等しく、ここに、Ｎは、フレーム・レベルで同期するクロック信号ＣＬＫ＿Ｆｒａｍｅの周期内を意味する、フレーム内のＴＤＭＡによって多重化されたチャンネルの数である。与えられたチャンネルに割り当てられたフレームの部分は、時間インターバル（ＴＩ）と呼ばれる。ＣＣＩＴＴ（推奨Ｇ７３２）によって基準化された欧州システムにおいて、Ｎは、３２（“３２チャンネルＰＣＭ”として知られている）に等しく、従って、ＣＬＫ＿Ｂｉｔ信号の周波数は、２．０４８ＭＨｚに等しい。従って、各フレームごとに、３０の音声チャンネル（ＴＩ番号１〜１５及び１７〜３０）、フラグ・モードにおいてまたはチャンネルごとのモードにおいて信号送信を送信するための１つの信号送信チャンネル（ＴＩ番号１６）、及びフレーム同期情報を送信するための同期チャンネル（ＴＩ番号０）がある。

種々のＰＣＭインターフェース回路の高利用性及び低価格は、オーディオ・データ（特に、音楽）のステレオ送信を許容するＩ^２Ｓ（インターＩＣ音声）の形態を好む現在の傾向があるけれども、ここ数１０年に渡って現われてきているほとんどすべてのオーディオ・システムがＰＣＭを使用しているというようなものである。

標準のＰＣＭインターフェースにおいて、一般に、クロック端子Ｃｌｋ及びＦＳは、双方向／可逆可能であり、それ故、ユニット１０は、それぞれのクロック信号ＣＬＫ＿Ｂｉｔ及びＣＬＫ＿Ｆｒａｍｅを出力するか、またはこれらの２つの端子を介して外部からそれらを受信する。第１の場合において、ユニット１０は、マスタ・ユニットであると言われる。第２の場合において、ユニット１０は、スレーブ・ユニットであると言われる。システムの機能ユニットのタイプ、マスタまたはスレーブは、従って、アプリケーションのために必要に応じて構成され得る。

与えられた瞬間において、ユニット１０は、ＩＮ端子を介してデータ信号ＰＣＭ＿Ｒｘを受信し得、そしてＯＵＴ端子を介してデータ信号ＰＣＭ＿Ｔｘを送信し得る。従って、データの通信は、二重化モードで生じる。しかしながら、ＩＮ及びＯＵＴ端子の機能は、固定されている。

図２に示されるように、電子システムは、例えば、各々が標準のＰＣＭインターフェースを有して、ＰＣＭを用いて互いと通信する幾つかの機能ユニット１１〜１４を備えている。ＰＣＭインターフェースは、動作中に構成可能ではないことを意味する固定されている接続ネットワーク２０によって接続される。このような接続ネットワークは、点対多数点リンクを備える。機能ユニットの１つだけがマスタであり、そのクロック入力Ｃｌｋ及びＦＳは、それぞれ、クロック信号ＣＬＫ＿Ｂｉｔ及びクロック信号ＣＬＫ＿Ｆｒａｍｅを送信するよう構成されている。他は、スレーブ・ユニットであり、それらのクロック入力Ｃｌｋ及びＦＳは、それぞれ、クロック信号ＣＬＫ＿Ｂｉｔ及びクロック信号ＣＬＫ＿Ｆｒａｍｅを受信するよう構成されている。

図２に表わされた例において、例えばマスタ・ユニットであって良いユニット１２は、ユニット１１、１３、及び１４の各々にデータを送ることができる（そのＯＵＴ出力は、それら３つのユニットの各々のＩＮ入力に接続される）。同様に、それは、それらの３つのユニットの各々からデータを受信することができる（そのＩＮ入力は、それらの３つのユニットの各々のＯＵＴ出力に接続される）。

他方、機能ユニット１１、１３、及び１４は、送信コンフリクトを発生すること無しでは互いにデータを直接交換することができない（それらのそれぞれのＩＮ入力は一緒に接続され、それらのそれぞれのＯＵＴ出力は一緒に接続される）。実際、ユニット１１が、例えば、ユニット１３とデータを交換することを望んだとき、これら２つのユニットは、ユニット１２を介して間接的に通信する。

このことは、送信遅延を発生し、機能ユニット１２における追加のリソースの提供（特に、バッファ）を必要とし、そして異なった可能な使用のシナリオのもとにシステムを動作させるために一層複雑な制御手段を必要とする。

本発明は、新しいタイプのＰＣＭインターフェースを提案することにより、従来技術のこの欠点を正すことを目的としている。

従って、本発明の一態様は、二重化モードでデータを通信するよう構成され、第１及び第２のデータ端子を備え、該第１及び第２のデータ端子の一方は、永久に、通信の各方向に割り当てられる、インターフェース装置に関する。第１及び第２のデータ端子は、動作中に構成可能であり、それにより、動作の第１のモードにおいては、前記第１のデータ端子は、データを送信するが受信しないように構成され、前記第２のデータ端子は、データを受信するが送信しないように構成され、他方、動作の第２のモードにおいては、前記第１のデータ端子は、データを受信するが送信しないように構成され、前記第２のデータ端子は、データを送信するが受信しないように構成される。

このように、データの通信は、常に、二重化モードで行われるが、第１及び第２のデータ端子の機能は固定化されない。各与えられた瞬間において、第１及び第２のデータ端子の一方は、通信の各方向に割り当てられるが、各々の（データを受信するまたは送信する）それぞれの機能は時間に渡って変わり得る。

一実施形態において、データは、ＴＤＭＡによって多重化されかつそれぞれ時間インターバルと関連した多数の論理チャンネルを各々が備えたフレームの形態で受信または送信され、それにおいて、第１及び第２のデータ端子は、動作の第１のモードから動作の第２のモードに、または逆に、一方の時間インターバルから次の時間インターバルに切換えるよう充分な柔軟性を有して構成可能である。このことは、この種のインターフェースを有した機能ユニット間での通信のための要求に従って、異なった使用を管理するに際し最大の可能な柔軟性を与える。

一実施形態においては、インターフェースは、さらに、フレーム−レベル同期クロック信号を受信または送信するためのフレーム−レベル同期クロック端子と、ビット−レベル同期クロック信号を受信または送信するためのビット−レベル同期クロック端子と、を備える。このことは、インターフェースの一方がマスタであり、他方がスレーブであるこの種のインターフェースを有する機能ユニット間で同期通信を許容する。

一例の履行においては、インターフェースは、ＰＣＭフォーマットでデータを通信するよう構成され得る。

本発明の第２の態様は、第１の態様によるインターフェースを備えた電子装置（または、機能ユニット）に関し、該電子装置は、Ｎの他のそれぞれの電子装置から受信されるデータを記憶するための、及び、前記Ｎの他のそれぞれの電子装置に送信されるべきデータを記憶するための、それぞれ、第１のグループのＮのデータ・レジスタ、及び、第２のグループのＮのデータ・レジスタをも備える。

データが上述のフレームの形態で受信される又は送信される場合、第１のグループまたは第２のグループのＮのデータ・レジスタに記憶されたデータは、それぞれ、フレームのＮのそれぞれの時間インターバルにおいて受信または送信され得る。

本発明の第３の態様は、固定された（動作中に構成可能でないことを意味する）接続ネットワークによって互いに接続された、第２の態様による多数の電子装置を備えた電子システムに関する。

本発明の第４の態様は、第３の態様による電子システムを備えた携帯電話に関する。

最後に、本発明の第５の態様は、二重化モードでデータを通信するよう構成され、第１及び第２のデータ端子を備え、該第１及び第２のデータ端子の一方は、永久に、通信の各方向に割り当てられる、インターフェース装置を介して、電子装置で履行される、二重化モードでデータを通信するための方法に関する。該方法は、第１及び第２のデータ端子の動作中の構成を含み、それにより、動作の第１のモードにおいては、前記第１のデータ端子は、データを送信するが受信しないように構成され、前記第２のデータ端子は、データを受信するが送信しないように構成され、他方、動作の第２のモードにおいては、前記第１のデータ端子は、データを受信するが送信しないように構成され、前記第２のデータ端子は、データを送信するが受信しないように構成される。

該方法の一履行においては、データは、ＴＤＭＡによって多重化されかつそれぞれ時間インターバルと関連した多数の論理チャンネルを各々が備えたフレームの形態で受信または送信され、それにおいて、第１及び第２のデータ端子は、動作の第１のモードから動作の第２のモードに、または逆に、一方の時間インターバルから他方の時間インターバルに切換えるよう充分な速度を有して構成され得る。

一履行において、Ｎの他の電子装置から受信されたデータは、第１のグループのレジスタのＮのそれぞれのデータ・レジスタに記憶され、前記Ｎの他の電子装置に送信されるべきデータは、第２のグループのレジスタのＮのそれぞれのデータ・レジスタに記憶される。

フレームのＮのそれぞれの時間インターバルにおいて受信または送信されるデータは、それぞれ、第１のグループまたは第２のグループのＮのデータ・レジスタに記憶され得る。

従って、本発明は、二重化モードでデータを交換するための固定化された接続ネットワークにより互いに接続された２つ以上の機能ユニットを備えたシステムを用いる可能な方法の数を増やすのを許容する。

本発明は、特に、ＰＣＭインターフェースの文脈において有利でありかつ革新的である。そうであるとしても、本発明は、少なくとも２つのワイヤ（データが通信される各方向ごとに１つ）のプロトコルを用いて二重化モードでデータを交換するためのインターフェースの任意の型に適用され得る。

本発明の他の特徴及び利点は、以下の説明を読めば明らかになるであろう。これは、純粋に説明的なものであり、添付の図面を参照しつつ読まれるべきである。

図３には、信号ＣＬＫ＿Ｆｒａｍｅ、ＣＬＫ＿Ｂｉｔ、ＰＣＭ＿Ｔｘ及びＰＣＭ＿Ｒｘのためのタイミング図が、単一のチャンネルのＰＣＭ信号の場合に対して、１つずつ下方に表わされている。この例では、各信号サンプルは、１６ビットに符合化される。ＰＣＭ＿ＴｘまたはＰＣＭ＿Ｒｘ信号のサンプルの１６ビットが、ＣＬＫ＿Ｆｒａｍｅクロック・サイクルの周期Δｔ中であることを意味する、クロック信号ＣＬＫ＿Ｆｒａｍｅの２つのパルス間で送られる。

ＣＬＫ＿Ｆｒａｍｅ信号の周波数が８ｋＨｚに等しい場合に、換言すれば、Δｔが１２５μ秒に等しいとき、このような単一のチャンネル信号のためのＣＬＫ＿Ｂｉｔ信号の周波数は、１２８ｋＨｚに等しいことができる。図では、番号１〜１６は、周期Δｔ中に引き続き送信されるサンプルの１６ビットに言及している。

図４では、図３と同じタイミング図が表わされており、８ｋＨｚ及びサンプルごとに１６ビットに等しいＣＬＫ＿Ｆｒａｍｅ信号の周波数をなお示しているが、Ｎチャンネルを有するＰＣＭ信号の場合に対してである。

この場合において、ＣＬＫ＿Ｆｒａｍｅ信号の２つのパルス間の周期Δｔは、Ｎの時間インターバルに分割され、ここでは、Ｔｌ１〜Ｔｌｎで表わされ、その各々の間中、与えられたオーディオ経路のサンプルを符合化する１６ビットが送信される。換言すれば、時間Δｔの周期は、ＴＤＭＡによって多重化されたＮのオーディオ経路とそれぞれ関連したＮの時間インターバルＴｌ１〜Ｔｌｎを備えたフレームに対応する。ＣＬＫ＿Ｂｉｔクロック信号の周波数は、次に、Ｎ×８ｋＨｚに等しい。

図５に示されるように、本発明の例示的履行におけるＰＣＭインターフェースの概略図は、図１のインターフェース１０のものと同一であるクロック端子ＦＳ及びＣｌｋに加えて、図１のインターフェース１０の入力端子ＩＮ及び出力端子ＯＵＴと置き換わるデータ入力／出力端子Ａ及びＢを備えている。端子Ａ及びＢは可逆的であり、第１のモードの動作においては、第１のデータ端子がＰＣＭデータを送信するが受信しないように構成され、かつ第２のデータ端子がＰＣＭデータを受信するが送信しないように構成され、他方、第２のモードの動作においては、第１のデータ端子がＰＣＭデータを受信するが送信しないように構成され、かつ第２のデータ端子がＰＣＭデータを送信するが受信しないように構成されている、というように動作中構成可能である。別の言い方をすれば、Ｂ端子がＰＣＭ＿Ｔｘ信号を送信している間にＡ端子がＰＣＭ＿Ｒｘ信号を受信するか、またはＢ端子がＰＣＭ＿Ｒｘ信号を受信している間にＡ端子がＰＣＭ＿Ｔｘ信号を送信するか、のいずれかである。

規約によれば、インターフェース３０の入力／出力端子は、それらが第１のモードの動作において構成されるときにＡ（ＩＮ）及びＢ（ＯＵＴ）と呼ばれ、そしてそれらが第２のモードの動作において構成されるときにＡ（ＯＵＴ）及びＢ（ＩＮ）と呼ばれる。Ａ（ＩＮ）及びＢ（ＩＮ）端子が受信のために構成され、Ａ（ＯＵＴ）及びＢ（ＯＵＴ）端子が送信のために構成される、とも言うことができる。

図６は、上述のように名付けられた機構を用いて、図２におけるシステムのように作用するよう構成されたＰＣＭインターフェースが機能ユニット１１〜１４に装備されている図２におけるシステムの概略図を示す。

図７において、本発明によるインターフェース３０の可能な実施形態の一層詳細な図は、従来技術によるインターフェース１０と、以下に説明する追加の特徴とを備えている。

インターフェース３０のＦＳ及びＣｌｋクロック端子は、図を乱雑にするのを避けるために表わされていない接続によって、インターフェース１０の対応の端子に接続されている。

インターフェース３０のデータ入力／出力端子Ａ及びＢは、２入力マルチプレクサ３１からのそれぞれの入力に接続され、該マルチプレクサ３１の出力は、インターフェース１０のデータ入力ＩＮに接続される。マルチプレクサ３１は、制御信号Ｓ１によって指令され、これにより、第１のモードの動作においては、（ＰＣＭ＿Ｒｘ信号を意味する）インターフェース３０のＡ端子において受信された信号は、インターフェース１０の入力ＩＮに送られ、他方、第２のモードの動作においては、それは、インターフェース１０の入力ＩＮに送られた、（ここでは、再度、ＰＣＭ＿Ｒｘ信号を意味する）このインターフェース３０のＢ端子において受信された信号である。

ＰＣＭ＿Ｔｘ信号を出力するインターフェース１０の出力ＯＵＴは、信号Ｓ２によって制御される、制御された単方向性送信ポート３２を介して、インターフェース１０のＡ端子に接続される。インターフェース１０からのこの同じ出力ＯＵＴは、制御信号Ｓ３によって制御される、もう１つの制御された単方向性送信ポートを介してインターフェース３０のＢ端子にも接続される。ポート３２及び３３は、インターフェース１０の出力ＯＵＴに、インターフェース３０の端子Ａ及びＢに存在するどんな信号も送るのを避けるように構成されている。信号Ｓ２及びＳ３は、第１のモードの動作においては、ＰＣＭ＿Ｔｘ信号がポート３３を介してインターフェース３０のＢ端子に送られ、他方、第２のモードの動作においては、それは、ポート３２を介してインターフェース３０のＡ端子に送られるように位置付けられている。

例えば、ＣＭＯＳ技術においては、マルチプレクサ３１並びにポート３２及び３３の履行は、当業者には、何等特別な問題を持ちかけない。

一実施形態においては、インターフェース３０は、現在のモードの動作の関数として制御信号Ｓ１、Ｓ２及びＳ３を発生するための制御ユニット４０をさらに備えている。一変形例においては、制御ユニット４０は、インターフェース３０の外部で履行され得、例えば、このインターフェースを統合した機能ユニットにおいて、または、この機能ユニットを統合したシステムにおいて履行され得る。この場合において、システム内に備えられた機能ユニットの各々のそれぞれのＰＣＭインターフェースのための制御信号Ｓ１、Ｓ２及びＳ３を発生するための制御の集中化手段が存在し得る。

さて、機能ユニット１１−１４の各々のためのＰＣＭインターフェースが本発明に従って履行される、図２によるシステムを用いるための種々の方法を説明する。これらすべての場合において、システムの機能ユニットのＰＣＭインターフェースの端子の、接続ネットワークを介する、接続は固定されている。それにもかかわらず、これらインターフェースの入力／出力端子Ａ及びＢの構成可能な特性のために、それらの使用に対する場合は、それにより制限されない。

これらの例は、以下のマルチメディア機能が装備された携帯可能通信装置（例えば、電話、コンピュータ、ＰＤＡ、等）に対応するシステムの場合を考慮している：
− 機能ユニット１１が、少なくとも１つのマイクロフォン１１１及び少なくとも１つのスピーカ１１２と組み合わされたオーディオ・コーダ／デコーダ（コーデック）である；
− 機能ユニット１２が、例えば、ラジオ送信チャンネルを介して音声信号の送信及び受信を確実にする変調器／復調器（モデム）である；
− 機能ユニット１３が、電話ヘッドセット１３１（スピーカ及び少なくとも１つのマイクロフォンを備える）または等価装置のような周辺装置との短距離ワイヤレス・インターフェースを確実にする“ブルートゥース”コントローラ（ＢＴＨ）である； そして
− 機能ユニット１４が、マルチメディア・マイクロプロセッサ（μＰ）であり、これを介して、オーディオ・データが、“ＭｉｃｒｏＤｒｉｖｅ”またはミニ・ハード・ドライブのような、もしくはＦｌａｓｈ、ＣｏｍｐａｃｔＦｌａｓｈ、ＳＤ、ＭｕｌｔｉＭｅｄｉａ（ＭＭＣ）、ＳｍａｒｔＭｅｄｉａ（登録商標）、ＴｒａｎｓＦｌａｓｈ、等のような記憶またはメモリ・カードのような、外部メモリ（ＭＥＭ）１４０から読取られ、またはそこに書き込まれ得る。

これらすべてのユニットのＰＣＭインターフェースのＡ端子は、接続ネットワーク２０を介して相互接続される。同じ態様で、それらのＢ端子は、接続ネットワーク２０を介して相互接続される。それらの接続は固定されている。それらは、動作中、変更されることができない。

図８に示されるように、１つの使用は、例えば電話ヘッドセットの使用中、モデム（ＭＯＤＥＭ）１２及び“ブルートゥース（ＢＴＨ）・コントローラ”１３間での電話呼び出し（“音声コール”）の処理に対応する。マイクロコントローラ（μＰ）１４及びコーデック（ＣＯＤＥＣ）１１は使用されず、シャット・オフされ得る（スリーピング、スタンドバイ・モード、電力節約モード、または類似のもの）。

この場合において、モデム１２の端子Ａ及びＢは、それぞれ、受信及び送信するよう構成され、それぞれ、Ａ（ＩＮ）及びＢ（ＯＵＴ）と呼ばれる。逆に、“ブルートゥース（ＢＴＨ）”コントローラ１３の端子Ａ及びＢは、それぞれ、送信及び受信するよう構成されており、それぞれ、Ａ（ＯＵＴ）及びＢ（ＩＮ）と呼ばれる。オーディオ・データは、２つの方向（実線の矢印）に同時に交換され、このことは、データ通信が二重化して行われることを意味する。ユニット１２及び１３の各々に対してＡ及びＢ入力の対称的な構成も可能であるということに気づくであろう。

他のユニット、ここでは、コーデック１１及びマイクロプロセッサ１４、の端子Ａ及びＢの構成は、重要でないということにも気づくであろう。他のユニットがデータを送らないと仮定すると、送信コンフリクトのまたはデータ干渉のどんな危険性もなお避けられる。

接続ネットワーク２０を介して通信するただ２つだけの機能ユニットがあると仮定すると、単一のチャンネルＰＣＭフォーマットが用いられ得、このことは、ＰＣＭフレームにつき１つの時間インターバル（すなわち、Ｎ＝１）ということを意味する。

例においては、マスタであるのはモデム１２であり、このことは、それが、スレーブの“ブルートゥース”コントローラ１３にクロック信号ＣＬＫ＿Ｆｒａｍｅ及びＣＬＫ＿Ｂｉｔを送信する（点線の矢印）ということを意味する。しかしながら、ユニット１２及び１３の各々のためのＡ及びＢ入力の構成とは無関係に、逆も可能である。マスタ・ユニットは、ユニット１１またはユニット１４であっても良いが、このことは、このユニットを、この機能のためだけに動作状態を保つことが必要であり、このことは理想的なことではない、というのは、そうでない場合には、それはターン・オフされるからである。

図９に示されるように、第２の使用は、例えば、ユーザが電話をゲーム・コンソールのためのオーディオ周辺機器として用いる場合に、例えば、“ブルートゥース”コントローラ１３をコーデック１１に接続することに対応する。マイクロコントローラ１４及びモデム１２は使用されない。

この場合において、“ブルートゥース”コントローラ１３の端子Ａ及びＢは、それぞれ、例えば、受信及び送信するよう構成され、そして、それぞれ、Ａ（ＩＮ）及びＢ（ＯＵＴ）と呼ばれる。逆に、コーデック１１の端子Ａ及びＢは、相応して、それぞれ、送信及び受信するよう構成され、従って、それぞれ、Ａ（ＯＵＴ）及びＢ（ＩＮ）と呼ばれる。オーディオ・データは、双方向において（実線の矢印）同時に交換される。例えば、マスタであるのは“ブルートゥース”コントローラ１３であり、このことは、それが、スレーブのコーデック１１に対してクロック信号ＣＬＫ＿Ｆｒａｍｅ及びＣＬＫ＿Ｂｉｔを送信する、ということを意味する。

図１０に示されるように、第３の使用は、例えば、電話のメモリ（図示せず）に予めセーブされた通信を、外部の電話ヘッドセットを介して、再生する（“Ｐｌａｙ Ｂａｃｋ”）ことに対応する。この場合において、マイクロフォン１４は、“ブルートゥース”コントローラ１３にオーディオ・データを送るが、“ブルートゥース”コントローラ１３はデータを戻さない。コーデック１１及びモデム１２は使用されない。

この場合において、“ブルートゥース”コントローラ１３の端子Ａ及びＢは、例えば、それぞれ、受信及び送信するよう構成され、それぞれ、Ａ（ＩＮ）及びＢ（ＯＵＴ）と呼ばれる。逆に、マイクロプロセッサ１４の端子Ａ及びＢは、相応して、それぞれ、送信及び受信するよう構成され、従って、それぞれ、Ａ（ＯＵＴ）及びＢ（ＩＮ）と呼ばれる。オーディオ・データは、マイクロプロセッサ１４から“ブルートゥース”コントローラ１３に、ユニット１４及び１３のＡ端子間だけで送信される（実線の矢印）。ユニット１３及び１４のＢ端子間の接続は、例えば、高インピーダンス状態（ＨＺ）にある。例えば、ここでは、“ブルートゥース”コントローラ１３はマスタであり、このことは、それが、スレーブのマイクロプロセッサ１４にクロック信号ＣＬＫ＿Ｆｒａｍｅ及びＣＬＫ＿Ｂｉｔを送信することを意味する。

図１１に示されるように、第４の使用は、例えば、進行中の通信を同時にセーブすることに対応する。通信は、モデム１２を介して通過し、従って、モデム１２は動作状態である。それは、“ブルートゥース”コントローラ１３が動作している状態で、例えば、外部の電話ヘッドセット１３１でユーザによって実行される。通信は、マイクロプロセッサ１４によってメモリにセーブされ、従って、該マイクロプロセッサ１４も動作状態である。コーデック１１だけが使用されず、シャット・オフされ得る。

この場合において、モデム１２の端子Ａ及びＢは、それぞれ、受信及び送信するよう構成され、それぞれ、Ａ（ＩＮ）及びＢ（ＯＵＴ）と呼ばれる。逆に、マイクロプロセッサ１４の端子Ａ及びＢは、それぞれ、送信及び受信するよう構成され、それぞれ、Ａ（ＯＵＴ）及びＢ（ＩＮ）と呼ばれる。さらに、“ブルートゥース”コントローラ１３の端子Ａ及びＢは、それぞれ、受信及び送信するよう構成され、それぞれ、Ａ（ＩＮ）及びＢ（ＯＵＴ）と呼ばれる。

この例において、マスタであるのはモデム１２であり、このことは、それが、スレーブである“ブルートゥース”コントローラ１３（点線の矢印）及びマイクロプロセッサ１４に、クロック信号ＣＬＫ＿Ｆｒａｍｅ及びＣＬＫ＿Ｂｉｔを送信するということを意味する。

各ＰＣＭフレームは、ここでは、少なくとも２つのＴｌを備えなければならず、以後、Ｔｌ１及びＴｌ２で表わされる。換言すれば、これは、Ｎ＝２の場合である。動作は以下の通りである。

時間インターバルＴｌ１の間中、オーディオ・データは、モデム１２からマイクロプロセッサ１４に、ユニット１２及び１４のＢ端子間で送信され、オーディオ・データは、マイクロプロセッサ１４からモデム１２に（単一の実線の矢印）、Ａ端子間で送信される（二重化モード）。マイクロプロセッサにおいて、モデム１２から受信されたデータは、レジスタ１４１に格納され、モデム１２に送られるそれらは、もう１つのレジスタ１４４から読取られる。

時間インターバルＴｌ１の終わりにおいて（時間インターバルＴｌ１に含まれるビット−レベルの同期クロック信号の最後のサイクル中を意味する）、レジスタ１４１の内容は、もう１つのレジスタ１４２にコピーされ、そしてさらにもう１つのレジスタ１４３の内容は、レジスタ１４４にコピーされる。これら他のレジスタ１４２及び１４３の役割は、今示される。マイクロプロセッサ１４によってそれぞれ送信され及び受信されるデータが、後での使用のために外部メモリ１４０にセーブされるのも、例えば、この時点である。

時間インターバルＴｌ２の間中、オーディオ・データは、マイクロプロセッサ１４から“ブルートゥース”コントローラ１３まで、ユニット１４及び１３のＡ端子間で送信され、そして、“ブルートゥース”コントローラ１３からマイクロプロセッサ１４まで、それらのＢ端子間（二重化モード）で送信される（二重実線矢印）。マイクロプロセッサにおいて、“ブルートゥース”コントローラ１３に送信されるデータは、レジスタ１４２から読取られ、そして、“ブルートゥース”コントローラ１３から受信されたそれらは、レジスタ１４３に記憶される。

他の言い方をすれば、モデム１２及び“ブルートゥース”コントローラ１３間で一方向にまたは他方向に交換されるデータは、それぞれ、レジスタの対１４１、１４２または１４３、１４４を通って走行する。各対における２つのレジスタの一方の内容は、２つの時間インターバルＴｌ１及びＴｌ２の一方の間中にロードされ、見かけ上、時間インターバルＴｌ１及びＴｌ２間で（実際は、第１の時間インターバルＴｌ１におけるＣＬＫ＿Ｂｉｔ信号の最後のサイクル中に）対の他方のレジスタにコピーされ、そして、時間インターバルＴｌ２の間中にこの他のレジスタから読取られる。

２つの時間インターバルがＰＣＭフレームごとに用いられるという事実は、図８における場合と比較してユーザに何等待ち時間を知覚させないということを意味する。ここで、Ｎ＝２であるので、２倍高速であるビット−レベル同期クロック信号ＣＬＫ＿Ｂｉｔが単に用いられなければならない。

一層複雑な場合（特に、４つの機能ユニットを含むもの、及びシステムが４つ以上の機能ユニットを備える場合にはなおさらそうである）に対しては、プロセッサ１４におけるレジスタの数を増やすことが必要であり得るということが認められるであろう。ＰＣＭフレームごとの時間インターバルの数Ｎは、次に、増やされることが必要である。一層詳細には、データ通信の各方向（すなわち、当該の機能ユニットからまたは当該の機能ユニットまで）に対してそれぞれ、Ｎレジスタの第１のグループ（ここでは、レジスタ１４１及び１４３に対応）及びＮレジスタの第２のグループ（レジスタ１４２及び１４４にここでは対応）があることが必要である。ＰＣＭフレームごとのＮの時間インターバルを有するＰＣＭフォーマットが、次に、用いられる。

同じＰＣＭフレームの２つの連続した時間インターバル間または２つの連続したＰＣＭフレーム間を意味する、１つの時間インターバルから次の時間インターバルまでの、与えられた機能ユニットのＡ及びＢ端子の構成を変更することも有利であり得る。

最後に、前述したように、本発明の履行は、マスタまたはスレーブとしての機能ユニットの及びそれらのＰＣＭインターフェースの構成とは無関係であるということが認められるであろう。システムの機能ユニットのすべてまたは部分のためのＰＣＭインターフェースは、従って、ＰＣＭインターフェースの構成とは無関係に制御される、機能ユニットのためのマスタ／スレーブ型の制御スイッチを備え得る。

従来技術のＰＣＭインターフェースを有する機能ユニットの簡略化された図である。 各々がＰＣＭインターフェースを有し、かつ固定された接続ネットワークによって相互接続される機能ユニットを備えたサンプル・システムの図である。 各ＰＣＭフレームが１つの多重化された論理チャンネルを備えた場合における、ＰＣＭフォーマットにおけるデータ送信の原理を示すタイミング図である。 各ＰＣＭフレームがＮの多重化された論理チャンネルを備えた場合における、ＰＣＭフォーマットにおけるデータ送信の原理を示すタイミング図である。 本発明によるＰＣＭインターフェースを有する機能ユニットの簡略化された図である。 本発明によるＰＣＭインターフェースを有する機能ユニットで創成された、図２のシステムの図である。 本発明によるＰＣＭインターフェースを創成する例の一層詳細な図である。 図６のシステムを用いるための他の構成を示す図である。 図６のシステムを用いるための他の構成を示す図である。 図６のシステムを用いるための他の構成を示す図である。 図６のシステムを用いるための他の構成を示す図である。

符号の説明

１１〜１４ 機能ユニット
３０ インターフェース
３１ ２入力マルチプレクサ

Claims (12)

1. 二重化モードでデータを通信するよう構成され、第１及び第２のデータ端子（Ａ、Ｂ）を備え、該第１及び第２のデータ端子の一方は、常に、通信の各方向に割り当てられる、インターフェース装置（３０）であって、
   第１及び第２のデータ端子は、動作中に構成可能であり、それにより、動作の第１のモードにおいては、前記第１のデータ端子（Ａ）は、データを送信（ＰＣＭ＿Ｔｘ）するが受信しないように構成され、前記第２のデータ端子（Ｂ）は、データを受信（ＰＣＭ＿Ｒｘ）するが送信しないように構成され、他方、動作の第２のモードにおいては、前記第１のデータ端子（Ａ）は、データを受信（ＰＣＭ＿Ｒｘ）するが送信しないように構成され、前記第２のデータ端子（Ｂ）は、データを送信（ＰＣＭ＿Ｔｘ）するが受信しないように構成されたインターフェース装置。
2. データは、ＴＤＭＡによって多重化されかつそれぞれ時間インターバルと関連した多数の論理チャンネル（Ｔｌ１−Ｔｌｎ）を各々が備えたフレームの形態で受信または送信され、それにおいて、第１及び第２のデータ端子は、動作の第１のモードから動作の第２のモードに、または逆に、一方の時間インターバルから他方の時間インターバルに切換えるよう充分な柔軟性を有して構成可能である請求項１に記載のインターフェース装置。
3. さらに、
   − フレーム−レベル同期クロック信号（ＣＬＫ＿Ｆｒａｍｅ）を受信または送信するためのフレーム−レベル同期クロック端子（ＦＳ）と：
   − ビット−レベル同期クロック信号（ＣＬＫ＿Ｂｉｔ）を受信または送信するためのビット−レベル同期クロック端子（Ｃｌｋ）と、
   を備えた請求項２に記載のインターフェース装置。
4. ＰＣＭフォーマットでデータを通信するよう構成された請求項１乃至３のいずれかに記載のインターフェース装置。
5. 請求項１乃至４のいずれかに記載されたインターフェースを備えた電子装置（１４、図１１）であって、該電子装置は、Ｎの他のそれぞれの電子装置（１１、１２、１３）から受信されるデータを記憶するための、及び、前記Ｎの他のそれぞれの電子装置に送信されるべきデータを記憶するための、それぞれ、第１のグループのＮのデータ・レジスタ（１４１、１４３）、及び、第２のグループのＮのデータ・レジスタ（１４２、１４４）をも備えた電子装置。
6. インターフェースは、請求項２乃至４のいずれかに限定されたようなものであり、第１のグループまたは第２のグループのＮのデータ・レジスタに記憶されたデータは、それぞれ、フレームのＮのそれぞれの時間インターバル（Ｔｌ１−Ｔｌｎ）において受信または送信される請求項５に記載の電子装置。
7. 固定された接続ネットワークによって互いに接続された、請求項５または請求項６に記載された多数の電子装置を備えた電子システム。
8. 請求項７に記載された電子システムを備えた携帯電話。
9. 二重化モードでデータを通信するよう構成され、第１及び第２のデータ端子を備え、該第１及び第２のデータ端子の一方は、常に、通信の各方向に割り当てられる、インターフェース装置により、電子装置で履行される、二重化モードでデータを通信するための方法であって、
   第１及び第２のデータ端子の動作中の構成を含み、それにより、動作の第１のモードにおいては、前記第１のデータ端子は、データを送信するが受信しないように構成され、前記第２のデータ端子は、データを受信するが送信しないように構成され、他方、動作の第２のモードにおいては、前記第１のデータ端子は、データを受信するが送信しないように構成され、前記第２のデータ端子は、データを送信するが受信しないように構成された方法。
10. データは、ＴＤＭＡによって多重化されかつそれぞれ時間インターバルと関連した多数の論理チャンネルを各々が備えたフレームの形態で受信または送信され、それにおいて、第１及び第２のデータ端子は、動作の第１のモードから動作の第２のモードに、または逆に、一方の時間インターバルから他方の時間インターバルに切換えるよう充分な柔軟性を有して構成可能である請求項９に記載の方法。
11. Ｎの他の電子装置から受信されたデータは、第１のグループのレジスタのＮのそれぞれのデータ・レジスタ（１４１、１４３）に記憶され、前記Ｎの他の電子装置に送信されるべきデータは、第２のグループのレジスタのＮのそれぞれのデータ・レジスタ（１４２、１４４）に記憶される請求項９またな請求項１０に記載の方法。
12. フレームのＮのそれぞれの時間インターバル（Ｔｌ１−Ｔｌｎ）において受信または送信されるデータは、それぞれ、第１のグループまたは第２のグループのＮのデータ・レジスタに記憶される請求項１０または１１に記載の方法。

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