KR100582386B1 - 출력 및 입력 패킷 프로세싱 통신 장치, 트랜시버 유닛, 버퍼 시스템, 베이스밴드 시스템, 및 버퍼 시스템에 데이터를 저장하는 방법 - Google Patents

출력 및 입력 패킷 프로세싱 통신 장치, 트랜시버 유닛, 버퍼 시스템, 베이스밴드 시스템, 및 버퍼 시스템에 데이터를 저장하는 방법

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KR100582386B1 KR1020037009321A KR20037009321A KR100582386B1 KR 100582386 B1 KR100582386 B1 KR 100582386B1 KR 1020037009321 A KR1020037009321 A KR 1020037009321A KR 20037009321 A KR20037009321 A KR 20037009321A KR 100582386 B1 KR100582386 B1 KR 100582386B1
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Abstract

본 발명은 단거리의 무선 통신 시스템을 위한 베이스밴드 시스템을 제공한다. 그것은 블루투스 베이스밴드 사양에 알맞고, 효율적인 하드웨어 회로를 위해 적합하며, 저전력, 소형 저비용의 무선 서브 시스템 설계를 제공한다. 베이스밴드 시스템은 트랜시버 유닛 및 버퍼 유닛을 포함하여, 상기 시스템은 효율적인 게이트 수 및 감소된 전력 소모를 갖는다. 트랜시버 유닛 설계는 직렬로 접속되는 복수의 신호 프로세싱 유닛을 포함하는데, 각각의 신호 프로세싱 유닛은 공통 클럭 신호에 의해 클럭킹된다. 모드 라인은 전송 모드와 수신 모드 사이에서 각각의 신호 프로세싱 유닛을 스위칭하는 각각의 신호 프로세싱 유닛에 접속된다. 각각의 신호 프로세싱 유닛이 접속되는 제어 라인은 전송 모드에서 하나 이상의 선행 신호 프로세싱 유닛에 또는 수신 모드에서 하나 이상의 후속 신호 프로세싱 유닛에 흐름 제어 정보를 전달한다. 버퍼 유닛은 플렉서블 메모리 조직 개념을 적용하는 버퍼 시스템을 포함해서, 게이트 수 및 전력 소모에 있어서 효율적 버퍼 또는 저장 소자의 구현을 가져오고, 가변 길이 사용자 패킷을 위해 메모리를 동적으로 할당하는 데 융통성을 제공한다. 제 1 프로세싱 유닛 및 제 2 프로세싱 유닛의 데이터를 저장하는 버퍼 시스템은 각각의 저장 소자가 제 1 저장 유닛 및 제 2 저장 유닛을 포함하는 복수의 저장 소자를 포함한다. 제 1 및 제 2 모드 사이에서 각각의 저장 소자를 스위칭하기 위해 스위치 서브 시스템이 제공된다. 제 1 모드에서, 각각의 제 1 저장 유닛은 제 1 프로세싱 유닛에 의해 어드레싱 가능하고, 각각의 제 2 저장 유닛은 제 2 프로세싱 유닛에 의해 어드레싱 가능하며, 제 2 모드에서, 각각의 제 2 저장 유닛은 제 1 프로세싱 유닛에 의해 어드레싱 가능하고, 각각의 제 1 저장 유닛은 제 2 프로세싱 유닛에 의해 어드레싱 가능하다.

Description

출력 및 입력 패킷 프로세싱 통신 장치, 트랜시버 유닛, 버퍼 시스템, 베이스밴드 시스템, 및 버퍼 시스템에 데이터를 저장하는 방법{DIGITAL BASEBAND SYSTEM}
본 발명은 출력 및 입력 데이터를 프로세싱하는 컴퓨터 시스템에 관한 것이다. 보다 세부적으로는, 본 발명은 헤더와 페이로드(payload)를 포함하는 패킷을 처리하는 베이스밴드 장치에 관한 것이다.
본 발명은 방대한 종류의 통신 시스템에서 적용 가능하나, "Specification of the Bluetooth System", Version 1.0B, Bluetooth Special Interest Group(SIG), December 1st 1999.에서 알 수 있는 블루투스 베이스밴드 사양에 알맞은 단거리 무선 통신 시스템으로의 애플리케이션에 중점을 두어 설명될 것이다.
구입, 이동, 또는 케이블을 접속할 필요 없이 쉽고 간단히 원거리 계산 장치 및 전자 통신 장치를 접속시키려는 것은 여러 회사에 의해 실현되어 왔다. Bluetooth Special Interest Group(SIG) 및 IEEE Wireless Personal Area Network(WPAN) 표준 그룹 802.15은 컴퓨터, 셀룰러 폰, 프린터 및 디지털 카메라와 같은 휴대형 및/또는 고정식 전자 소비자 제품간의 무선 임시 접속을 가능하게 하는 단거리 무선 통신 시스템의 사양에 관해 연구하고 있다. 이 통신 시스템은 소 지역 영역 내에서, 주로 64kbit/s로 음성 전송을 위한 3개의 동기 접속 지향형(SCO, synchronous connection-oriented) 연결까지 그리고, 433.9 및 723.2kbit/s의 최대 레이트로 대칭 또는 비대칭 데이터 전송을 지원하는 7개의 비동기 접속(ACL) 연결까지 각각 관리할 수 있다. 무선 서브 시스템은 전세계적으로 이용 가능한 허가가 불필요한(unlicensed) 산업용, 과학용, 의료용(ISM) 주파수 대역인 2.4GHz로 동작되며, 1mW 미만의 전송 전력으로 10 미터까지의 거리를 커버하고, 1Mbit/s의 심볼 레이트로 데이터를 전송하는 시분할 다중 액세스(TDMA)와 관련하여 주파수 호핑을 적용한다. 상업적 제품에서 이 새로운 통신 기술의 사용을 위해 결정적인 것은 기존의 그리고 미래의 휴대 및 고정 전자 소비자 장치 내에 내장될 수 있는 저전력, 소형의, 저비용 무선 서브 시스템의 설계이다.
블루투스 트랜시버의 알려진 구조는 신호 프로세싱 체인 내에서 여러 모듈을 사용한다. 이에, 적어도 하나의 신호 프로세싱 체인은 패킷 전송을 위해 그리고 또 다른 적어도 하나는 수신을 위해 사용된다. 예를 들면, 전송기 체인, 사용자 동기, 사용자 비동기 또는 사용자 등시성(isochronous) 데이터는 대응 로직 채널을 통해 동기 접속 지향형(SCO) 링크를 위한 전송 버퍼 그리고 비동기 비접속 형(ACL, asynchronous connection-less) 링크를 위한 버퍼에 전송된다. 블루투스 시스템의 사양에서 개시되는 링크 관리자 프로토콜로부터의 제어 정보는 ACL 버퍼 내로도 입력될 수 있다. 여러 ACL 및 SCO 버퍼 각각 내에 저장된 정보는 링크를 통해 전송될 페이로드를 나타낸다. 그 전송 이전에, 페이로드는 순환 리던던시 검사(CRC) 비트를 덧붙이고, 암호화, 화이트닝(whitening) 그리고 선택 사양적으로 레이트 1/3나 2/3 순방향 에러 수정(FEC) 코드로의 인코딩에 의해 프로세싱된다. 이들은 CRC 생성기, 암호화 모듈, 화이트닝 필터 및 FEC 인코딩 모듈에 의해 이루어질 수 있다. 병렬적으로, 패킷 헤더는 연결 제어기에 의해 조립되고, 전송 헤더 레지스터에 저장된다. 헤더는 HEC 생성기로부터 에러 검사(HEC) 비트를 덧붙임으로써 프로세싱되고, 제각기의 필터로 화이트닝되며, 제각기의 FEC 인코딩 모듈로 레이트 1/3 FEC 코드로 인코딩된다. 무선 프레임은 필터링되어 코딩된 헤더와 페이로드 정보를 먼저 연결시키고, 그 후 결과로 나온 비트스트링을 액세스 코드에 선행하게 함으로써 획득된다. 무선 프레임은 마지막으로, 주파수 f(n)에서 그 전송을 위해 아날로그 무선 프론트엔드에 전달된다. f(n)의 값은 호핑 주파수 선택 블록에 의해 제공된다.
해당 수신기 체인은 다음 특징을 가질 수 있다. 액세스 코드 상관기가 주파수 f(n)에서 무선 프레임의 도착을 탐지하면, 트리거 이벤트는 수신기 체인에서 프로세싱을 시작한다. 헤더 정보는 수신된 프레임으로부터 추출되고, FEC 디코더로 디코딩되며, 디화이트닝(dewhitening) 필터로 디화이트닝되고, HEC 검사 모듈에 의해 검사되며, 수신 헤더 레지스터 내에 저장된다. HEC 검사가 성공적이면, 수신기는 FEC 디코더, 디화이트닝 필터, 암호 해독 모듈 및 CRC 검사 모듈 각각을 이용하여 페이로드 정보의 디코딩, 디화이트딩, 암호 해독 및 CRC 검사에 착수할 수 있다. CRC 검사가 성공적이면, 패킷은 수신된 패킷 타입에 따라 수신 SOC 버퍼 또는 ACL 버퍼에 저장된다. 수신 버퍼로부터, 페이로드는 사용자 동기, 사용자 비동기 또는 사용자 등시성 데이터를 위한 로직 채널을 통해 동기 또는 비동기 I/O 포트에 전달된다. 링크 관리자 제어 정보가 수신 ACL 버퍼 내에서 수신되었다면, 그것은 연결 관리자 프로토콜에 전달된다.
베이스밴드가 여러 상황에서도 동작될 수 있도록 링크 제어기는 전송기 및 수신기 체인을 구성하고, 모니터링하고, 제어한다.
연속적 신호 프로세싱 모듈 간의 레이트 변환에 기초한 현재의 디지털 베이스밴드의 구현의 알려져 있는 단점은 레이트 변환 지연과, 레이트 변환 로직 오버헤드 및 전력 소모이다.
알려져 있는 버퍼 구현은 가변 길이 패킷에 대한 메모리 비효율성 및 어드레싱 능력 및 할당 융통성의 부족이라는 단점을 갖는다.
그래서, 본 발명의 목적은 현재 기술의 단점을 극복하고, 현존 및 미래의 장치에서 사용될 수 있는 저전력, 소형의 저비용 베이스밴드 시스템을 제공하는 것이다.
발명의 개요
본 발명은 단거리 무선 통신 시스템을 위한 베이스밴드 시스템을 제공한다. 그것은 블루투스 베이스밴드 사양에 알맞고, 효율적 하드웨어 실행에 적합하며, 저전력, 소형, 저비용의 무선 서브 시스템 설계를 제공한다. 베이스밴드 시스템은 트랜시버 유닛 및 버퍼 유닛을 포함하여 상기 시스템은 효율적인 게이트 수 및 감소된 전력 소모를 갖는다.
트랜시버 유닛의 설계는 분산 데이터 경로 흐름 제어로의 파이프라인 신호 프로세싱에 기초한다. 트랜시버 유닛은 출력 및 입력 패킷을 프로세싱하고, 직렬로 접속되는 복수의 신호 프로세싱 유닛을 포함하며, 각각의 신호 프로세싱 유닛은 공통 클럭 신호에 의해 클럭킹된다. 모드 라인은, 전송 모드와 수신 모드 사이에서 각각의 신호 프로세싱 유닛을 스위칭하기 위한 각각의 신호 프로세싱 유닛에 접속된다. 각각의 신호 프로세싱 유닛이 접속되는 제어 라인은 전송 모드에서 하나 이상의 신호 프로세싱 유닛에 또는 수신 모드에서 하나 이상의 후속 신호 프로세싱 유닛에 흐름 제어 정보를 전달한다. 설명된 장치는 전송기 또는 수신기만으로서 구현될 수도 있어서, 모드 라인은 생략될 수 있다.
버퍼 유닛은 플렉서블 메모리 조직 개념을 적용하는 버퍼 시스템을 포함하여, 게이트 수 및 전력 소모에 있어서 버퍼 또는 저장 소자를 효율적으로 구현하게 하고, 가변 길이 사용자 패킷을 위한 메모리를 동적으로 할당하는 융통성을 제공한다.
제 1 프로세싱 유닛 및 제 2 프로세싱 유닛의 데이터를 저장하는 버퍼 시스템은 각각의 저장 소자가 제 1 저장 유닛 및 제 2 저장 유닛을 구비하는 복수의 저장 소자를 포함한다. 스위치 서브 시스템은 제 1 및 제 2 모드 사이에서 각각의 저장 소자를 스위칭하기 위해 제공된다. 제 1 모드에서 각각의 제 1 저장 유닛은 제 1 프로세싱 유닛에 의해 어드레싱 가능한 반면, 제 1 모드에서 각각의 제 2 저장 유닛은 제 2 프로세싱 유닛에 의해 어드레싱 가능하다. 제 2 모드에서, 각각의 제 2 저장 유닛은 제 1 프로세싱 유닛에 의해 어드레싱 가능한 반면, 제 2 모드에 서 각각의 제 1 저장 유닛은 제 2 프로세싱 유닛에 의해 어드레싱 가능하다.
각각의 신호 프로세싱 유닛은 하나의 신호 프로세싱 유닛에 의해 프로세싱되거나 발생된 다수의 신호를 처리하기 위한 멀티플렉싱 유닛을 포함할 수 있다. 더욱이, 각각의 신호 프로세싱 유닛은 그 입력단에는 멀티플렉서를 그 출력단에는 디멀티플렉서를 포함할 수 있다. 이러한 구조는 각각의 신호 프로세싱 유닛이 전송 및 수신 모드에서 사용될 수 있어서 기능과 게이트의 부분적인 재사용이 가능하다는 이점이 있다.
각각의 신호 프로세싱 유닛은 로직 유닛을 통해 제어 라인에 접속될 수 있다. 이 구조는, 프로세싱 지연이 발생한다면 다른 신호 프로세싱 유닛에 알려지고, 일시적으로 쉽게 중지될 수 있다는 이로운 점을 보인다. 게다가, 물리적으로 동일한 제어 라인 및 로직 유닛이 수신 및 전송 모드를 위해 사용될 수 있다.
로직 유닛이 OR 게이트를 포함한다면, 간단한 구조가 이루어질 수 있다.
흐름 제어 정보는 신호 프로세싱 유닛에게 프로세싱을 중지하기 위한 홀드 정보를 수신할 것을 지시하는 홀드 정보를 포함할 수 있다. 그렇게 함으로써, 일시적으로 프로세싱을 중지하는 효율적인 메카니즘이 실현된다.
각각의 신호 프로세싱 유닛은 전송 및 수신 모드를 위해 사용될 수 있다. 이는 단지 하나의 신호 프로세싱 체인이 형성되어야 하므로 게이트 수가 절약될 수 있다는 이점을 갖는다.
각각의 저장 소자가 데이터를 저장하는 복수의 셀을 포함한다면, 간단한 구조의 저장 소자가 이루어질 수 있다.
제 1 어드레스 디코더는 제 1 프로세싱 유닛에 의해 데이터를 기록하고 판독하는 하나의 저장 소자를 선택할 수 있다. 제 2 어드레스 디코더는 제 2 프로세싱 유닛에 의해 데이터를 기록하고 판독하는 하나의 저장 소자를 선택할 수 있다. 이러한 구조를 사용함으로써, 각각의 또는 여러 저장 소자(들)가 독립적으로 어드레싱될 수 있다. 이는 저장 블록의 유연한 할당과 선택을 가져온다.
스위치 서브 시스템은 복수의 액세스 스위치를 포함할 수 있다. 각각의 액세스 스위치는 하나의 저장 소자에 접속된다. 이러한 구조는 유연한 액세스가 달성된다는 이점을 갖는다.
제어기 유닛이 각각의 액세스 스위치를 제어하는 액세스 스위치 레지스터를 갖는다면, 간단한 제어 메카니즘이 실현되어 액세스 스위치를 제어할 수 있다는 이점이 발생한다.
복수의 저장 소자를 포함하는 버퍼 시스템 내에 제 1 프로세싱 유닛 및 제 2 프로세싱 유닛의 데이터를 저장하는 방법이 제공된다. 각각의 저장 소자는 제 1 저장 유닛 및 제 2 저장 유닛을 포함한다. 본 방법은 제 1 및 제 2 모드간에 각각의 저장 소자를 스위칭하는 단계를 포함하는데, 제 1 모드에서는, 제 1 프로세싱 유닛에 의해 각각의 제 1 저장 유닛을 어드레싱하고 제 2 프로세싱 유닛에 의해 각각의 제 2 저장 유닛을 어드레싱하며, 제 2 모드에서는, 제 1 프로세싱 유닛에 의해 각각의 제 2 저장 유닛을 어드레싱하고, 제 2 프로세싱 유닛에 의해 각각의 제 1 저장 유닛을 어드레싱한다.
본 방법은 여러 저장 소자를 선택하고 그들은 하나 이상의 저장 블록으로 결합시키는 것을 더 포함한다. 이는, 메모리가 단일 및/또는 여러 슬롯 패킷을 위해 동적으로 할당될 수 있다는 이점을 갖는다. 선택 가능한 메모리의 사이즈는 유연하다.
각각의 저장 소자 및 각각의 저장 블록은 독립적으로 사용될 수 있다. 이는 메모리를 사용하는 데에 광범위한 융통성을 가져온다.
본 발명의 바람직한 실시예는 이하에서, 단지 예로써만 다음의 개략적 도면을 참조하여 상세히 설명되어 있다.
도 1은 베이스밴드 시스템의 구성요소의 개략도,
도 2는 트랜시버 유닛의 개략도,
도 3은 트랜시버 신호 프로세싱 체인 장치의 개략도,
도 4는 자신의 접속 라인을 갖는 신호 프로세싱 유닛의 세부 사항,
도 5는 버퍼 유닛의 개략도,
도 6은 페이로드 버퍼의 구조,
도 7은 버퍼 시스템의 세부사항,
도 8은 버퍼 스위치의 개략도.
도면들은 예시적인 목적으로만 제공되어 있으며, 본질적으로는, 본 발명의 실시예를 실측으로 도시하지는 않는다.
본 발명은 광범위한 통신 시스템에서 응용 가능하나, 블루투스 베이스밴드 사양에 따르는 단거리 무선 통신 시스템에 초점 맞춰진 실시예를 이용하여 설명될 것이다. 도면에서, 동일 참조 부호는 동일 또는 유사 부분을 나타내기 위해 사용되어 있다.
도 1은 단거리 무선 통신 시스템의 베이스밴드 시스템(8)을 구현하는 하드웨어/펌웨어 플랫폼 상으로의 베이스밴드 구조의 매핑을 도시한다. 명료함을 위해 도면에 도시되어 있지 않은 링크 관리자 및 링크 제어기는 펌웨어로 구현된다. 코드는, 실시간 운영 체제 상에서 시스템 버스(1)를 통해 버스 디코더(5)와 상호 접속되는 내장 마이크로 제어기(11) 및 메모리 장치, 버스 중재기, 인터럽트 제어기, 타이머 및 외부 인터페이스와 같은 도시되지 않은 장치 상에서 실행된다. 내장된 마이크로 제어기(11)는 ARM7TDMI 마이크로 제어기일 수 있다. AMBA 고급 시스템 버스(ASB)는 시스템 버스(1)로서 적용될 수 있는데, AMBA는 "AMBA Specificatin Rev. D", Advanced RISC Machines Ltd. (ARM), Cambridge UK, April 1997에서 설명되어 있는 향상된 마이크로 제어기 버스 구조(Advanced Microcontroller Bus Architecture)를 나타낸다. 시스템 버스(1)는 주변 장치(10)에 접속되고, 이후에는 제 1 프로세싱 유닛(10)라고도 칭해지며, 스피치 인코더/디코더 또는 데이터 소스/싱크일 수 있는 주변 장치(10), 그리고 버퍼 유닛(50) 및 트랜시버 유닛(20)을 포함하는 베이스밴드 유닛(7)에 접속되어 있다. 버퍼 유닛(50)은 버퍼 시스템(60)을 포함하고, 트랜시버 버스(2)를 통해 트랜시버 유닛(20)에 상호 접속되어 있다. 트랜시버 유닛(20)은 신호 프로세싱을 위한 통신 장치(30)를 포함하며, 이하에서는 트랜시버 신호 프로세싱 체인 장치(30)라고도 칭해진다. 트랜시버 신호 프로세싱 체인 장치(30)는 아날로그 무선 프론트엔드(4)에 RF(무선 프론트엔드) 인터페이스(3)를 통해 접속되어 있다.
버퍼 유닛(50)은 전송(TX) 및 수신(RX) 버퍼를 실행하고, 트랜시버 유닛(20)은 전송 및 수신 체인의 모든 디지털 신호 프로세싱 기능을 수행한다. 버퍼 유닛(50), 제 1 프로세싱 유닛(10) 및 마이크로 제어기(11) 상에서 실행되는 펌웨어는 시스템 버스(1)를 통해 각각의 다른 장치와 통신한다. 그래서, 버퍼 유닛(50)은 ASB 슬레이브 주변 장치로서 실시될 수 있으며, 모든 하드웨어 레지스터 및 버퍼의 매핑을 마이크로 제어기의 어드레스 공간 내로의 매핑 및 하드웨어에서 시간 중요(time-critical) 이벤트를 위한 ARM7TDMI의 생성을 허용한다.
도 2는 단거리 통신 시스템을 위한 트랜시버 유닛(20)의 블록도를 도시한다. 그것은 패킷 (디)컴포저(23), 트랜시버 유한 상태 머신(24) 및 시간 동기화 유닛(25)을 포함하는 트랜시버 제어기(22)에 상호 접속되는 트랜시버 신호 프로세싱 체인 장치(30)를 포함한다.
트랜시버 유닛(20)은 트랜시버 버퍼(2)를 통해 버퍼 유닛(50)과 통신한다. 데이터는 X_BB_D라 표시된 데이터 버스를 통해, 버스 X_BB_A 상에서 표시되는 어드레스를 이용하여 신호 X_BB_WR 및 X_BB_WREN을 제어함으로써 제각기의 페이로드 버퍼에 기록되거나 그것으로부터 판독될 수 있다. 신호 X_BB_CMD는 트랜시버 유닛(20)의 트랜시버 유한 상태 머신(24)을 제어하는 반면, 신호 X_BB_IRQ0 및 X_BB_IRQ1은, 클럭 이벤트가 발생했거나 트랜시버 신호 프로세싱 체인 장치(30)에서 패킷 수신 이벤트가 각각 탐지된 도시되지 않은 베이스밴드 인터럽트 제어기를 가리킨다.
트랜시버 유닛(20)은 RF 인터페이스(3)를 통해 무선 프론트엔드(4)와 통신한다. 트랜시버 신호 프로세싱 체인 장치(30)는 인터페이스 라인 X_RF_DATA_TX에서 직렬의 비트스트림으로서 무선 프레임을 출력하는 반면, 인터페이스 라인 X_RF_DATA_RX는 입력 무선 프레임을 프로세싱하기 위해 사용된다. 출력 및 입력 무선 프레임은 무선 연결을 통해 인터페이스 라인 X_RF_FREQ에 의해 표시되는 주파수로 전송되거나 수신된다. 제어 정보는 무선 프론트엔드(4)와 트랜시버 유닛(20) 사이의 라인 X_RF_CTRL 상에서 교환된다.
트랜시버 제어기(22)에서, 두 개 이상의 통신 장치(도시되지 않음) 간에 타이밍 동기화가 수행되는데, 트랜시버 신호 프로세싱 단계는 트랜시버 유한 상태 머신(24)으로 시퀀싱되고, 출력 및 입력 패킷은 패킷 (디)컴포저를 이용하여 조립되고 분해된다. 데이터를 전송하는 동안, 패킷 컴포저(23)는 트랜시버 버스(2)를 통해 적당한 헤더 레지스터 및 어드레싱된 페이로드 데이터 버퍼를 판독하고, 32 비트 폭 정보 블록을 나열하고(serialized), 결과로 나온 직렬 비트스트링을 트랜시버 신호-프로세싱 체인 장치(30) 내로 시프트한다. 데이터를 수신하는 동안에는, 입력 비트스트링이 프로세싱되어, 정보 블록이 헤더 레지스터 또는 어드레싱 가능한 버퍼 내로 저장되기 이전에 마지막에 패킷 (디)컴포저(23)에 의해 직렬-병렬 변환되는데, 이는 이하에 더 설명되어 있다. 데이터를 수신하는 동안, 입력 비트스트링이 프로세싱되고, 정보 블록이 헤더 레지스터 또는 어드레싱 가능한 버퍼 내로 저장되기 전에 마지막으로, 패킷 (디)컴포저(23)에 의해 직렬에서 병렬로 변환되는데, 이는 이하에 더 설명되어 있다.
화살표에 의해 표시되는 바와 같이, 페이로드 및 헤더 데이터는 트랜시버 제어기(22)와 트랜시버 신호 프로세싱 체인 장치(30) 사이에서 교환된다. 게다가, MODE, CONTROL, HOLD_OUT, HOLD_IN, HEC_OK, CRC_OK 및 TRIGGER 신호는 트랜시버 제어기(22)와 트랜시버 신호 프로세싱 체인 장치(30) 사이에서 교환된다.
도 3을 참조하면, 이는 트랜시버 신호 프로세싱 체인 장치(30), 이하 단거리 통신 장치(30)의 개략도를 도시한다. 통신 장치(30)는 헤더 에러 검사(HEC), 화이트닝(WHI), 순방향 에러 수정(FEC), 액세스 코드 상관(ACC) 기능을 구현하기 위해 요구되는 직렬 신호 프로세싱 유닛(40)을 포함하는데, 이대로 박스에 표기되어 있다. 각각의 신호 프로세싱 유닛(40)은 그 입력 및 출력에서 하나의 멀티플렉싱 유닛(42,43)을 포함하는데, 이는 도 4에서 더 상세히 도시되어 있다. 신호 프로세싱 유닛(40)은 직렬로 접속되며, 각각은 클럭 라인(32) 상에서 제공되는 공통 클럭 신호에 의해 클럭킹된다. 게다가, 각각의 신호 프로세싱 유닛(40)은 모드 라인(34), 데이터 버스(35) 및 제어 라인(36)에 접속된다. 제어 신호 MODE, HOLD_IN 및 HOLD_OUT이 함께 데이터 버스(35)를 이용하며 사용되어 트랜시버 체인 내의 신호 프로세싱 유닛(40)을 구성하고 조정한다. HFS로 명명된 호핑 주파수 유닛(41)에 의해 호핑 주파수 선택이 수행된다.
트랜시버 유한 상태 머신(24)은 멀티플렉서(42), 디멀티플렉서(43) 및 신호 프로세싱 유닛(40)을 신호 라인(34) 상의 신호 MODE를 이용하여 제어함으로써 전송 및 수신 모드를 위한 통신 장치(30)를 구성할 수 있다. 전송 모드에서, 신호 프로세싱 유닛(40)이 구성되고 서로 접속되어 헤더 및 페이로드로부터 무선 프레임이 생성된다. 헤더와 페이로드 경로를 결합하기 위해 MIT라 표시된 전송 멀티플렉서가 제공된다. 프레임은 RF 인터페이스 라인 X_RF_DATA_TX에서 1Mbit/s의 레이트로 직렬 연속 비트스트링으로서 출력된다. 수신 모드에서, 신호 프로세싱 유닛(40)이 구성되고 접속되어, 입력 무선 프레임은, 헤더 및 페이로드로서 패킷 디컴포저(23)에 전달되기 이전에 라인 X_RF_DATA_RX에서 역 순서로 신호 프로세싱 유닛(40)에 의해 프로세싱되게 된다. 그래서 MR라 표시된 수신 디멀티플렉서는 비트스트림을 헤더와 페이로드로 분할하기 위해 배치된다.
통신 장치(30)의 신호 프로세싱 체인은 데이터 경로 흐름 제어, 이하 흐름 제어 정보라 칭해지는 파이프라이닝된 신호 프로세싱 구조를 기초로 한다. 파이프 라인에서의 모든 신호 프로세싱 유닛(40)은 동일한 신호 프로세싱 형성 블록 구조를 사용하고, 1MHz의 공통 클럭 신호로 클럭킹된다. 전송 경로에서 피드백 흐름 제어 메카니즘을 그리고 수신 경로에서 피드백 제어를 사용함으로써, 연속 1Mbit/s비트스트림이 RF 인터페이스(3)에 제공되고 그로부터 각각 수락되어, 각각의 신호 프로세싱 유닛(40)의 입력과 출력간의, 비용이 많이드는 데이터 레이트 변환을 회피한다. 흐름 제어 정보는 OR 게이트를 포함하는 로직 유닛(38)을 통해 다음에 전달되거나 또는 이전 신호 프로세싱 유닛에 피드백된다. MC라 표시된 제어 디멀티플렉서는 헤더와 페이로드 경로를 위한 흐름 제어 정보를 분배하기 위해 제어 라인(36) 내에 배치된다.
도 4는 일 신호 프로세싱 유닛(40)의 일반 구조의 세부 사항을 도시한다. 본 명세서에서 그것은 클럭 라인(32) 상에서 제공되는 클럭 신호에 의해 클럭킹되는 조합 논리 회로 유닛(44), 데이터 입력 레지스터(45), 두 개의 구성 레지스터(46) 및 상태 레지스터(47)를 포함한다. 조합 논리 회로(44)는 상태 레지스터(47)와 함께 전송 및 수신 경로에서 필요한 신호 프로세싱 유닛(40)의 기능을 구현한다. 신호 프로세싱 유닛(40)은 그 입력 단에 TX_DATA_IN 또는 RX_DATA_IN 라인에서 비트스트링을 수신하는 멀티플렉서(42)를 포함한다. 멀티플렉서(42)는 regData_in line을 통해 조합 논리 회로 유닛(44)에 데이터를 제공하는 데이터 입력 레지스터(45)에 접속된다. 신호 프로세싱 유닛(40)의 출력에서, 디멀티플렉서(43)가 배치된다. 디멀티플렉서(43)는 조합 논리 회로 유닛(44)으로부터 그 입력을 수신하고, 전송 또는 수신 모드 독립적으로, 수신 신호 프로세싱 체인에서 다음 신호 프로세싱 유닛(40)에 TX_DATA_OUT 신호를 또는 다음 신호 프로세싱 유닛(40)에 RX_DATA_OUT 신호를 출력한다.
레지스터(45,46,47)는 멀티플렉서(42)로부터 비트스트링으로 순차적으로 클럭킹하고, 로딩 가능한 구성 값을 외부적으로 저장하며, 상태 정보를 유지하고 조합 논리 회로 유닛(44)의 입력단에 피드백하기 위해 사용된다.
신호 프로세싱 유닛(40)이 프로세싱 데이터를 시작할 수 있기 이전에, 그것은 리셋되고 구성되어야 한다. 신호 RESTART가 상승하면, 데이터 입력 레지스터(45) 및 상태 레지스터(47)가 클리어된다. 두 개의 신호 RESTART와 LOAD 가 상승하면, 모드 라인(34) 상의 외부 신호의 값 MODE와 CONTROL 데이터 버스(35) 상에서 제공되는 다른 모듈 의존 구성 파라메터는 구성 레지스터(46) 내로 저장된다. 신호 RESTART가 릴리스되자마자, 라인 TX_DATA_IN 또는 RX_DATA_IN에서 제공되는 비트의 스트링은 입력 레지스터(45) 내로 클럭킹된다. 구성 및 상태 레지스터(46,47) 내에 저장되는 이 비트들과 파라메터들로부터 조합 논리 회로(44)는 비트스트링을 생성하고, 라인 TX_DATA_OUT 또는 RX_DATA_OUT에서 디멀티플렉서(43)를 통해 출력된다.
흐름 제어 정보는 제어 라인(36)을 통해 전달되는데, 신호 HOLD_IN을 상승시키는 것은 로직 유닛(38)이 HOLD_OUT 및 HOLD를 상승하게 하고, 데이터 입력의 클럭 및 상태 레지스터(45,47)의 클럭을 디스에이블한다. 이 경우에, 신호 프로세싱 유닛(40)은 프로세싱을 중지하고, 즉, 새로운 값은 무시되며, 신호 프로세싱 유닛(40)의 내부 상태는 변하지 않고 유지되며 출력 신호의 값은 보유된다.
전송 모드에서, 각각의 신호 프로세싱 유닛(40)의 출력 비트스트링의 길이는 항상 입력 비트스트링의 길이(와 같거나)보다 큰데, 이는 신호 프로세싱 유닛(40)이 채널 인코딩을 수행하거나 패리티 검사 비트를 덧붙일 수 있기 때문이다. 양 비트스트링은 동일한 1MHz의 클럭 레이트로 클럭킹되어 나오기 때문에, 신호 프로세싱 유닛(40)은 출력 비트스트링에서 추가 비트를 삽입할 때마다 파이프 라인에서의 모든 이전의 신호 프로세싱 유닛(40)을 동결시켜야 한다. 이전의 신호 프로세싱 유닛(40)을 중지하는 것은 신호 STALL을 일으킴으로써 수행되며, 이는 제어 라인(36) 상에서의 HOLD 명령으로서 로직 유닛(38)을 통해 파이프 라인에서의 이전의 신호 프로세싱 유닛(40)에 전파되어 오게 한다. 그래서, 피드백 루프는 전송 경로에서 데이터 흐름을 제어한다. 로직 유닛(38)을 통해 조합 논리 회로 유닛(44)에 의해 STALL 신호가 전송되고 HOLD 신호가 수신된다.
수신 모드에서, 각각의 신호 프로세싱 유닛(40)의 출력 비트스트링의 길이는 항상 입력 비트스트링의 길이(와 같거나)보다 작은데, 이는 신호 프로세싱 유닛(40)이 채널 디코딩을 수행하거나 또는 패리티 검사 비트를 제거할 수 있기 때문이다. 입력 및 출력 비트스트링이 동일한 클럭 신호로 클럭킹되기 때문에, 각각의 신호 프로세싱 유닛(40)은 수신 프로세싱 체인에서 어떤 유효 데이터도 그 출력에서 제공되지 않는 다음 신호 프로세싱 유닛(40)을 가리켜야 한다. 이 경우에, 파이프 라인에서 모든 이전의 신호 프로세싱 유닛(40)은 입력 데이터를 프로세싱하는 것을 중지해야 한다. 파이프 라인에서의 모든 후속 신호 프로세싱 유닛(40)의 동결은, 로직 유닛(38)을 통한 HOLD 명령으로서 제어 라인(36) 상에서 다음 신호 프로세싱 유닛(40)에 전달되는 신호 STALL을 일으킴으로써 수행된다. 그래서 피드포워드(feedforward) 메카니즘은 수신 경로에서 데이터 흐름을 제어한다.
일반적으로, 동일한 제어 라인(36)은 전송 및 수신 모드를 위해 사용될 수 있다. 이는 간단한 구조를 가져온다.
도 5는 버퍼 유닛(50)의 개략도를 도시한다. 버퍼 유닛(50)은 ASB 슬레이브 제어기(55) 및 버퍼 시스템(60)을 포함한다. 버퍼 시스템(60)은 베이스밴드 트랜시버 구성, 패킷 헤더 저장, 인터럽트 제어, 베이스밴드 제어 및 상태 모니터링을 위해 요구되는 메모리 제어기(52), 페이로드 버퍼(68), 트랜시버 구성 및 헤더 저 장 레지스터(53), 그리고 제어 및 상태 레지스터(54)를 포함한다. 버퍼 유닛(50)은 트랜시버 버스(2)를 통해 베이스밴드 트랜시버 유닛(20)에 그리고 시스템 버스(1)를 통해 ASB 마스터, 가령 마이크로 제어기(11)에 사용 가능하다.
ASB 슬레이브 제어기(55)는 하나의 ASB 마스터와 버퍼 시스템(60) 사이의 제어 및 사용자 데이터 교환을 AMBA 버스, 즉, 시스템 버스(1)를 통해 조정한다. AMBA 버스 디코더(5)가 칩 선택 신호 X_DSELASB0을 인에이블함으로써 버퍼 유닛(50)을 선택한다면, ASB 슬레이브 제어기(55)는 양방향 데이터 버스 X_BD를 통해 어드레스 버스 X_BA 상의 정해진 메모리 위치로(부터) AMBA 부합형 순차 또는 비순차 데이터 전송에 필요한 모든 ASB 버스 제어 신호 (X_BWAIT, X_BERROR, X_BALST, X_BWRITE, X_nBRESET, X_BLCK)를 프로세싱하고 생성한다. 더욱이, ASB 슬레이브 제어기(55)는 메모리 제어기(52)를 위한 기록 클럭 신호 wr_clk 및 기록 인에이블 신호 wr_en을 생성하고, 신호 bd_wr를 이용하여 데이터 버스 X_DB 상에서의 데이터 전송 방향을 제어한다. 버퍼 유닛(50)과 마이크로 제어기(11) 사이의 인터럽트는 인터페이스 라인 X_IRQ0 및 X_IRQ1 상에서 수행된다.
버퍼와 트랜시버 유닛(50,20) 사이에서 트랜시버 버스(2)를 통한 제어 및 사용자 데이터 교환은 트랜시버 유닛(20) 내에서 구현되는 트랜시버 유한 상태 머신(24)에 의해 조정된다. 인터페이스 신호는 도 2를 참조하여 표시되었다.
트랜시버 구성 및 헤더 저장 레지스터(53)는 트랜시버 유닛(20)을 구성하고 패킷 헤더 정보를 저장하기 위해 제공된다. 이 레지스터(53)는 항상 시스템 버스(1) 및 트랜시버 버스(2)에 접속되어 양 버스로부터의 동시 판독 액세스를 가능하게 하지만, 단 하나의 버스만이 기록 액세스 권리를 갖는다. 제어 및 상태 레지스터(54)는 버퍼 스위칭, 트랜시버 제어 및 인터럽트 프로세싱을 위한 레지스터를 포함한다. 제어 및 상태 레지스터(54)의 인터럽트 제어기가 제공되어 클럭 인터럽트 및 패킷 수신된 인터럽트와 같은 마이크로 제어기 인터럽트 이벤트를 생성한다.
도 6은 버퍼 시스템(60) 내에서 페이로드 버퍼(68)의 조직(메모리 맵)의 세부 사항을 도시한다. 예컨대, 일곱 개의 ACL TX, 세 개의 SCO TX, 하나의 ACL RX 그리고 하나의 SCO RX 페이로드 버퍼(68)의 구현을 위해, 12 행을 갖는 저장 소자(65)의 어레이가 제공된다. 각각의 저장 소자(65)는 제 1 저장 유닛(61) 및 제 2 저장 유닛(62)을 포함하고, 여기서 64 바이트를 저장할 수 있어서, 32 비트의 16개의 셀로서 어드레싱 가능하다. 이 메모리 조직은 게이트 수와 전력 소모에 있어서 버퍼를 효율적으로 구현하고, 또한, 여러 저장 소자(54)를 선택하고 그들을 저장 블록(66)에 결합시킴으로써 단일 또는 여러 슬롯 패킷을 위한 메모리를 동적으로 할당하는 데 융통성을 제공한다. 각각의 저장 소자(65)는 제 1 모드 또는 제 2 모드일 수 있다. 페이로드 버퍼(68)의 제 1 행은 ACL RX 페이로드 버퍼의 이전 및 현재 블록을 구현하고, 다음 일곱 개의 행은 일곱 개의 ACL TX 버퍼의 다음 및 현재 블록의 구현을 위해 사용되며, 메모리의 마지막 네 개의 행은 하나의 SCO RX및 세 개의 SCO TX 페이로드 버퍼를 구현한다. 각각의 행은 제 1 저장 유닛(61) 및 제 2 저장 유닛(62)을 포함하는데, 하나는 현재 블록의 구현을 위한 것이고 하나는 다음 또는 이전 블록 각각을 위한 것이다. 각각의 행은 트랜시버 어드레스(64) 또는 AMBA 어드레스(63)를 사용함으로써 단일 바이트 어드레스(가령, 0x000h 부터 Ox02FFh까지)로 어드레싱된다. 버퍼 시스템(60)이 AMBA 시스템 버스(1)를 통해 어드레싱된다면, 유닛의 어드레스 베이스 오프셋(가령, 0x08000000h)이 더해져야 한다. 이 어드레스(63,64)를 사용함으로써, 제 2 프로세싱 유닛(20)으로서의 트랜시버 유닛(20) 및 AMBA 시스템 버스(1)에 부착되는 임의의 장치, 가령 주변 장치(10) 또는 제 1 프로세싱 유닛(10,11)으로의 마이크로제어기(11)는 어드레싱된 저장 소자(65) 내에서 제 1 또는 제 2 저장 유닛(61,62)에의 판독/기록 액세스를 수행할 수 있다. 그러나, 제 1 및 제 2 저장 유닛(61,62)을 선택하는 것은 메모리 제어기(52)에 의해 제어되어 제 2 프로세싱 유닛(20)과 제 1 프로세싱 유닛(10)으로부터의 동시 액세스를 방지한다.
도 7은 메모리 제어기(52)의 세부 사항들을 더 도시하는데, 제 1 및 제 2 어드레스 디코더(71,72)와, 저장 소자(65) 및 제어 레지스터(53,54)로 그리고 그들로부터 데이터를 선택하고, 기록하고, 판독하기 위한 제어 로직을 포함한다. 메모리 위치는 시스템 버스(1)로부터 또는 트랜시버 버스(2), 가령, 8 비트 폭 어드레스 버스를 통해 트랜시버 유닛(20)으로부터 어드레싱된다. 메모리 영역이 저장 소자(65)의 어레이로 분할되어 저장 블록(66)을 형성할 수 있기 때문에, 8 어드레스 비트의 네 개의 최상위 비트(MSBx)를 먼저 선택하고, 그 다음 나머지 네 개의 최하위 비트(LSBs)에 기초하여 어드레싱된 저장 소자(65)의 16개 메모리 셀 중 하나를 선택함으로써 어드레스 디코딩이 수행된다. 기록 액세스를 위해서, 제 1 어드레스 디코더(71)는 MA1 또는 MB1라고 표시된 디멀티플렉서를 통해 기록 인에이블 신호를 선택된 저장 소자(65)에 경로 지정하는 한편, 판독 액세스를 위해서, MA2 및 MB2라 표시된 멀티플렉서가 어드레싱된 저장 소자(65)를 시스템 버스(1) 또는 트랜시버 버스(2)에 접속시킨다. 하나의 저장 소자(65) 또는 저장 블록(66)의 제 1 및 제 2 모드간의 스위칭은 마이크로 제어기(11)에 의해 액세스 가능한 버퍼 스위치 레지스터(76)에 의해 제어된다. 버퍼 스위치 레지스터(76)의 각각의 단일 비트 Si는 하나의 저장 소자(65)에 부착되는 액세스 스위치(75)를 포함하는 스위치 서브 시스템(74)을 제어한다.
도 8은 하나의 저장 소자(65) 또는 저장 블록(66)의 제 1 및 제 2 모드를 이루는 하나의 액세스 스위치(75)의 가능 상태의 개략도를 도시한다. Si의 값에 따라 저장 소자(65) 중 하나 이상이 설정되어 시스템 버스(1) 또는 트랜시버 버스(2)로부터 나오는 데이터가 적당한 저장 소자(들)(65)에 기록되거나 판독되게 된다. 하나의 스위치 서브 시스템(74) 내의 액세스 스위치(75)는 동시에 스위칭된다.
개시된 실시예는 도시 및/또는 설명된 하나 또는 여러 다른 실시예와 결합될 수 있다. 이는 또한 실시예의 하나 이상의 특징에 대해서도 가능하다.

Claims (20)

  1. 출력 및 입력 패킷을 프로세싱하는 통신 장치(30)에 있어서,
    각각 공통 클럭 신호(32)에 의해 클럭킹되고 직렬로 접속되는 복수의 신호 프로세싱 유닛(40)과,
    각각의 신호 프로세싱 유닛(40)에 접속되어 전송 모드와 수신 모드 사이에서 각각의 신호 프로세싱 유닛(40)을 스위칭하는 모드 라인(34)과,
    각각의 신호 프로세싱 유닛(40)이 접속되는 제어 라인(36) ― 상기 제어 라인(36)은 상기 전송 모드에서는 하나 이상의 선행 신호 프로세싱 유닛에, 상기 수신 모드에서는 하나 이상의 후속 신호 프로세싱 유닛에 흐름 제어 신호를 전달함―
    을 포함하는 출력 및 입력 패킷 프로세싱 통신 장치.
  2. 출력 패킷을 프로세싱하는 통신 장치에 있어서,
    각각 공통 클럭 신호(32)에 의해 클럭킹되고 직렬로 접속되는 복수의 신호 프로세싱 유닛(40)과,
    각각의 신호 프로세싱 유닛(40)이 접속되는 제어 라인(36) ― 상기 제어 라인(36)은 하나 이상의 선행 신호 프로세싱 유닛(40)에 흐름 제어 신호를 전달함―
    을 포함하는 출력 패킷 프로세싱 통신 장치.
  3. 입력 패킷을 프로세싱하는 통신 장치에 있어서,
    각각 공통 클럭 신호(32)에 의해 클럭킹되고 직렬로 접속되어 신호 프로세싱 체인을 형성하는 복수의 신호 프로세싱 유닛(40)과,
    각각의 신호 프로세싱 유닛(40)이 접속되는 제어 라인(36) ― 상기 제어 라인(36)은 상기 신호 프로세싱 체인에서 다음에 오는 하나 이상의 후속 신호 프로세싱 유닛(40)에 흐름 제어 정보를 전달함 ―
    을 포함하는 입력 패킷 프로세싱 통신 장치.
  4. 제 1 항 내지 제 3 항 중 한 항에 있어서,
    각각의 신호 프로세싱 유닛(40)은 멀티플렉싱 유닛(42,43)을 포함하는 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    각각의 신호 프로세싱 유닛(40)은 그 입력단에 멀티플렉서(42)를 그리고 그 출력단에 디멀티플렉서(43)를 포함하는 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    각각의 신호 프로세싱 유닛(40)은 로직 유닛(38)을 통해 상기 제어 라인(38)에 접속되는 장치.
  7. 제 6 항에 있어서,
    상기 로직 유닛(38)은 OR 게이트를 포함하는 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 흐름 제어 정보는 상기 신호 프로세싱 유닛(40)에게 홀드 정보를 수신하여 프로세싱을 중지하도록 지시하는 홀드 정보를 포함하는 장치.
  9. 제 1 항에 있어서,
    각각의 신호 프로세싱 유닛(40)은 상기 전송 및 수신 모드를 위해 이용할 수 있는 출력 및 입력 패킷 프로세싱 통신 장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 통신 장치(30) 및 트랜시버 제어기(22)를 포함하는 트랜시버 유닛(20)으로서,
    상기 트랜시버 제어기(22)와 상기 통신 장치(30)는 상호 접속되고, 상기 트랜시버 유닛(20)은 버스 시스템(2)을 통해 버퍼 유닛(50)과 통신하는
    트랜시버 유닛.
  11. 제 1 프로세싱 유닛(10,11) 및 제 2 프로세싱 유닛(20)의 데이터를 저장하는 버퍼 시스템(60)에 있어서,
    각각이 제 1 저장 유닛(61) 및 제 2 저장 유닛(62)을 포함하는 복수의 저장 소자(65)와,
    제 1 및 제 2 모드간에 상기 저장 소자(65)를 스위칭하는 복수의 스위치 서브 시스템(74)을 포함하고,
    상기 제 1 모드에서, 각각의 제 1 저장 유닛(61)은 상기 제 1 프로세싱 유닛(10,11)에 의해 어드레싱 가능하고, 각각의 제 2 저장 유닛(62)은 상기 제 2 프로세싱 유닛(20)에 의해 어드레싱 가능하며,
    상기 제 2 모드에서, 각각의 제 2 저장 유닛(62)은 상기 제 1 프로세싱 유닛(10,11)에 의해 어드레싱 가능하고, 각각의 제 1 저장 유닛(61)은 상기 제 2 프로세싱 유닛(20)에 의해 어드레싱 가능한 것을 특징으로 하는
    버퍼 시스템.
  12. 제 11 항에 있어서,
    각각의 저장 소자(65)는 복수의 셀을 포함하는
    버퍼 시스템.
  13. 제 11 항에 있어서,
    상기 제 1 프로세싱 유닛(10,11)에 의한 데이터 기록과 판독을 위해 하나의 저장 소자(65)를 선택하는 제 1 어드레스 디코더(71)를 더 포함하는
    버퍼 시스템.
  14. 제 11 항에 있어서,
    상기 제 2 프로세싱 유닛(20)에 의한 데이터 기록과 판독을 위해 하나의 저장 소자(65)를 선택하는 제 2 어드레스 디코더(72)를 더 포함하는
    버퍼 시스템.
  15. 제 11 항에 있어서,
    각각의 스위치 서브 시스템(74)은 복수의 액세스 스위치(75)를 포함하는
    버퍼 시스템.
  16. 제 11 항 또는 제 15 항에 있어서,
    각각의 스위치 서브 시스템(74)을 제어하기 위해 버퍼 스위치 레지스터(76)를 구비하는 제어기 유닛(52)을 더 포함하는
    버퍼 시스템.
  17. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 통신 장치(30)와,
    제 11 항 내지 제 15 항 중 어느 한 항에 따른 버퍼 시스템(60)을 포함하되,
    상기 통신 장치(30)와 상기 버퍼 시스템(60)은 버스 시스템(2)을 통해 접속되는
    베이스밴드 시스템.
  18. 각각이 제 1 저장 유닛(61) 및 제 2 저장 유닛(62)을 포함하는 복수의 저장 소자(65)를 포함하는 버퍼 시스템(60) 내에 제 1 프로세싱 유닛(10,11) 및 제 2 프로세싱 유닛(20)의 데이터를 저장하는 방법에 있어서,
    각각의 저장 소자(65)를 제 1 및 제 2 모드간에 스위칭하는 단계와,
    상기 제 1 모드에서, 상기 제 1 프로세싱 유닛(10,11)에 의해 각각의 제 1 저장 유닛(62)을 어드레싱하고, 상기 제 2 프로세싱 유닛(20)에 의해 각각의 제 2 저장 유닛(62)을 어드레싱하는 단계와,
    상기 제 2 모드에서, 상기 제 1 프로세싱 유닛(10,11)에 의해 각각의 제 2 저장 유닛(62)을 어드레싱하고, 상기 제 2 프로세싱 유닛(20)에 의해 제 1 저장 유닛(61)을 어드레싱하는 단계
    를 포함하는 방법.
  19. 제 18 항에 있어서,
    다수의 저장 소자(65)를 선택하는 단계와,
    그들을 제 1 저장 블록 및 제 2 저장 블록을 포함하는 하나 이상의 저장 블록(66)에 결합시키는 단계
    를 더 포함하는 방법.
  20. 제 19 항에 있어서,
    각각의 저장 블록(66)을 제 1 및 제 2 모드 사이간에 스위칭하는 단계와,
    상기 제 1 모드에서, 상기 제 1 프로세싱 유닛(10,11)에 의해 각각의 제 1 저장 블록을 어드레싱하고, 상기 제 2 프로세싱 유닛(20)에 의해 각각의 제 2 저장 블록을 어드레싱하는 단계와,
    상기 제 2 모드에서, 상기 1 프로세싱 유닛(10,11)에 의해 각각의 제 2 저장 블록을 어드레싱하고, 상기 제 2 프로세싱 유닛(20)에 의해 각각의 제 1 저장 블록 을 어드레싱하는 단계
    를 더 포함하는 방법.
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