JPH0974398A - 圧縮伸張バッファ回路 - Google Patents
圧縮伸張バッファ回路Info
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- JPH0974398A JPH0974398A JP22676695A JP22676695A JPH0974398A JP H0974398 A JPH0974398 A JP H0974398A JP 22676695 A JP22676695 A JP 22676695A JP 22676695 A JP22676695 A JP 22676695A JP H0974398 A JPH0974398 A JP H0974398A
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- rams
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Abstract
(57)【要約】
【課題】 ＴＤＭＡ−ＴＤＤ方式の通信において、連続
データ列とバースト信号とを変換するＲＡＭの使用効率
を高める。 【解決手段】 送信と受信とで同一のＲＡＭ１１−１〜
１１−３を共用し、その動作を送信時と受信時とで切り
替える。
データ列とバースト信号とを変換するＲＡＭの使用効率
を高める。 【解決手段】 送信と受信とで同一のＲＡＭ１１−１〜
１１−３を共用し、その動作を送信時と受信時とで切り
替える。
Description
【０００１】
【発明の属する技術分野】本発明は移動無線方式や衛星
通信方式で用いられるＴＤＭＡ−ＴＤＤ（Time Divisio
n Multiple Access - Time Division Duplex）方式の通
信に利用する。特に、基地局もしくは移動局の送受信機
において、１または複数系統の連続したディジタルデー
タ列とバースト状のＴＤＭＡ信号との間の信号変換を行
う圧縮伸張バッファ回路に関する。
通信方式で用いられるＴＤＭＡ−ＴＤＤ（Time Divisio
n Multiple Access - Time Division Duplex）方式の通
信に利用する。特に、基地局もしくは移動局の送受信機
において、１または複数系統の連続したディジタルデー
タ列とバースト状のＴＤＭＡ信号との間の信号変換を行
う圧縮伸張バッファ回路に関する。
【０００２】
【従来の技術】ＰＨＳ(Personal Handy-phone System）
や衛星通信方式では、バースト状の信号を時分割で送受
信するとともに送信と受信とを時分割に切り替えるＴＤ
ＭＡ−ＴＤＤ方式が用いられている。この方式によれ
ば、送信と受信とを時分割に切り替えることで、ひとつ
の変復調器を送信と受信とで共用することができる。
や衛星通信方式では、バースト状の信号を時分割で送受
信するとともに送信と受信とを時分割に切り替えるＴＤ
ＭＡ−ＴＤＤ方式が用いられている。この方式によれ
ば、送信と受信とを時分割に切り替えることで、ひとつ
の変復調器を送信と受信とで共用することができる。
【０００３】一般にＴＤＭＡ方式の送受信機には、連続
したディジタルデータ列とバースト状のＴＤＭＡ信号と
の間の信号変換を行うため、圧縮伸張バッファ回路が必
要となる。従来例の圧縮伸張バッファ回路の構成例を図
３に示す。以下では、連続データ列からＴＤＭＡ信号
（バースト信号）への変換を例に説明する。
したディジタルデータ列とバースト状のＴＤＭＡ信号と
の間の信号変換を行うため、圧縮伸張バッファ回路が必
要となる。従来例の圧縮伸張バッファ回路の構成例を図
３に示す。以下では、連続データ列からＴＤＭＡ信号
（バースト信号）への変換を例に説明する。
【０００４】図３に示す圧縮伸張バッファ回路は３面の
ランダムアクセスメモリ（RandomeAccess Memory 、以
下「ＲＡＭ」という）２１−１〜２１−３を備え、書き
込みクロックにしたがって書き込みアドレスを出力する
アドレスカウンタ（ＡＣＴ）２２、読み出しクロックに
したがって読み出しアドレスを出力するアドレスカウン
タ（ＡＣＳ）２３、これらのアドレスカウンタ２２、２
３を初期化する初期化回路２４、およびアドレスカウン
タ２２、２３の出力をＲＡＭ２１−１〜２１−３に選択
的に供給するセレクタ２５を備える。
ランダムアクセスメモリ（RandomeAccess Memory 、以
下「ＲＡＭ」という）２１−１〜２１−３を備え、書き
込みクロックにしたがって書き込みアドレスを出力する
アドレスカウンタ（ＡＣＴ）２２、読み出しクロックに
したがって読み出しアドレスを出力するアドレスカウン
タ（ＡＣＳ）２３、これらのアドレスカウンタ２２、２
３を初期化する初期化回路２４、およびアドレスカウン
タ２２、２３の出力をＲＡＭ２１−１〜２１−３に選択
的に供給するセレクタ２５を備える。
【０００５】この構成において、連続データをＲＡＭ２
１−１〜２１−３にいったん蓄えられてからバースト状
に読み出すことにより、連続データからバースト信号へ
の変換が行われる。ここで、通常のＲＡＭでは書き込み
と読み出しは同時にできないため、送信と受信とにそれ
ぞれ２面または３面（ここでは３面）のＲＡＭ２１−１
〜２１−３を設け、ひとつのＲＡＭに書き込んでいる時
間に他のＲＡＭから読み出す構成としている。
１−１〜２１−３にいったん蓄えられてからバースト状
に読み出すことにより、連続データからバースト信号へ
の変換が行われる。ここで、通常のＲＡＭでは書き込み
と読み出しは同時にできないため、送信と受信とにそれ
ぞれ２面または３面（ここでは３面）のＲＡＭ２１−１
〜２１−３を設け、ひとつのＲＡＭに書き込んでいる時
間に他のＲＡＭから読み出す構成としている。
【０００６】すなわち、書き込みクロックで連続データ
を１番目のＲＡＭに書き込み、必要な数だけ（例えば１
フレーム分）のデータが蓄えられると、２番目のＲＡＭ
に書き込むようにする。１番目のＲＡＭに蓄えられたデ
ータを書き込みクロックより周波数の高い読み出しクロ
ックで読み出すことにより、バースト信号が得られる。
２番目のＲＡＭに必要な数だけデータが蓄えられたら、
連続データの書き込みをＲＡＭが２面の場合には１番目
のＲＡＭに、ＲＡＭが３面の場合には３番目のＲＡＭに
移し、２番目のＲＡＭに蓄えられたデータを１番目のＲ
ＡＭの場合と同様にバースト信号に変換する。以上の操
作を繰り返し行い、次々と連続データをバースト信号に
変換することができる。ユーザが複数の場合には、複数
系列の連続データをＲＡＭアドレスを区別して書き込
み、バースト信号にするときに各ユーザごとにできるよ
うにする。
を１番目のＲＡＭに書き込み、必要な数だけ（例えば１
フレーム分）のデータが蓄えられると、２番目のＲＡＭ
に書き込むようにする。１番目のＲＡＭに蓄えられたデ
ータを書き込みクロックより周波数の高い読み出しクロ
ックで読み出すことにより、バースト信号が得られる。
２番目のＲＡＭに必要な数だけデータが蓄えられたら、
連続データの書き込みをＲＡＭが２面の場合には１番目
のＲＡＭに、ＲＡＭが３面の場合には３番目のＲＡＭに
移し、２番目のＲＡＭに蓄えられたデータを１番目のＲ
ＡＭの場合と同様にバースト信号に変換する。以上の操
作を繰り返し行い、次々と連続データをバースト信号に
変換することができる。ユーザが複数の場合には、複数
系列の連続データをＲＡＭアドレスを区別して書き込
み、バースト信号にするときに各ユーザごとにできるよ
うにする。
【０００７】この例では連続データ列からバースト信号
への変換について説明したが、この逆の処理により、バ
ースト信号から連続データ列への変換を行うことができ
る。実際の基地局および移動局では、このような圧縮伸
張バッファ回路が送信と受信とにそれぞれ必要となる。
への変換について説明したが、この逆の処理により、バ
ースト信号から連続データ列への変換を行うことができ
る。実際の基地局および移動局では、このような圧縮伸
張バッファ回路が送信と受信とにそれぞれ必要となる。
【０００８】図４は送信用と受信用との二つの圧縮伸張
バッファ回路にそれぞれ２面のＲＡＭを備えた場合のＲ
ＡＭ書き込みおよび読み出しのタイミングを説明する図
である。第一および第二のＲＡＭが送信用であり、第三
および第四のＲＡＭが受信用である。あるＴＤＭＡフレ
ームには、第一のＲＡＭに連続データ列を書き込み、そ
れを第二のＲＡＭに読み出して送信用のバースト信号と
する。その一方で、第四のＲＡＭには受信したバースト
信号を書き込み、それを第三のＲＡＭに読み出して連続
データ列とする。次のＴＤＭＡフレームには、第二のＲ
ＡＭに連続データ列を書き込み、それを第一のＲＡＭに
読み出して送信用のバースト信号とする。第三のＲＡＭ
には受信したバースト信号が書き込まれ、それを第四の
ＲＡＭに読み出して連続データ列とする。これを繰り返
す。
バッファ回路にそれぞれ２面のＲＡＭを備えた場合のＲ
ＡＭ書き込みおよび読み出しのタイミングを説明する図
である。第一および第二のＲＡＭが送信用であり、第三
および第四のＲＡＭが受信用である。あるＴＤＭＡフレ
ームには、第一のＲＡＭに連続データ列を書き込み、そ
れを第二のＲＡＭに読み出して送信用のバースト信号と
する。その一方で、第四のＲＡＭには受信したバースト
信号を書き込み、それを第三のＲＡＭに読み出して連続
データ列とする。次のＴＤＭＡフレームには、第二のＲ
ＡＭに連続データ列を書き込み、それを第一のＲＡＭに
読み出して送信用のバースト信号とする。第三のＲＡＭ
には受信したバースト信号が書き込まれ、それを第四の
ＲＡＭに読み出して連続データ列とする。これを繰り返
す。
【０００９】
【発明が解決しようとする課題】しかし、ＴＤＭＡフレ
ームあたりのスロット数が一定で、かつ送受信の通信容
量が非対称になることを許容するＴＤＭＡ−ＴＤＤ方式
の移動無線通信に利用する場合には、送信と受信との片
方または双方にＲＡＭが空きになっている時間が存在
し、ＲＡＭの使用効率はユーザを最大限に収容した場合
でも５０％にしかならない。
ームあたりのスロット数が一定で、かつ送受信の通信容
量が非対称になることを許容するＴＤＭＡ−ＴＤＤ方式
の移動無線通信に利用する場合には、送信と受信との片
方または双方にＲＡＭが空きになっている時間が存在
し、ＲＡＭの使用効率はユーザを最大限に収容した場合
でも５０％にしかならない。
【００１０】本発明は、このような課題を解決し、ＲＡ
Ｍを有効に利用する圧縮伸張バッファ回路を提供するこ
とを目的とする。
Ｍを有効に利用する圧縮伸張バッファ回路を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明の圧縮伸張バッフ
ァ回路は、送信と受信とで同一のＲＡＭを共用すること
で、ＲＡＭの空きを減少させることを特徴とする。すな
わち、連続したディジタルデータ列をＴＤＭＡ−ＴＤＤ
方式で送信するためのバースト信号に変換する第一の手
段と、ＴＤＭＡ−ＴＤＤ方式で受信したバースト信号を
連続したディジタルデータ列に変換する第二の手段とを
備えた圧縮伸張バッファ回路において、第一の手段と第
二の手段とは書き込みと読み出しとが異なるクロック速
度で行われる共通のＲＡＭを含み、このＲＡＭの動作を
送信時と受信時とで切り替える切替手段を備えたことを
特徴とする。
ァ回路は、送信と受信とで同一のＲＡＭを共用すること
で、ＲＡＭの空きを減少させることを特徴とする。すな
わち、連続したディジタルデータ列をＴＤＭＡ−ＴＤＤ
方式で送信するためのバースト信号に変換する第一の手
段と、ＴＤＭＡ−ＴＤＤ方式で受信したバースト信号を
連続したディジタルデータ列に変換する第二の手段とを
備えた圧縮伸張バッファ回路において、第一の手段と第
二の手段とは書き込みと読み出しとが異なるクロック速
度で行われる共通のＲＡＭを含み、このＲＡＭの動作を
送信時と受信時とで切り替える切替手段を備えたことを
特徴とする。
【００１２】第一の手段は、連続したディジタルデータ
列をＲＡＭに書き込む第一の書込手段と、このＲＡＭに
書き込まれたディジタルデータ列をバースト状に読み出
す第一の読出手段とを含み、第二の手段は、受信したバ
ースト信号をＲＡＭに書き込む第二の書込手段と、この
ＲＡＭに書き込まれた信号を連続的に読み出す第二の読
出手段とを含み、切替手段は第一の読出手段の動作と第
二の書込手段の動作とを同一のＴＤＭＡフレーム内で切
り替える手段を含むことがよい。さらに、共通のＲＡＭ
としてそれぞれがＴＤＭＡ−ＴＤＤ方式の１フレーム分
のデータを蓄えることのできる三つのＲＡＭを備え、こ
の三つのＲＡＭに対して、連続したディジタルデータ列
の書き込み、書き込まれたデータ列のバースト状の読み
出しおよび受信したバースト信号の書き込み、および書
き込まれたデータの連続的な読み出しの三つの動作を順
番に切り替える手段を含むことがよい。
列をＲＡＭに書き込む第一の書込手段と、このＲＡＭに
書き込まれたディジタルデータ列をバースト状に読み出
す第一の読出手段とを含み、第二の手段は、受信したバ
ースト信号をＲＡＭに書き込む第二の書込手段と、この
ＲＡＭに書き込まれた信号を連続的に読み出す第二の読
出手段とを含み、切替手段は第一の読出手段の動作と第
二の書込手段の動作とを同一のＴＤＭＡフレーム内で切
り替える手段を含むことがよい。さらに、共通のＲＡＭ
としてそれぞれがＴＤＭＡ−ＴＤＤ方式の１フレーム分
のデータを蓄えることのできる三つのＲＡＭを備え、こ
の三つのＲＡＭに対して、連続したディジタルデータ列
の書き込み、書き込まれたデータ列のバースト状の読み
出しおよび受信したバースト信号の書き込み、および書
き込まれたデータの連続的な読み出しの三つの動作を順
番に切り替える手段を含むことがよい。
【００１３】
【発明の実施の形態】図１は本発明の実施形態を示すブ
ロック構成図である。この実施形態に示す圧縮伸張バッ
ファ回路は、書き込みと読み出しとが異なるクロック速
度で行われるＲＡＭ１１−1 〜１１−３を備え、これら
のＲＡＭ１１−1 〜１１−３により、連続したディジタ
ルデータ列をＴＤＭＡ−ＴＤＤ方式で送信するためのバ
ースト信号に変換するとともに、ＴＤＭＡ−ＴＤＤ方式
で受信したバースト信号を連続したディジタルデータ列
に変換することができる。この例では、送信のためのデ
ータ列が並列に入力され、パラレル・シリアル変換器１
２を介してＲＡＭ１１−1 〜１１−３に供給される。ま
た、受信したバースト信号からＲＡＭ１１−1 〜１１−
３により変換された連続したディジタルデータ列は、シ
リアル・パラレル変換器１３を介して並列に出力され
る。また、ＲＡＭ１１−1 〜１１−３の動作を送信時と
受信時とで切り替えるため、セレクタ１４、書込アドレ
ス制御回路１５、読出アドレス制御回路１６、セレクタ
１７およびスイッチ１８、１９を備える。
ロック構成図である。この実施形態に示す圧縮伸張バッ
ファ回路は、書き込みと読み出しとが異なるクロック速
度で行われるＲＡＭ１１−1 〜１１−３を備え、これら
のＲＡＭ１１−1 〜１１−３により、連続したディジタ
ルデータ列をＴＤＭＡ−ＴＤＤ方式で送信するためのバ
ースト信号に変換するとともに、ＴＤＭＡ−ＴＤＤ方式
で受信したバースト信号を連続したディジタルデータ列
に変換することができる。この例では、送信のためのデ
ータ列が並列に入力され、パラレル・シリアル変換器１
２を介してＲＡＭ１１−1 〜１１−３に供給される。ま
た、受信したバースト信号からＲＡＭ１１−1 〜１１−
３により変換された連続したディジタルデータ列は、シ
リアル・パラレル変換器１３を介して並列に出力され
る。また、ＲＡＭ１１−1 〜１１−３の動作を送信時と
受信時とで切り替えるため、セレクタ１４、書込アドレ
ス制御回路１５、読出アドレス制御回路１６、セレクタ
１７およびスイッチ１８、１９を備える。
【００１４】１もしくは複数ユーザに対応する送信デー
タは、パラレル・シリアル変換器１２およびスイッチ１
８を介して、ＲＡＭ１１−1 〜１１−３のいずれかに連
続的に書き込まれる。このデータ、バースト状に読み出
され、スイッチ１９を介して送信データ（バースト信
号）として出力される。バースト状の受信データは、ス
イッチ１８を介してＲＡＭ１１−1 〜１１−３のいずれ
かに書き込まれ、連続的に読み出され、スイッチ１９お
よびシリアル・パラレル変換器１３を介して連続的な受
信データとして出力される。
タは、パラレル・シリアル変換器１２およびスイッチ１
８を介して、ＲＡＭ１１−1 〜１１−３のいずれかに連
続的に書き込まれる。このデータ、バースト状に読み出
され、スイッチ１９を介して送信データ（バースト信
号）として出力される。バースト状の受信データは、ス
イッチ１８を介してＲＡＭ１１−1 〜１１−３のいずれ
かに書き込まれ、連続的に読み出され、スイッチ１９お
よびシリアル・パラレル変換器１３を介して連続的な受
信データとして出力される。
【００１５】セレクタ１４は、呼制御信号にしたがっ
て、ＲＡＭ１１−1 〜１１−３に連続データを書き込む
場合には連続データクロックを、バースト信号を書き込
む場合にはバーストデータクロックを書き込みアドレス
制御回路１５に供給する。セレクタ１４はまた、ＲＡＭ
１１−1 〜１１−３から連続データを読み出す場合には
連続データクロックを、データを読み出す場合にはバー
ストデータクロックを読み出しアドレス制御回路１６に
供給する。書き込みアドレス制御回路１５および読み出
しアドレス制御回路１６は、このクロックおよび呼制御
信号にしたがって、ＲＡＭ１１−1 〜１１−３の書き込
みアドレスおよび読み出しアドレスを生成する。セレク
タ１７は、呼制御信号にしたがって、ＲＡＭ１１−1 〜
１１−３へのアドレス供給およびスイッチ１８、１９の
切り替え制御を行い、連続したディジタルデータ列のＲ
ＡＭへの書き込み、このＲＡＭに書き込まれたディジタ
ルデータ列のバースト状の読み出し、受信したバースト
信号のＲＡＭへの書き込み、このＲＡＭに書き込まれた
信号の連続的な読み出しを制御し、さらにこれらの動作
の同一ＴＤＭＡフレーム内での切り替えを行う。
て、ＲＡＭ１１−1 〜１１−３に連続データを書き込む
場合には連続データクロックを、バースト信号を書き込
む場合にはバーストデータクロックを書き込みアドレス
制御回路１５に供給する。セレクタ１４はまた、ＲＡＭ
１１−1 〜１１−３から連続データを読み出す場合には
連続データクロックを、データを読み出す場合にはバー
ストデータクロックを読み出しアドレス制御回路１６に
供給する。書き込みアドレス制御回路１５および読み出
しアドレス制御回路１６は、このクロックおよび呼制御
信号にしたがって、ＲＡＭ１１−1 〜１１−３の書き込
みアドレスおよび読み出しアドレスを生成する。セレク
タ１７は、呼制御信号にしたがって、ＲＡＭ１１−1 〜
１１−３へのアドレス供給およびスイッチ１８、１９の
切り替え制御を行い、連続したディジタルデータ列のＲ
ＡＭへの書き込み、このＲＡＭに書き込まれたディジタ
ルデータ列のバースト状の読み出し、受信したバースト
信号のＲＡＭへの書き込み、このＲＡＭに書き込まれた
信号の連続的な読み出しを制御し、さらにこれらの動作
の同一ＴＤＭＡフレーム内での切り替えを行う。
【００１６】図２は三つのＲＡＭへの書き込みおよび読
み出しのタイミングを説明する図である。三つのＲＡＭ
に、連続データの書き込み、送信バースト信号の読み出
しおよび受信バースト信号の書き込み、および受信デー
タの連続的な読み出しの三つの動作をそれぞれ周期的に
分割して繰り返すことにより、データの欠落なしに連続
データとバースト信号との変換が可能となる。
み出しのタイミングを説明する図である。三つのＲＡＭ
に、連続データの書き込み、送信バースト信号の読み出
しおよび受信バースト信号の書き込み、および受信デー
タの連続的な読み出しの三つの動作をそれぞれ周期的に
分割して繰り返すことにより、データの欠落なしに連続
データとバースト信号との変換が可能となる。
【００１７】このためには、まず、あるＴＤＭＡフレー
ムにおいて、単数もしくは複数のユーザに対応する送信
用の連続データを第一のＲＡＭに書き込む。
ムにおいて、単数もしくは複数のユーザに対応する送信
用の連続データを第一のＲＡＭに書き込む。
【００１８】続いて、次のＴＤＭＡフレームにおいて、
送信時には第一のＲＡＭに書き込まれたデータをユーザ
ごとに送信バースト信号として読み出し、受信時には受
信したバースト信号を書き込む。ＴＤＭＡ−ＴＤＤ方式
なので、送信バースト信号の読み出しと受信バースト信
号の書き込みとが時間的に重なることがなく、ひとつの
ＲＡＭで実現できる。同じＴＤＭＡフレームにおいて、
第二のＲＡＭに送信用の連続データを書き込む。
送信時には第一のＲＡＭに書き込まれたデータをユーザ
ごとに送信バースト信号として読み出し、受信時には受
信したバースト信号を書き込む。ＴＤＭＡ−ＴＤＤ方式
なので、送信バースト信号の読み出しと受信バースト信
号の書き込みとが時間的に重なることがなく、ひとつの
ＲＡＭで実現できる。同じＴＤＭＡフレームにおいて、
第二のＲＡＭに送信用の連続データを書き込む。
【００１９】次のＴＤＭＡフレームでは、第一のＲＡＭ
に書き込まれた受信データを連続データとして読み出
す。その一方、第二のＲＡＭには、その前のＴＤＭＡフ
レームにおいて書き込まれた送信データをバースト信号
として読み出すとともに、受信したバースト信号を書き
込む。さらに、第三のＲＡＭに送信用の連続データを書
き込む。
に書き込まれた受信データを連続データとして読み出
す。その一方、第二のＲＡＭには、その前のＴＤＭＡフ
レームにおいて書き込まれた送信データをバースト信号
として読み出すとともに、受信したバースト信号を書き
込む。さらに、第三のＲＡＭに送信用の連続データを書
き込む。
【００２０】以上の動作を周期的に繰り返す。
【００２１】ＲＡＭの記憶領域は、バースト単位に分け
てもよく、送信用と受信用とで分けてもよい。バースト
単位に分ける場合には、送信用の連続データを書き込む
ときにＴＤＭＡフレーム内のその連続データが送信され
るバースト位置に対応して書き込み、受信バースト信号
についてもそのバースト位置に対応して書き込む。ＴＤ
ＭＡ−ＴＤＤ方式なので、これらの記憶領域が重なるこ
とはない。送信用と受信用とで分ける場合には、送信用
の連続データを連続的な領域に書き込み、受信バースト
は別な領域に書き込む。この場合にも、１フレーム分の
記憶容量があれば、送信用と受信用とで記憶領域が重な
ることはない。
てもよく、送信用と受信用とで分けてもよい。バースト
単位に分ける場合には、送信用の連続データを書き込む
ときにＴＤＭＡフレーム内のその連続データが送信され
るバースト位置に対応して書き込み、受信バースト信号
についてもそのバースト位置に対応して書き込む。ＴＤ
ＭＡ−ＴＤＤ方式なので、これらの記憶領域が重なるこ
とはない。送信用と受信用とで分ける場合には、送信用
の連続データを連続的な領域に書き込み、受信バースト
は別な領域に書き込む。この場合にも、１フレーム分の
記憶容量があれば、送信用と受信用とで記憶領域が重な
ることはない。
【００２２】
【発明の効果】以上説明したように、本発明の圧縮伸張
バッファ回路は、ＴＤＭＡ−ＴＤＤ方式において連続デ
ータ列とバースト信号との変換を行うために使用される
ＲＡＭが従来より１面少ない３面で実施でき、ＲＡＭの
最大利用効率を従来の５０％から７５％に高めることが
できる。将来的に伝送容量は増加していくと考えられる
ので、それに伴って必要となるＲＡＭ容量も増加するこ
とを考慮すると、本発明のようにＲＡＭの使用効率を高
めることで、ハードウェエの小型化および省電力化に重
要な効果を果たすと期待できる。
バッファ回路は、ＴＤＭＡ−ＴＤＤ方式において連続デ
ータ列とバースト信号との変換を行うために使用される
ＲＡＭが従来より１面少ない３面で実施でき、ＲＡＭの
最大利用効率を従来の５０％から７５％に高めることが
できる。将来的に伝送容量は増加していくと考えられる
ので、それに伴って必要となるＲＡＭ容量も増加するこ
とを考慮すると、本発明のようにＲＡＭの使用効率を高
めることで、ハードウェエの小型化および省電力化に重
要な効果を果たすと期待できる。
【図１】本発明の実施形態を示すブロック構成図。
【図２】三つのＲＡＭへの書き込みおよび読み出しのタ
イミングを説明する図。
イミングを説明する図。
【図３】従来例の圧縮伸張バッファ回路の構成例を示す
図。
図。
【図４】送信用と受信用との二つの圧縮伸張バッファ回
路にそれぞれ２面のＲＡＭを備えた場合のＲＡＭ書き込
みおよび読み出しのタイミングを説明する図。
路にそれぞれ２面のＲＡＭを備えた場合のＲＡＭ書き込
みおよび読み出しのタイミングを説明する図。
１１−１〜１１−３ ＲＡＭ １２ パラレル・シリアル変換器 １３ シリアル・パラレル変換器 １４、１７ セレクタ １５ 書き込みアドレス制御回路 １６ 読み出しアドレス制御回路 １８、１９ スイッチ
Claims (3)
- 【請求項１】 連続したディジタルデータ列をＴＤＭＡ
−ＴＤＤ方式で送信するためのバースト信号に変換する
第一の手段と、 ＴＤＭＡ−ＴＤＤ方式で受信したバースト信号を連続し
たディジタルデータ列に変換する第二の手段とを備えた
圧縮伸張バッファ回路において、 前記第一の手段と前記第二の手段とは書き込みと読み出
しとが異なるクロック速度で行われる共通のランダムア
クセスメモリを含み、 このランダムアクセスメモリの動作を送信時と受信時と
で切り替える切替手段を備えたことを特徴とする圧縮伸
張バッファ回路。 - 【請求項２】 前記第一の手段は、連続したディジタル
データ列を前記共通のランダムアクセスメモリに書き込
む第一の書込手段と、このランダムアクセスメモリに書
き込まれたディジタルデータ列をバースト状に読み出す
第一の読出手段とを含み、 前記第二の手段は、受信したバースト信号を前記共通の
ランダムアクセスメモリに書き込む第二の書込手段と、
このランダムアクセスメモリに書き込まれたデータを連
続的に読み出す第二の読出手段とを含み、 前記切替手段は前記第一の読出手段の動作と前記第二の
書込手段の動作とを同一のＴＤＭＡフレーム内で切り替
える手段を含む請求項１記載の圧縮伸張バッファ回路。 - 【請求項３】 前記共通のランダムアクセスメモリとし
てそれぞれがＴＤＭＡ−ＴＤＤ方式の１フレーム分のデ
ータを蓄えることのできる三つのランダムアクセスメモ
リを備え、 この三つのランダムアクセスメモリに対して、連続した
ディジタルデータ列の書き込み、書き込まれたデータ列
のバースト状の読み出しおよび受信したバースト信号の
書き込み、および書き込まれたデータの連続的な読み出
しの三つの動作を順番に切り替える手段を含む請求項２
記載の圧縮伸張バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22676695A JPH0974398A (ja) | 1995-09-04 | 1995-09-04 | 圧縮伸張バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22676695A JPH0974398A (ja) | 1995-09-04 | 1995-09-04 | 圧縮伸張バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974398A true JPH0974398A (ja) | 1997-03-18 |
Family
ID=16850289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22676695A Pending JPH0974398A (ja) | 1995-09-04 | 1995-09-04 | 圧縮伸張バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974398A (ja) |
-
1995
- 1995-09-04 JP JP22676695A patent/JPH0974398A/ja active Pending
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