KR0155336B1 - 멀티채널 정합회로 - Google Patents

Abstract

본 발명은 공중이동통신망 내의 제어국에 필요한 기능 중 음성부호화 방식을 상호 변환시키면서 복수개의 채널을 정합시켜 주는 회로에 관한 것으로서, 그 특징은 상기 중앙제어수단과 전용처리수단들이 데이터를 서로 전송할 때에 데이터의 전송의 매개체가 되어 원활한 데이터의 전송을 수행하게 하는 전송매개수단과, 입력된 제어 신호에 따라 상기 전용처리수단들 중에서 어느 하나를 선택하여 상기 전송매개수단과의 신호 및 데이터의 전송경로를 형성시키는 멀티채널경로정합수단과, 상기 중앙제어수단과 상기 전송매개수단 사이에 형성되어 있는 제1데이터 버스에 실린 신호의 일부와, 상기 중앙 제어수단과 상기 전송매개수단 사이에 형성되어 있는 제1어드레스 버스에 실린 신호의 일부와, 상기 중앙제어수단에서 공급하는 입출력제어신호를 입력받아 그것을 디코딩하여 해당 전용처리수단을 지정하는 상기 제어신호를 상기 멀티채널경로정합수단의 입력단에 출력하는 채널경로제어수단으로 구성되는 데에 있으며, 그 효과는 시스템 설계시 어드레스 버스와 데이터 버스를 EPLD에 집적시켜 구현할 수 있으므로 전력 소모를 줄일 수 있을 뿐만 아니라 추후에 유지 보수가 쉽고 다수의 채널이 하나의 공유 메모리만을 사용하므로 자원이 효율적으로 사용되며 보드의 수량이 줄어 생산 단가가 저렴해지며 자원의 효율적 이용도가 높아진다는 데에 있다.

Description

멀티채널 정합회로(Multi-channel interfacing circuit)

제1도는 본 발명에 따른 멀티채널 정합회로의 구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제어 디지털 신호 프로세서(Control Digital Signal Processor)

2 : 공유 메모리(Dual Port RAM) 3 : 채널 경로 제어회로

4 : 채널 경로 정합회로

5, 6 : 전용 프로세서(Transcoding Digital Signal Processor #0, #e 이하 XDSP라고 약칭함)

31 : 채널 디코딩 논리회로 32 : 인에이블 XDSP 논리회로

41 : 채널 데이터 경로 선택회로 42 : 채널 어드레스 경로 선택회로

본 발명은 공중이동통신망 내의 제어국에 필요한 기능 중 음성부호화 방식을 상호 변환시키면서 복수개의 채널을 정합시켜 주는 회로에 관한 것으로서, 특히 복수의 트랜스코딩보드를 하나로 집약시키기 위한 멀티채널 정합회로에 관한 것이다.

일반적으로, 공중이동통신망의 기능적 구성요소는 이동국, 기지국, 제어국, 교환국 및 위치동록기 등이다.

이동국은 이동가능한 사람이 소지하거나 차량에 실리는 이동단말기이고, 기지국은 다수의 이동국과 무선으로 접속되며 유선으로 제어국에 정합되는 시스템이다.

또한, 제어국은 다수의 기지국과 정합되어 그 다수의 기지국을 제어하며 유선으로 교환국에 정합되는 시스템이고, 교환국은 다수의 제어국과 정합되며 동시에 기존의 공중전화교환망에 유선으로 정합되어 교환기능을 하는 시스템이다.

그리고, 위치등록기는 제어국 및 교환국에 유선으로 정합되어 이동국의 위치정보를 관리하는 시스템이다.

여기서 이동국과 기지국은 무선으로 정합되는데, 유한한 전파자원을 매개수단으로 사용하므로 각각의 이동국에 할당되는 주파수 대역폭은 가능한 한 작게 설정되어야 한다.

상술한 이유로 인해, 무선접속에서 순수 음성 데이터의 전송속도는 단위 채널당 8Kbps(Kilo-bit per second) 정도이다.

그러나, 일반적인 공중전화교환망의 단위 채널당 음성 데이터의 전송속도는 64Kbps이다.

따라서, 공중이동통신망과 공중전화교환망간의 데이터 전송속도가 서로 다를 뿐만 아니라, 공중이동통신망과 공중전화교환망이 서로 다른 음성부호화 방식을 사용하므로, 상호 접속하려면 그 접속노드에서는 서로의 전송속도와 음성부호화 방식을 상호 변환시켜야만 한다. 상기 상호 변환하는 것을 가리켜 트랜스코딩이라고 하는데, 일반적으로 제어국이 트랜스코딩 기능을 담당한다.

종래에는 그와 같이 트랜스코딩하는 기능을 회로 팩당 한 채널만큼 구현하였는데, 경제성 및 운용관리의 측면에서 볼 때, 중복적인 하드웨어의 사용으로 생산 단가가 높아지며, 그로 인한 자원의 낭비도 심하고 유지 및 보수도 까다롭다는 문제점이 있었다.

상술한 문제점을 해결하기 위한 본 발명의 목적은, 한 회로 팩당 다수의 트랜스코딩 채널을 제공하여 패킷을 받아 트랜스코딩한 후 해당 채널에 데이터를 실어 주거나 이와 반대로 지정된 채널에서 데이터를 받아 트랜스코딩한 후 만들어진 패킷을 전송하는 멀티채널 정합회로를 제공하는 데에 있다.

상기 목적을 달성하기 위한 본 발명에 따라 중앙제어수단과 소정 개수의 전용처리수단들을 구비한 멀티채널 정합회로의 특징은, 상기 중앙제어수단과 전용처리수단들이 데이터를 서로 전송할 때에 데이터의 전송의 매개체가 되어 원활한 데이터의 전송을 수행하게 하는 전송매개수단과, 입력된 제어신호에 따라 상기 전용처리수단들 중에서 어느 하나를 선택하여 상기 전송매개수단과의 신호 및 데이터의 전송경로를 형성시키는 멀티채널경로정합수단과, 상기 중앙제어수단과 상기 전송매개수단 사이에 형성되어 있는 제1데이터 버스에 실린 신호의 일부와, 상기 중앙제어수단과 상기 전송매개수단 사이에 형성되어 있는 제1어드레스 버스에 실린 신호의 일부와, 상기 중앙 제어수단에서 공급하는 입출력제어신호를 입력받아 그것을 디코딩하여 해당 전용처리수단을 지정하는 상기 제어신호를 상기 멀티채널경로정합수단의 입력단에 출력하는 채널경로 제어수단으로 구성되는 데에 있다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명한다.

제1도는 본 발명에 따른 멀티채널 정합회로의 구성도인데, 제1도를 참조하여 각 부분의 기능에 대하여 먼저 살펴보면 다음과 같다.

우선, 공유 메모리(2)에 대해 살펴보면, 공유 메모리(2)는 복수의 XDSP들과 CDSP(1)가 상호 데이터를 전송할 때에 데이터의 전송 매개체가 되어 복수의 XDSP들과 CDSP(1) 사이의 데이터의 전송을 원활하게 하는 기능을 수행한다.

그리고, 복수의 XDSP들과 CDSP(1) 사이에서 데이터의 전송이 일어날 때에 한번에 여러 XDSP들이 CDSP(1)와 데이터를 동시에 주고 받는 것이 아니라 특정한 1개의 XDSP가 CDSP(1)와 신호 및 데이터를 주고 받으므로 여러 개의 XDSP 중에서 하나를 선택하는 선택수단이 필요하다.

또한, 그에 따른 공유 메모리(2)의 접근 어드레스도 지정되어져야 한다. 그런데, 바로 그 채널 경로 제어회로(3)가 상기 CDSP(1)와 공유 메모리(2) 사이의 어드레스 버스에 실린 신호의 일부와 데이터 버스에 실린 신호의 일부와 입출력 제어신호를 입력으로 받아 그것을 디코딩하여 해당 XDSP를 지정하는 선택신호(SDSP-n)를 출력하여 복수의 XDSP들 중에서 하나를 선택하며 공유 메모리(2)의 어드레스를 지정하여 그 선택된 XDSP와 공유 메모리(2)가 정합될 수 있게 한다. 그리고, 채널 경로 정합회로(4)는, 상기 채널 경로 제어회로(3)에 의해 복수의 상기 XDSP들 중에서 선택된 XDSP와, 공유 메모리(2)에 지정된 특정 어드레스 위치 사이의 경로를 정합시킨다.

15개의 XDSP는 독립적으로 패킷을 전송하며, XDSP가 CDSP(1)에 접속된 상위 프로세서(도면에는 나타나 있지 않음)로 패킷을 전송하는 경우에는, 반드시 공유 메모리(2)의 사용을 허락 받아야만 가능하게 되어 있다.

공유 메모리(2)의 사용에 대한 승인은 다음과 같이 이루어지는데, CDSP(1)에서 XDSP의 요구를 접수받아 메모리 사용을 허락한다(도면에서는 XDSP와 CDSP(1) 사이의 메모리 사용에 대한 요구와 허락의 경로가 생략됨).

즉, XDSP들 중에서 임의의 XDSPn이 패킷 전송을 CDSP(1)에게 요구하면, CDSP(1)는 일정 시간 내에서 XDSP의 요구의 발생 순서에 따라 순차적으로 처리할 필요가 없으므로, CDSP(1)는 패킷 전송을 요구한 XDSP의 요구 사항을 고정 우선권 공평 방식(Fixed priority fairness method)에 의해서 받아들인다.

여기서, 고정 우선권 공평 방식이란, 일정 시간 내에 발생된 다수 개의 인터럽트를 발생 순서에 따라 순차적으로 처리하지 않고 내부적으로 고정시킨 순서, 이를테면 인터럽트 레지스터의 비트 순서에 따라 처리해 주는 방식인데, 일정 시간 내에 순서에 상관없이 모두 처리되기만 하면 되는 구조에서 사용될 수 있고, 그 구현하는 논리회로 및 제어 프로그램이 비교적 간단해지는 장점이 있는 인터럽트 제어 방식이다.

그 결과로, CDSP(1)는 주변소자를 제어하는 데에 필요한 신호를 입출력 메모리 영역(0 내지 15 번지)을 활용하여 발생시킨다.

그래서, XDSP와 공유 메모리(2)의 정합을 제어하기 위하여, 입출력 제어신호인 IOS(Input/Output Strobe)와 CDSP(1)의 어드레스 신호의 일부 AB_C3.0와 CDSP(1)의 데이터 신호의 일부 DB_C3.0가 채널 디코딩 논리회로(31)에 입력된다.

또한, 각각의 XDSPn에 대응하는 벡터값을 도표로 나타낸 표 1을 참조하면, CDSP(1)는 특정한 XDSPn를 선택하여 표1에 나타난 해당 벡터값을 DB_C3.0를 통하여 채널 디코딩 논리회로(31)에 보낸다. 채널 디코딩 논리회로(31)는 상기 신호들을 입력받아 그것을 디코딩하여 인에이블 XDSP 논리회로(32)를 구동하기 위한 신호와 어드레스 신호의 일부 AB_X9.6를 만들어서, 인에이블 XDSP 논리회로(32)를 구동하기 위한 신호는 인에이블 XDSP 논리회로(32)의 입력단에 출력하며 어드레스 신호의 일부 AB_X9.6는 어서트(assert)하거나 디서트(dessert)하여 공유 메모리(2)에 출력한다.

인에이블 XDSP 논리회로(32)는 채널 디코딩 논리회로(31)로부터 디코딩되어 출력된 신호를 입력받아 지정된 XDSP를 선택하는 선택신호(XDSP_n)를 어서트한다.

이러한 값 즉, 어서트된 XDSPn은 CDSP(1)가 연속적으로 어서트하지 않고 경로 제어회로(3)의 레지스터(도면에서는 생략함)에 저장시킴으로써 원하는 동작이 끝날 때까지 어서트시키고 있다.

XDSP_n은 경로 정합회로(4)로 들어가서 소정의 XDSP의 어드레스 버스와 데이터 버스를 선택하고 DB_X(XDSP용 공통 데이터 버스)와 AB_X를 각각 구동하는데, 채널 데이터 경로 선택회로(41)는 XDSP-n에 따라 15개의 XDSP 중에서 하나를 선택하여 XDSP의 데이터 버스(DB_Xn)와 DB_X를 연결시킴으로써 공유 메모리(2)와의 데이터 전송의 경로를 정합시키고, 채널 어드레스 경로 선택회로(42)는 XDSP_n에 따라 다수의 XDSP 중에서 하나를 선택하여 XDSP의 어드레스 버스(AB_Xn)와 AB_X를 연결시킴으로써 공유 메모리(2)로의 어드레스 신호 전송의 경로를 정합시킨다.

양방향 버퍼부(412)는 DB_Xn과 접속되어 있고, 15개의 스위치 소자로 되어 있는 실렉터(411)는 양방향 버퍼부(412) 중에서 하나의 버퍼를 선택한다.

또한, 단방향 버퍼 및 제어부(422)는 AB_Xn과 접소되어 있고, 실렉터(421)는 단방향 버퍼 및 제어부(422)의 15개의 단방향 버퍼들 중에서 하나의 버퍼를 선택한다.

상위 프로세서나 XDSP의 요구에 의해서 경로를 연결시키고자 할 때에는 각 XDSP의 채널 번호(0x0 내지 0xe)를 벡터값으로 제공하고, 패킷 전송이 끝난 후에는 '0xf'를 경로 제어회로(3)에 공급하여 모든 XDSP에 대한 공유 메모리(2)에의 접근을 방지하도록 설계되어 있다.

공유 메모리(2)에 대한 접근이 금지된 상태에서 XDSP가 공유 메모리(2)에 접근하면, 읽을 때에는 'oxff'가 읽혀지고 쓸 때에는 데이터가 무시되어 공유 메모리(2)에 씌어지지 않는다.

한편, 표 2와 같이 공유 메모리(2)는 XDSP들에게 배분되는데, 채널 제어부로부터 출력되는 상위 어드레스 신호의 일부 AB_X(XDSP용 공통 어드레스 버스)9.6에 의하여 해당 XDSP에게 허용되는 메모리 영역이 결정된다.

그리고, XDSPn이 동시에 CS_Xn과 쓰기 신호로 RW_Xn을 어서트하면, 단방향 버퍼 및 제어부(422)는 해당 XDSPn의 CS_Xn과 RW_Xn을 그대로 공유 메모리 선택 신호인 CS_X와, XDSP의 읽기/쓰기 신호인 RW_X로 동시에 어서트시켜 고유 메모리(2)에 대하여 XDSPn이 쓰기 동작을 수행하게 한다.

즉, CS_X는 해당 CS_Xn과 똑같은 신호이고, RW_C는 해당 RW_Cn과 똑같은 신호이다.

또한, XDSPn이 공유 메모리(2)의 특정 번지에 임의의 데이터를 쓸 때에 공유 메모리(2)는 INTR_C를 어서트시키고, CDSP(1)는 공유 메모리(2)로부터 어서트된 INTR_C를 감지하여 RW_C를 읽기 신호로 어서트시키고 그 해당 번지의 데이터를 읽는다.

그리고, CDSP(1)가 공유 메모리(2)로부터 그 해당 번지의 데이터를 읽을 때에 공유 메모리(2)는 INTR_C를 디서트시킨다.

XDSPn이 이미 공유 메모리(2)를 점유하여 특정한 번지에 쓰고 있는 동안에 CDSP(1)도 공유 메모리(2)의 동일 번지에 데이터를 쓰려고 할 때, 공유 메모리(2)는 데이터 충돌 감시 신호인 BUSY_C를 어서트시킴으로써 데이터가 충돌되지 않도록 한다.

XDSP가 공유 메모리(2)로의 패킷 전송을 끝내고 나서 CDSP(1)에게 패킷 전송의 종료를 알려준다(도면에서는 생략됨).

패킷 전송의 종료를 접수한 CDSP(1)는 전송되어 온 패킷에 XDSP의 ID를 붙여서 상위 프로세서로 전송하고(도면에는 나타나지 않음) 경로 제어회로(3)를 동작시켜서 지금까지 어서트된 XDSP_n을 디서트시킨다.

상위 프로세서에서 특정 XDSP에 패킷을 전송하는 경우에도 다음에 설명될 몇 가지를 제외하고는 XDSP에서 상위 프로세서로 패킷을 전송하는 경우와 같은 방법으로 수행되는데 여기서는 다른 점만을 위주로 하여 설명한다.

상위 프로세서는 CDSP(1)에 공유 메모리(2)의 사용을 요구하고, CDSP(1)는 상위 프로세서의 요구를 접수하여 XDSP에서 상위 프로세서로 패킷을 전송하는 경우와 같은 방법으로 수행된다(도면에서는 상위 프로세서와 CDSP(1) 사이의 메모리 사용에 대한 요구와 허락의 경로를 생략하고 있고, 상위 프로세서가 패킷을 CDSP(1)에 보내는 과정이 생략됨).

다만, CS_Xn과 RW_Xn을 해당 XDSPn이 어서트하는 것이 아니라 CDSP(1)가 동시에 CS_C와 쓰기 신호로 RW_C를 어서트하고 공유 메모리(2)에 대하여 CDSP(1)는 쓰기 동작을 수행한다.

CDSP(1)가 공유 메모리(2)의 특정 번지에 임의의 데이터를 쓸 때에 공유 메모리(2)는 INTR_C를 어서트시키는 것이 아니라 INTR_X를 어서트시키고, 단방향 버퍼 및 제어부(42)는 공유 메모리(2)로부터 어서트된 INTR_X를 입력받아 INTR_X를 그대로 해당 XDSPn에 INTR_Xn으로 어서트시킨다.

그러면, INTR_Xn을 입력받은 해당 XDSPn이 RW_Xn을 읽기 신호로 어서트시키고, 단방향 버퍼 및 제어부(42)는 해당 XDSPn으로부터 어서트된 RW_Xn을 입력받아 그대로 RW_X로 공유 메모리(2)에 어서트시킨다.

그리고, CDSP(1)가 공유 메모리(2)로부터 그 해당 번지의 데이터를 읽을 때에 공유 메모리(2)는 INTR_X를 디서트(dessert) 시킨다.

그러면, 단방향 버퍼 및 제어부(42)는 공유 메모리(2)로부터 디서트된 INTR_X를 입력받아 INTR_X를 그대로 해당 XDSPn에 INTR_Xn으로 디서트시킨다.

CDSP(1)가 이미 공유 메모리(2)를 점유하여 특정한 번지에 쓰고 있는 동안에 XDSPn도 공유 메모리(2)의 동일 번지에 데이터를 쓰려고 할 때, 공유 메모리(2)는 데이터 충돌 감시 신호인 BUSY_X를 어서트시킨다.

이때에, 단방향 버퍼 및 제어부(422)는 입력된 BUSY_X를 그대로 해당 XDSPn에 BUSY_Xn을 어서트시킴으로써 데이터가 충돌되지 않도록 한다.

즉, 해당 INTR_Xn은 INTR_X와 똑같은 신호이고, 해당 BUSY_Xn은 BUSY_X와 똑같은 신호이다.

패킷 전송이 끝난 후에는 CDSP(1)는 경로 제어회로(3)를 동작시켜서 지금까지 어서트된 XDSP_n을 디서트시킨다.

상기와 같이 동작하는 본 발명에 따른 교환기에서의 멀티채널 프로세서의 정합회로를 제공하면 시스템 설계시 어드레스 버스와 데이터 버스를 EPLD(Electrically Programmable Logic Device)에 집적시켜 구현할 수 있으므로 전력 소모를 줄일 수 있을 뿐만 아니라 추후에 유지 보수가 쉽다는 효과가 있다.

그리고, 다수의 채널이 하나의 공유 메모리(2)만을 사용하므로 자원이 효율적으로 사용되며, 보드의 수량이 줄어 생산 단가가 저렴해지며 자원의 효율적 이용도가 높아진다.

Claims (6)

1. 중앙제어수단과 소정 개수의 전용처리수단들을 구비한 멀티채널 정합회로에 있어서, 상기 중앙제어수단과 전용처리수단들이 데이터를 서로 전송할 때에 데이터의 전송의 매개체가 되어 원활한 데이터의 전송을 수행하게 하는 전송매개수단; 입력된 제어신호에 따라 상기 전용처리수단들 중에서 어느 하나를 선택하여 상기 전송매개수단과의 신호 및 데이터의 전송경로를 형성시키는 멀티채널경로정합수단; 및 상기 중앙제어수단과 상기 전송매개수단 사이에 형성되어 있는 제1데이터 버스에 실린 신호의 일부와, 상기 중앙제어수단과 상기 전송매개수단 사이에 형성되어 있는 제1어드레스 버스에 실린 신호의 일부와, 상기 중앙제어수단에서 공급하는 입출력제어신호를 입력받아 그것을 디코딩하여 해당 전용처리수단을 지정하는 상기 제어신호를 상기 멀티채널경로정합수단의 입력단에 출력하는 채널경로제어수단으로 구성되는 것을 특징으로 하는 멀티채널정합회로.
2. 제1항에 있어서, 상기 전송매개수단은 소정개수의 제어 신호를 입출력하여 전용 처리수단들과 중앙제어수단이 충돌하지 않고 원활하게 데이터를 전송하게 하는 것을 특징으로 하는 멀티채널정합회로.
3. 제1항에 있어서, 상기 채널경로제어수단은 상기 중앙제어수단과 상기 전송매개수단 사이에 형성되어 있는 제1데이터버스에 실린 신호의 일부와, 상기 중앙제어수단과 상기 전송매개수단 사이에 형성되어 있는 제1어드레스 버스에 실린 신호의 일부와, 상기 중앙제어수단에서 공급하는 입출력제어신호를 입력받아 그것을 디코딩하여 제2어드레스 신호의 일부를 출력하고, 전용처리 수단을 선택하게 하는 신호를 출력하는 채널디코딩수단; 및 상기 채널디코딩수단으로부터 디코딩되어 출력된 신호를 입력받아 상기 전용처리수단을 선택하는 상기 제어신호를 출력하고 전용처리수단선택수단으로 구성되는 것을 특징으로 하는 멀티채널정합회로.
4. 제1항에 있어서, 상기 멀티채널경로정합수단은 상기 채널경로제어수단으로부터 출력된 상기 제어신호를 입력받아, 상기 전용처리수단들 중의 해당 전용처리수단과 상기 전송매개수단간의 데이터 송수신을 위하여, 상기 전송매개수단과 상기 경로정합수단 사이에 있는 제2데이터 버스의 경로와 상기 해당 전송매개수단의 전용 데이터 버스의 경로를 정합시키는 채널데이터경로선택수단; 및 상기 채널경로제어수단으로부터 출력된 상기 제어신호를 입력받아, 상기 전용처리수단 중의 해당 전용처리수단으로부터 어드레스 신호를 상기 전송매개수단에 전송하기 위하여, 상기 전송매개수단과 상기 경로정합수단 사이에 있는 제2어드레스 버스의 경로와 상기 해당 전송매개수단의 전용 어드레스 버스의 경로를 정합시키는 채널어드레스경로선택수단으로 구성되는 것을 특징으로 하는 멀티채널정합회로.
5. 제4항에 있어서, 상기 채널데이터경로선택수단은 상기 전용처리수단의 전용 데이터 버스와 접속되어 있는 양방향버퍼부; 및 상기 양방향버퍼부 중에서 하나의 버퍼를 선택하는 양방향버퍼선택수단으로 구성되는 것을 특징으로 하는 멀티채널정합회로.
6. 제4항에 있어서, 상기 채널어드레스경로선택수단은 상기 전용처리수단의 전용 어드레스 버스와 접속되어 있고, 소정개수의 전용처리수단으로부터 소정개수의 제어신호를 입력받아 해당 전용처리수단의 제어신호를 전송매개수단으로 출력하고, 전송매개수단으로부터 제어신호를 입력받아 소정 개수의 전용처리수단으로 출력하는 단방향버퍼제어부; 및 상기 단방향버퍼제어부 중에서 하나의 버퍼를 선택하는 단방향버퍼선택수단으로 구성되는 것을 특징으로 하는 멀티채널정합회로.