JP2004525553A - デジタル・ベースバンド・システム - Google Patents

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Abstract

【課題】デジタル・ベース・バンド・システムを提供すること。
【解決手段】本発明は、Bluetoothベースバンド仕様に準拠し、効率的、低電力、小型、低コスト無線サブシステム設計を提供する。このベースバンド・システムは、トランシーバ・ユニットおよびバッファ・ユニットを含み、ゲート数が効率的であり、かつ電力消費が低減されている。各信号処理ユニットが接続された制御線が、送信モードであるときには先行する信号処理ユニットの１つまたは複数にフロー制御情報を通信し、受信モードであるときには後続の信号処理ユニットの１つまたは複数にフロー制御情報を通信する。フレキシブルなメモリ構成の概念を適用するバッファ・システムを含み、バッファまたは記憶要素がゲート数および電力消費の点で効率的に実装されることになり、また可変長ユーザ・パケットにメモリを動的に割り振る柔軟性がもたらされる。
【選択図】図１

Description

【技術分野】
【０００１】
本発明は、発信データおよび着信データを処理する通信システムに関する。さらに詳細には、本発明は、ヘッダおよびペイロードを含むパケットを処理するベースバンド・ユニットに関する。
【０００２】
本発明は、幅広い範囲の通信システムに適用することができるが、Bluetoothベースバンド仕様に準拠した近距離通信システムへの応用に焦点を絞って説明する。Bluetoothベースバンド仕様については、「Specificationof the Bluetooth System」Version1.0、Bluetooth Special Interest Group（ＳＩＧ）、１９９９年１２月１日を参照されたい。
【背景技術】
【０００３】
幅広いコンピュータ装置や通信装置を、何本ものケーブルを購入、維持または接続する必要なく容易かつ簡単に接続したいという強い要望は、いくつかの企業によって実現されている。Bluetooth Special Interest Group（ＳＩＧ）およびIEEE Wireless Personal AreaNetwork（ＷＰＡＮ）標準化グループ８０２．１５は、コンピュータや携帯電話、プリンタ、デジタル・カメラなどの携帯型電子消費者製品または固定型電子消費者製品あるいはその両方の間の無線アドホック接続を可能にする近距離無線通信システムの明確化に取り組んでいる。この通信システムは、小さなローカル・エリア内で、毎秒６４ｋｂｉｔの速度の音声伝送を主に行う同時コネクション型（ＳＣＯ）リンクを３つまで管理することができ、また最大速度がそれぞれ毎秒４３３．９ｋｂｉｔおよび７２３．２ｋｂｉｔである対称または非対称データ転送をサポートする非同期コネクションレス型（ＡＣＬ）リンクを７つまで管理することができる。無線サブシステムは、世界規模で利用できる免許不要の産業科学医療（ＩＳＭ）周波数帯域２．４ＧＨｚで動作し、１ｍＷ未満の伝送パワーで１０メートルまでの距離をカバーし、毎秒１Ｍｂｉｔのシンボル・レートで空気中でデータを伝送する時分割多重アクセス（ＴＤＭＡ）方式と組み合わせて周波数ホッピングを適用する。この新しい通信技術を商業製品に組み込むために重要なことは、既存および将来の携帯型および固定型の電子消費者装置に組み込むことができる、低電力かつ低コストの小型無線サブシステムの設計である。
【０００４】
Bluetoothトランシーバの既知のアーキテクチャでは、単一の処理チェーン内でいくつかのモジュールを使用している。これにより、少なくとも１つの信号処理チェーンをパケットの伝送用に使用し、少なくとも１つの別の信号処理チェーンをパケットの受信用に使用することになる。例えば、送信機チェーンでは、ユーザ同期、ユーザ非同期またはユーザ・アイソクロナス・データは、対応する論理チャネルを介して同時コネクション型（ＳＣＯ）リンク用の送信用バッファおよび非同期コネクションレス型（ＡＣＬ）リンク用のバッファに送信される。リンク・マネージャ・プロトコルから生じる制御情報は、Specificationof the Bluetooth Systemに記載されているように、ＡＣＬバッファに送ることもできる。複数のＡＣＬバッファおよびＳＣＯバッファそれぞれに記憶された情報は、リンクを介して伝送されるペイロードを表す。ペイロードは、伝送する前に、冗長巡回検査（ＣＲＣ）ビットを添付し、暗号化し、白色化し、かつ任意選択で１／３または２／３レートの順方向誤り訂正（ＦＥＣ）コードでコード化することによって処理する。後者は、ＣＲＣ発生器、暗号化モジュール、白色化フィルタ、およびＦＥＣコード化モジュールによって達成することができる。同時に、リンク制御装置によってパケット・ヘッダを組み立て、送信用ヘッダ・レジスタに記憶する。ヘッダは、ＦＥＣ発生器からの誤り検査（ＨＥＣ）ビットを添付することによって処理され、それぞれのフィルタで白色化され、それぞれのＦＥＣコード化モジュールで１／３レートのＦＥＣコードでコード化される。無線フレームは、まずフィルタリングおよびコード化の済んだヘッダ情報およびペイロード情報を連結し、次いでその結果生じたビット・ストリングの先頭にアクセス・コードを付けると得られる。最後に、この無線フレームを、周波数ｆ（ｎ）で送信するためにアナログ無線フロントエンドに転送する。ｆ（ｎ）の値は、ホッピング周波数選択ブロックによって与えられる。
【０００５】
対応する受信機チェーンは、以下の特徴を有することができる。アクセス・コード相関器が、周波数ｆ（ｎ）の無線フレームの到着を検出すると、トリガ・イベントにより、受信チェーンの処理が開始される。受信フレームからヘッダ情報が抽出され、ＦＥＣデコーダで復号され、ホワイト除去フィルタでホワイト除去され、ＨＥＣ検査モジュールで検査され、受信用ヘッダ・レジスタに記憶される。ＨＥＣ検査がうまくいくと、受信機は、それぞれＦＥＣデコーダ、ホワイト除去フィルタ、解読モジュールおよびＣＲＣ検査モジュールによる、ペイロード情報の復号、ホワイト除去、解読、およびＣＲＣ検査を開始することができる。ＣＲＣ検査がうまくいくと、受信したパケットのタイプに応じて、受信用ＳＣＯバッファまたはＡＣＬバッファのいずれかにパケットは記憶される。受信用バッファから、ペイロードは、ユーザ同期データ、ユーザ非同期データまたはユーザ・アイソクロナス・データ用の論理チャネルを介して、同期または非同期Ｉ／Ｏポートに搬送される。リンク・マネージャ制御情報が既に受信用ＡＣＬバッファに受信されている場合には、これはリンク・マネージャ・プロトコルに転送される。
【０００６】
リンク制御装置は、ベースバンドをいくつかの状態で運用することができるように送信機および受信機チェーンを構成、監視および制御する。
【０００７】
連続した信号処理モジュール間の速度変換に基づくデジタル・ベースバンド・システムの現在の実施態様の既知の欠点は、速度変換による遅延、速度変換による論理オーバヘッドおよび電力消費である。
【０００８】
既知のバッファの実施態様には、可変長パケットの場合にメモリが非効率的である、アドレス可能性および割振りの柔軟性が欠けている、といった欠点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的は、現況技術の欠点を克服し、既存および将来の装置で使用することができる、低電力、小型、かつ低コストのベースバンド・システムを提供することである。
【課題を解決するための手段】
【００１０】
本発明は、近距離無線通信システムのためのベースバンド・システムを提供するものである。本発明は、Bluetoothベースバンド仕様に準拠し、効率的なハードウェア実装に適しており、低電力、小型、低コスト無線サブシステム設計を提供する。このベースバンド・システムは、トランシーバ・ユニットおよびバッファ・ユニットを含み、これにより、ゲート数が効率的であり、かつ電力消費が低減されている。
【００１１】
トランシーバ・ユニットの設計は、データ・パス・フロー制御を分散させたパイプライン式信号処理に基づいている。トランシーバ・ユニットは、発信パケットおよび着信パケットを処理するものであり、連続的に接続された複数の信号処理ユニットを含み、各信号処理ユニットは共通のクロック信号で刻時される。モード線が、各信号処理ユニットを送信モードと受信モードの間で切り替えるために各信号処理ユニットに接続される。各信号処理ユニットが接続された制御線が、送信モードであるときには先行する信号処理ユニットの１つまたは複数にフロー制御情報を通信し、受信モードであるときには後続の信号処理ユニットの１つまたは複数にフロー制御情報を通信する。上記の装置は単なる送信機または受信機として実施することもでき、その場合にはモード線を省略することができる。
【００１２】
バッファ・ユニットは、フレキシブルなメモリ構成の概念を適用するバッファ・システムを含み、この概念により、バッファまたは記憶要素がゲート数および電力消費の点で効率的に実装されることになり、また可変長ユーザ・パケットにメモリを動的に割り振る柔軟性がもたらされる。
【００１３】
第１の処理ユニットおよび第２の処理ユニットのデータを記憶するバッファ・システムは、複数の記憶要素を含み、各記憶要素は第１の記憶ユニットおよび第２の記憶ユニットを有する。各記憶要素を第１のモードと第２のモードの間で切り替えるために、スイッチ・サブシステムが設けられる。各第１の記憶ユニットは、第１のモードでは第１の処理ユニットよってアドレス指定可能であり、各第２の記憶ユニットは、第１のモードでは第２の処理ユニットによってアドレス指定可能である。各第２の記憶ユニットは、第２のモードでは第１の処理ユニットによってアドレス指定可能であり、各第１の記憶ユニットは、第２のモードでは第２の処理ユニットによってアドレス指定可能である。
【００１４】
各信号処理ユニットは、複数の信号を１つの信号処理ユニットで処理または生成することを可能にするための多重化ユニットを含むことができる。さらに、各信号処理ユニットは、その入力にマルチプレクサを含み、その出力にデマルチプレクサを含むことができる。このような構造は、各信号処理ユニットを送信モードでも受信モードでも使用することができ、複数の機能およびゲートを部分的に再使用することができるという利点を示す。
【００１５】
各信号処理ユニットは、論理ユニットを介して制御線に接続することができる。この構造は、処理遅延が発生した場合に、他の信号処理ユニットに容易にこれを通知し、一時的に停止させることができるという利点を示す。さらに、物理的には、受信モードでも送信モードでも同じ制御線および論理ユニットを使用することができる。
【００１６】
論理ユニットがＯＲゲートを含む場合には、簡単な構造を実現することができる。
【００１７】
フロー制御情報はホールド情報を含むことができ、このホールド情報は、その情報を受信した信号処理ユニットに対して処理を停止するよう指示するものである。この情報を含むことにより、一時的に処理を停止する効率的な機構を実施することができる。
【００１８】
各信号処理ユニットは、送信モードでも受信モードでも使用することができる。これは、１つの信号処理チェーンしか構築する必要がなく、ゲート数を節約することができるので有利である。
【００１９】
各記憶要素がデータを記憶するセルを複数含むときには、簡単な構造の記憶要素を実現することができる。
【００２０】
第１のアドレス・デコーダは、第１の処理ユニットでデータの書込みおよび読取りを行う１つの記憶要素を選択することができる。第２のアドレス・デコーダは、第２の処理ユニットでデータの書込みおよび読取りを行う１つの記憶要素を選択することができる。このような構造を用いることにより、各記憶要素または複数の記憶要素を独立してアドレス指定することができる。これにより、記憶ブロックの割振りおよび選択が柔軟に行えるようになる。
【００２１】
スイッチ・サブシステムは、複数のアクセス・スイッチを含む。各アクセス・スイッチは１つの記憶要素に接続される。このような構造には、柔軟なアクセスを行うことができるという利点がある。
【００２２】
制御ユニットが各アクセス・スイッチを制御するためのアクセス・スイッチ・レジスタを有する場合には、アクセス・スイッチを制御する簡単な制御機構を実施することができるという利点が生じる。
【００２３】
第１の処理ユニットおよび第２の処理ユニットのデータを複数の記憶要素を含むバッファ・システムに記憶する方法を提供する。各記憶要素は、第１の記憶ユニットおよび第２の記憶ユニットを含む。この方法は、各記憶要素を第１のモードと第２のモードの間で切り替えるステップと、第１のモードにあるときには、第１の処理ユニットによって第１の記憶ユニットのそれぞれをアドレス指定し、第２の処理ユニットによって第２の記憶ユニットのそれぞれをアドレス指定するステップと、第２のモードにあるときには、第１の処理ユニットによって第２の記憶ユニットのそれぞれをアドレス指定し、第２の処理ユニットによって第１の記憶ユニットのそれぞれをアドレス指定するステップとを含む。
【００２４】
この方法は、複数の記憶要素を選択するステップと、これらを組み合わせて１つまたは複数の記憶ブロックにするステップとをさらに含むことができる。これは、単一スロット・パケットまたは複数スロット・パケットあるいはその両方にメモリを動的に割り振ることができるので有利である。選択可能なメモリのサイズはフレキシブルである。
【００２５】
各記憶要素および各記憶ブロックは独立して使用することができる。これにより、非常に柔軟にメモリを使用できるようになる。
【発明を実施するための最良の形態】
【００２６】
本発明は広範な通信システムに適用することができるが、Bluetoothベースバンド仕様に準拠した近距離通信システムの実施形態に焦点を絞って説明する。図面では、同じ参照番号は同じまたは同様の部分を指している。
【００２７】
図１は、近距離無線通信システムのベースバンド・システム８を実施するハードウェア・ファームウェア・プラットフォームにベースバンド・アーキテクチャをマッピングしたものを示す図である。分かりやすくするために図示していないリンク・マネージャおよびリンク制御装置は、ファームウェアとして実施される。コードは、バス・デコーダ５、およびメモリ装置やバス・アービタ、割込み制御装置、タイマ、外部インタフェースなどの図示していない装置とシステム・バス１を介して相互接続された、組込み型マイクロ制御装置１１上の実時間動作システムで実行される。組込み型マイクロ制御装置１１は、ARM7TDMIマイクロ制御装置にすることができる。ＡＭＢＡ高性能システム・バス（ＡＳＢ）をシステム・バス１として適用することができる。ＡＭＢＡとは、「AMBASpecification Rev.D」、Advanced RISC Machines（ＡＲＭ）社、イギリス、ケンブリッジ、１９９７年４月に記載のAdvancedMicrocontroller Bus Architectureを意味する。システム・バス１は、以下第１の処理ユニット１０と呼ぶ、音声エンコーダ／デコーダまたはデータ・ソース／シンクにすることができる周辺ユニット１０と、バッファ・ユニット５０およびトランシーバ・ユニット２０を含むベースバンド・ユニット７とに接続される。バッファ・ユニット５０は、バッファ・システム６０を含み、トランシーバ・バス２を介してトランシーバ・ユニット２０と相互接続される。トランシーバ・ユニット２０は、信号処理用の通信装置３０を含み、この通信装置は、以下では信号処理チェーン装置３０と呼ぶ。これは、ＲＦ（無線フロントエンド）インタフェース３を介してアナログ無線フロントエンド４に接続される。
【００２８】
バッファ・ユニット５０は、送信用（ＴＸ）バッファおよび受信用（ＲＸ）バッファを実装するが、トランシーバ・ユニット２０は、送信機および受信機チェーンの全てのデジタル信号処理機能を実行する。バッファ・ユニット５０と、第１の処理ユニット１０と、マイクロ制御装置１１上で実行されるファームウェアとは、システム・バス１を介して互いに通信する。したがって、バッファ・ユニット５０は、ＡＳＢスレーブ周辺機器として実施することができ、このＡＳＢスレーブ周辺機器は、全てのハードウェア・レジスタおよびハードウェア・バッファのマイクロ制御装置のアドレス空間へのマッピング、ならびにハードウェア中のタイム・クリティカルなイベントのARM7TDMI割込みの生成を可能にする。
【００２９】
図２は、近距離通信システムのトランシーバ・ユニット２０のブロック図である。このトランシーバ・ユニット２０は、パケット・コンポーザ（デコンポーザ）２３、トランシーバ有限状態機械２４、および時間同期ユニット２５を含むトランシーバ制御装置２２と相互接続された、トランシーバ信号処理チェーン装置３０を含む。
【００３０】
トランシーバ・ユニット２０は、トランシーバ・バス２を介してバス・ユニット５０と通信する。データは、信号X_BB_WRおよびX_BB_WRENを制御することにより、X_BB_Dで示すデータ・バスを介して、バスX_BB_A上に示されるアドレスを有するそれぞれのペイロード・バッファに書き込む、またはそこから読み取ることができる。信号X_BB_CMDは、トランシーバ・ユニット２０のトランシーバ有限状態機械２４を制御するが、信号X_BB_IRQ0およびX_BB_IRQ1はそれぞれ、トランシーバ信号処理チェーン装置３０内でクロック・イベントが発生した、またはパケット受信イベントが検出されたことを、図示しないベースバンド割込み制御装置に対して示すものである。
【００３１】
トランシーバ・ユニット２０は、ＲＦインタフェース３を介して無線フロントエンド４と通信する。トランシーバ信号処理チェーン装置３０は、インタフェース線X_RF_DATA_TXにおいて無線フレームを直列ビットストリームとして出力する。インタフェース線X_RF_DATA_RXは、着信する無線フレームを処理するために使用される。発信および着信の無線フレームは、インタフェース線X_RF_FREQが示す周波数で無線リンクを介して送信または受信される。制御情報は、線X_RF_CTRL上で、無線フロントエンド４とトランシーバ・ユニット２０の間で交換される。
【００３２】
トランシーバ制御装置２２では、２つ以上の通信装置（図示せず）間のタイミング同期が行われ、トランシーバ信号処理の各ステップがトランシーバ有限状態機械２４によって順番に配列され、発信パケットおよび着信パケットがパケット・コンポーザ（デコンポーザ）２３によって組立ておよび分解される。データを送信する際には、パケット・コンポーザ２３は、トランシーバ・バス２を介して適当なヘッダ・レジスタおよびアドレス指定されたペイロード・データ・バッファを読み取り、３２ビット幅の情報ブロックを直列化し、その結果生じた直列ビット・ストリングをトランシーバ信号処理チェーン装置３０に移す。データを受信する際には、着信ビット・ストリングパケット・コンポーザ（デコンポーザ）２３によって処理されて最終的に直列から並列に変換され、その後、情報ブロックが、ヘッダ・レジスタまたはアドレス可能バッファのいずれかに記憶される。これについては以下でさらに述べる。
【００３３】
矢印で示すように、ペイロード・データおよびヘッダ・データは、トランシーバ制御装置２２とトランシーバ信号処理チェーン装置３０の間で交換される。さらに、MODE信号、CONTROL信号、HOLD_OUT信号、HOLD_IN信号、HEC_OK信号、CRC_OK信号およびTRIGGER信号が、トランシーバ制御装置２２とトランシーバ信号処理チェーン装置３０の間で通信される。
【００３４】
図３を参照すると、以下では短縮して通信装置３０と呼ぶトランシーバ信号処理チェーン装置３０の概略図が示してある。通信装置３０は、ヘッダ誤り検査（ＨＥＣ）、白色化（ＷＨＩ）、順方向誤り訂正（ＦＥＣ）、アクセス・コード相関（ＡＣＣ）、巡回冗長検査（ＣＲＣ）、および暗号化（ＣＲＹ）の機能を実施するために必要ないくつかの信号処理ユニット４０を含み、各ボックスにはそれぞれの機能に応じた標識を付けてある。各信号処理ユニット４０は、入力および出力それぞれに多重化ユニット４２、４３を含む。これについては図４にさらに詳細に示す。信号処理ユニット４０は連続的に接続されるので、各信号処理ユニットはクロック線３２上で与えられる共通のクロック信号によって刻時される。さらに、各信号処理ユニット４０は、モード線３４、データ・バス３５、および制御線３６に接続される。制御信号MODE、HOLD_IN、およびHOLD_OUTは、データ・バス３５とともに、トランシーバ・チェーン内で信号処理ユニット４０を構成し、操作するために使用される。ホッピング周波数の選択は、ＨＦＳと示すホッピング周波数ユニット４１によって実行される。
【００３５】
トランシーバ有限状態機械２４は、マルチプレクサ４２、デマルチプレクサ４３および信号処理ユニット４０をモード線３４上の信号MODEで制御することによって、通信装置３０を送信モードおよび受信モードに構成することができる。送信モードにあるときには、これらの信号処理ユニット４０は、無線フレームがヘッダおよびペイロードから生成されるように構成され、互いに接続されている。ＭＴで示す送信用マルチプレクサを設けて、ヘッダ・パスとペイロード・パスを結合する。フレームは、ＲＦインタフェース線X_RF_DATA_TXにおいて、毎秒１Ｍｂｉｔの速度で直列連続ビットストリングとして出力される。受信モードにあるときには、これらの信号処理ユニット４０は、線X_RF_DATA_RXにおける着信無線フレームがヘッダおよびペイロードとしてパケット・デコンポーザ２３に転送される前に逆の順序で信号処理ユニット４０によって処理されるように構成され、互いに接続されている。したがって、ＭＲで示す受信用デマルチプレクサは、このビットストリームをヘッダおよびペイロードに分割するように構成されている。
【００３６】
送信装置３０の信号処理チェーンは、制御線３６を介して通信される、以下ではフロー制御情報と呼ぶデータ・パス・フロー制御を備えたパイプライン式信号処理アーキテクチャを基礎としている。このパイプライン中の全ての信号処理ユニット４０は、同じ信号処理ビルディング・ブロック構造を使用し、１ＭＨｚの共通のクロック信号で刻時される。送信用パスでフィードバック・フロー制御機構を使用し、受信用パスでフィードフォワード制御を使用することにより、各信号処理ユニット４０の入力と出力の間でコストのかかるデータ速度変換を行わずに、連続的な毎秒１ＭｂｉｔのビットストリームをそれぞれＲＦインタフェース３に供給する、またはそこから受け取ることができる。フロー制御情報は、ＯＲゲートを含む論理ユニット３８を介して、次の信号処理ユニット４０に転送される、またはその前の信号処理ユニット４０にフィードバックされる。ＭＣで示す制御デマルチプレクサが制御線３６内に配置され、ヘッダ・パス用のフロー制御情報およびペイロード・パス用のフロー制御情報を分離する。
【００３７】
図４は、１つの信号処理ユニット４０の一般的な構造の細部を示す図である。信号処理ユニットは、ここでは、クロック線３２上で与えられるクロック信号によって同期して刻時される、組合せ論理ユニット４４、データ入力レジスタ４５、２つの構成レジスタ４６および状態レジスタ４７を含む。組合せ論理ユニット４４と状態レジスタ４７とで、送信用パスおよび受信用パスで必要とされる信号処理ユニット４０の機能を実施する。信号処理ユニット４０は、線TX_DATA_INまたはRX_DATA_INのいずれかからビットストリングを受信するマルチプレクサ４２をその入力に含む。マルチプレクサ４２は、regData_in線を介して組合せ論理ユニット４４にデータを供給するデータ入力レジスタ４５に接続される。信号処理ユニット４０の出力には、デマルチプレクサ４３が設けられる。デマルチプレクサ４３は、組合せ論理ユニット４４からその入力を受け取り、送信モードであるか受信モードであるかによって、次の信号処理ユニットにTX_DATA_OUT信号に出力するか、または受信信号処理チェーン中でその次に続く信号処理ユニット４０に送られるRX_DATA_OUT信号を出力する。
【００３８】
レジスタ４５、４６、４７は、マルチプレクサ４２からのビットストリングを連続的に刻時し、外部にロード可能な構成値を記憶し、状態情報を保持して組合せ論理ユニット４４の入力にフィードバックするために使用される。
【００３９】
信号処理ユニット４０は、リセットおよび構成された後でデータ処理を介することができるようになる。信号RESTARTを生成すると、データ入力レジスタ４５および状態レジスタ４７はクリアされる。２つの信号RESTARTおよびLOADが生成されると、モード線３４上の外部信号MODEの値およびCONTROLデータ・バス３５上で与えられるその他のモジュール依存構成パラメータは、構成レジスタ４６に記憶される。信号RESTARTがリリースされると直ちに、線TX_DATA_INまたはRX_DATA_INで与えられるビットストリングは入力レジスタ４５にクロック・インされる。構成レジスタ４６および状態レジスタ４７に記憶されたこれらのビットおよびパラメータから、組合せ論理４４はビットストリングを生成し、このビットストリングが、線TX_DATA_OUTまたはRX_DATA_OUTからデマルチプレクサ４３を介して出力される。
【００４０】
フロー制御情報は、制御線３６を介して搬送される。信号HOLD_INが生成されると、論理ユニット３８は、HOLD_OUTおよびHOLDを生成し、これらはデータ入力レジスタ４５および状態レジスタ４７のクロックを不能にする。この場合には、信号処理ユニット４０は処理を停止する。すなわち、新たな入力値は無視され、信号処理ユニット４０の内部状態が変化せずに維持され、出力信号の値が保持される。
【００４１】
送信モードでは、信号処理ユニット４０がチャネルコード化を実行する、またはパリティ検査ビットを添付することがあるので、各信号処理ユニット４０の出力ビットストリングの長さは、常に入力ビットストリングの長さより長い（またはこれに等しい）。ビットストリングはともに同じ１ＭＨｚのクロック速度でクロック・アウトされるので、信号処理ユニット４０は、出力ビットストリング中に追加のビットを挿入するときには必ず、パイプライン中の先行する全ての信号処理ユニット４０をフリーズさせなければならない。先行する信号処理ユニット４０の停止は、信号STALLを生成することによって行われる。この信号STALLは、HOLDコマンドとして論理ユニット３８を通って制御線３６を伝播し、パイプライン中の先行する信号処理ユニット４０に戻る。このようにして、フィードバック・ループにより、送信パス中のデータ・フローが制御される。STALL信号は、論理ユニット３８を介して組合せ論理ユニット４４から送信され、HOLD信号は論理ユニット３８を介して組合せ論理ユニット４４に受信される。論理ユニット３８は、ここではＯＲゲートを含む。
【００４２】
受信モードでは、信号処理ユニット４０がチャネル復号を実行する、またはパリティ検査ビットを除去することがあるので、各信号処理ユニット４０の出力ビットストリングの長さは、常に入力ビットストリングの長さより短い（またはこれに等しい）。入力ビットストリングおよび出力ビットストリングは同じクロック信号で刻時されるので、各信号処理ユニット４０は、受信処理チェーン中の次の信号処理ユニット４０に対して、その出力に有効なデータがないことを示さなければならない。この場合には、パイプライン中の先行する全ての信号処理ユニット４０が、入力データの処理を停止しなければならない。パイプライン中の後続の全ての信号処理ユニット４０のフリーズは、信号STALLを生成することによって行われる。この信号STALLは、HOLDコマンドとして、論理ユニット３８を通って制御線３６上を次の信号処理ユニット４０に転送される。このようにして、フィードフォワード機構により、受信パス中のデータ・フローが制御される。
【００４３】
一般に、送信モードでも受信モードでも、同じ制御線３６を使用することができる。これにより構造が簡単になる。
【００４４】
図５は、バッファ・ユニット５０を示す概略図である。バッファ・ユニット５０は、ＡＳＢスレーブ制御装置５５およびバッファ・システム６０を含む。バッファ・システム６０は、ベースバンド・トランシーバ構成、パケット・ヘッダ記憶、割込み制御、ベースバンド制御および状態監視に必要な、メモリ制御装置５２と、ペイロード・バッファ６８と、トランシーバ構成およびヘッダ記憶レジスタ５３と、制御および状態レジスタ５４とを含む。バッファ・ユニット５０は、メモリ・マップ装置として、トランシーバ・バス２を介してベースバンド・トランシーバ・ユニット２０に、またシステム・バス１を介してＡＳＢマスタ、例えばマイクロ制御装置１１には見える。
【００４５】
ＡＳＢスレーブ制御装置５５は、１つのＡＳＢマスタとバッファ・システム６０の間のＡＭＢＡバスすなわちシステム・バス１を介した制御データおよびユーザ・データの交換を調整する。ＡＭＢＡバス・デコーダ５がチップ選択信号X_DSELASB0を使用可能にすることによってバッファ・ユニット５０を選択した場合には、ＡＳＢスレーブ制御装置５５は、アドレス・バスX_BA上で規定されたメモリ位置への、またはそこからの両方向データ・バスX_BDを介したＡＭＢＡ準拠の連続または不連続データ転送に必要な全てのＡＳＢバス制御信号（X_BWAIT、X_BERROR、X_BLAST、X_BWRITE、X_nBRESET、X_BLCK）を処理および生成する。さらに、ＡＳＢスレーブ制御装置５５は、メモリ制御装置５２に対して書込みクロック信号wr_clkおよび書込みイネーブル信号wr_enを生成し、信号bd_wrでデータ・バスX_DBを介したデータ転送方向を制御する。バッファ・ユニット５０とマイクロ制御装置１１の間の割込みは、インタフェース線X_IRQ0およびX_IRQ1上を搬送される。
【００４６】
バッファ・ユニット５０とトランシーバ・ユニット２０の間のトランシーバ・バス２を介した制御データおよびユーザ・データの交換は、トランシーバ・ユニット２０中に実装されたトランシーバ有限状態機械２４によって調整される。インタフェース信号については、図２に関連して示した。
【００４７】
トランシーバ構成およびヘッダ記憶レジスタ５３は、トランシーバ・ユニット２０を構成し、パケット・ヘッダ情報を記憶するために設けられる。これらのレジスタ５３は、システム・バス１およびトランシーバ・バス２に常に接続され、両バスからの同時読取りアクセスが可能であるが、書込みアクセス権は一方のバスにしかない。制御および状態レジスタ５４は、バッファ切替え、トランシーバ制御および割込み処理のためのレジスタを含む。制御および状態レジスタ５４の割込み制御装置は、クロック割込みやパケット受信割込みなどのマイクロ制御装置割込みイベントを生成するために設けられる。
【００４８】
図６は、バッファ・システム６０内のペイロード・バッファ６８の構成（メモリ・マップ）の詳細を示す図である。例えば７つのＡＣＬ ＴＸペイロード・バッファ６８、３つのＳＣＯ ＴＸペイロード・バッファ６８、１つのＡＣＬ ＲＸペイロード・バッファ６８、および１つのＳＣＯ ＲＸペイロード・バッファ６８を実装する場合には、１２行の記憶要素６５のアレイを形成する。各記憶要素６５は、第１の記憶ユニット６１および第２の記憶ユニット６２を含み、ここでは６４バイト記憶することができ、これにより３２ビットのセル１６個としてアドレス指定可能である。このメモリ構成により、ゲート数および電力消費の点で効率的にバッファが実装されることになり、また複数の記憶要素６５を選択して、これらを組み合わせて記憶ブロック６６にすることによって単一スロットまたは複数スロットのパケットに対して動的にメモリを割り振る柔軟性がもたらされる。各記憶要素６５は、第１のモードまたは第２のモードのいずれかになることができる。ペイロード・バッファ６８の最初の行は、あるＡＣＬ ＲＸペイロード・バッファの以前および現在のブロックを実施し、次の７行は、７つのＡＣＬ ＴＸペイロード・バッファの次および現在のブロックの実施に使用され、最後の４行のメモリは、１つのＳＣＯ ＲＸペイロード・バッファおよび３つのＳＣＯ ＴＸペイロード・バッファを実施する。各行は、第１の記憶ユニット６１および第２の記憶ユニット６２を含み、一方が現在のブロックを実施するためのものであり、もう一方が次または以前のブロックを実施するためのものである。各行は、トランシーバ・アドレス６４またはＡＭＢＡアドレス６３を使用して、１バイト・アドレス（例えば0x0000hから0x02FFh）でアドレス指定される。バッファ・システム６０がＡＭＢＡシステム・バス１を介してアドレス指定される場合には、このユニットのアドレス・ベース・オフセット（例えば0x08000000h）を付加しなければならない。このアドレス６３、６４を使用することにより、第２の処理ユニット２０としてのトランシーバ・ユニット２０、および第１の処理ユニット１０、１１としてのＡＭＢＡシステム・バス１に接続された任意の装置（例えば周辺ユニット１０またはマイクロ制御装置１１など）は、アドレス指定された記憶要素６５中の第１または第２の記憶ユニット６１、６２のいずれかに対する読取り／書込みアクセスを実行することができる。ただし、第１または第２の記憶ユニット６１、６２の選択は、第２の処理ユニット２０および第１の処理ユニット１０からの同時アクセスを回避するメモリ制御装置５２によって制御される。
【００４９】
図７は、第１および第２のアドレス・デコーダ７１、７２、ならびにデータの選択と、記憶要素６５および制御レジスタ５３、５４へのデータの書込みと、それらからのデータの読取りとを行う制御論理を含む、メモリ制御装置５２のさらなる細部を示す図である。メモリ位置は、システム・バス１から、または例えば８ビット幅のアドレス・バスなどのトランシーバ・バス２を介してトランシーバ・ユニット２０からアドレス指定される。メモリ領域を記憶要素６５のアレイに分割して記憶ブロック６６を構築することができるので、最初に８アドレス・ビットの４つの最上位ビット（ＭＳＢ）に基づいて１つの記憶要素６５を選択し、次いで残りの４つの最下位ビット（ＬＳＢ）に基づいてアドレス指定された記憶要素６５の１６個のメモリ・セルから１つを選択することにより、アドレスの復号は実行される。書込みアクセスの場合には、第１のアドレス・デコーダ７１は、ＭＡ１またはＭＢ１で示すデマルチプレクサを介して、書込みイネーブル信号を選択された記憶要素６５に経路指定する。読取りアクセスの場合には、ＭＡ２およびＭＢ２で示すマルチプレクサが、アドレス指定された記憶要素６５をシステム・バス１またはトランシーバ・バス２に接続する。１つの記憶要素６５または記憶ブロック６６の第１のモードと第２のモードの間の切替えは、マイクロ制御装置１１からアクセス可能なバッファ・スイッチ・レジスタ７６によって制御される。バッファ・スイッチ・レジスタ７６の各シングル・ビットＳｉは、１つの記憶要素６５に接続されたアクセス・スイッチ７５を含むスイッチ・サブシステム７４を制御する。
【００５０】
図８は、１つのアクセス・スイッチ７５が１つの記憶要素６５または記憶ブロック６６の第１のモードおよび第２のモードを達成する際にとりうる状態を示す概略図である。Ｓｉの値に応じて、１つまたは複数の記憶要素６５が、システム・バス１またはトランシーバ・バス２から生じるデータが適当な記憶要素６５に書込みまたは読み込みされるようにセットされる。１つのスイッチ・サブシステム７４内のアクセス・スイッチ７５は、同時に切り替えられる。
【００５１】
開示したいずれの実施形態も、図示または説明したその他の実施形態の１つまたは複数あるいはその両方と組み合わせることができる。これは、各実施形態の１つまたは複数の特徴についても同様である。
【図面の簡単な説明】
【００５２】
【図１】ベースバンド・システムの構成要素を示す概略図である。
【図２】トランシーバ・ユニットを示す概略図である。
【図３】トランシーバ信号処理チェーン装置を示す概略図である。
【図４】信号処理ユニットの細部をその接続線とともに示す図である。
【図５】バッファ・ユニットの概略図である。
【図６】ペイロード・バッファの構成を示す図である。
【図７】バッファ・システムの細部を示す図である。
【図８】バッファ・スイッチを示す概略図である。

Claims (20)

  1. 発信パケットおよび着信パケットを処理する通信装置（３０）であって、
    それぞれが共通のクロック信号（３２）で刻時される、連続的に接続された複数の信号処理ユニット（４０）と、
    各信号処理ユニット（４０）を送信モードと受信モードの間で切り替えるための、各信号処理ユニット（４０）に接続されたモード線（３４）と、
    各信号処理ユニット（４０）が接続された制御線（３６）であり、送信モードでは先行する信号処理ユニットの１つまたは複数にフロー制御情報を通信し、受信モードでは後続の信号処理ユニットの１つまたは複数にフロー制御情報を通信する該制御線（３６）とを含む装置。
  2. 発信パケットを処理する通信装置であって、
    それぞれが共通のクロック信号（３２）で刻時される、連続的に接続された複数の信号処理ユニット（４０）と、
    各信号処理ユニット（４０）が接続された制御線（３６）であり、先行する信号処理ユニット（４０）の１つまたは複数にフロー制御情報を通信する該制御線（３６）とを含む装置。
  3. 着信パケットを処理する通信装置であって、
    それぞれが共通のクロック信号（３２）で刻時される、連続的に接続されることにより信号処理チェーンを形成する複数の信号処理ユニット（４０）と、
    各信号処理ユニット（４０）が接続された制御線（３６）であり、信号処理チェーン中の後続の信号処理ユニット（４０）の１つまたは複数にフロー制御情報を通信する該制御線（３６）とを含む装置。
  4. 各信号処理ユニット（４０）が多重化ユニット（４２、４３）を含む、請求項１から３のいずれか一項に記載の装置。
  5. 各信号処理ユニット（４０）が、その入力にマルチプレクサ（４２）を含み、その出力にデマルチプレクサ（４３）を含む、請求項１から３のいずれか一項に記載の装置。
  6. 各信号処理ユニット（４０）が、論理ユニット（３８）を介して制御線（３６）に接続された、請求項１から３のいずれか一項に記載の装置。
  7. 論理ユニット（３８）がＯＲゲートを含む、請求項６に記載の装置。
  8. フロー制御情報がホールド情報を含み、このホールド情報は、該情報を受信した信号処理ユニット（４０）に処理を停止するよう指示するものである、請求項１から３のいずれか一項に記載の装置。
  9. 各信号処理ユニット（４０）が送信モードおよび受信モードで使用可能である、請求項１に記載の装置。
  10. 相互に接続されたトランシーバ制御装置（２２）と請求項１から９のいずれかに記載の通信装置（３０）とを含むトランシーバ・ユニット（２０）であって、バス・システム（２）を介してバッファ・ユニット（５０）と通信するようになされたトランシーバ・ユニット（２０）。
  11. 第１の処理ユニット（１０、１１）および第２の処理ユニット（２０）のデータを記憶するバッファ・システム（６０）であって、
    第１の記憶ユニット（６１）および第２の記憶ユニット（６２）をそれぞれ含む複数の記憶要素（６５）と、
    記憶要素（６５）を第１のモードと第２のモードの間で切り替えるための複数のスイッチ・サブシステム（７４）とを含み、
    第１のモードでは、第１の記憶ユニット（６１）がそれぞれ第１の処理ユニット（１０、１１）によってアドレス指定可能であり、第２の記憶ユニット（６２）がそれぞれ第２の処理ユニット（２０）によってアドレス指定可能であり、
    第２のモードでは、第２の記憶ユニット（６２）がそれぞれ第１の処理ユニット（１０、１１）によってアドレス指定可能であり、第１の記憶ユニット（６１）がそれぞれ第２の処理ユニット（２０）によってアドレス指定可能であることを特徴とするバッファ・システム。
  12. 各記憶要素（６５）が複数のセルを含む、請求項１１に記載のバッファ・システム。
  13. 第１の処理ユニット（１０、１１）でデータの書込みおよび読取りを行う１つの記憶要素（６５）を選択するための第１のアドレス・デコーダ（７１）をさらに含む、請求項１１に記載のバッファ・システム。
  14. 第２の処理ユニット（２０）でデータの書込みおよび読取りを行う１つの記憶要素（６５）を選択するための第２のアドレス・デコーダ（７２）をさらに含む、請求項１１に記載のバッファ・システム。
  15. 各スイッチ・サブシステム（７４）が複数のアクセス・スイッチ（７５）を含む、請求項１１に記載のバッファ・システム。
  16. 各スイッチ・サブシステム（７４）を制御するためのバッファ・スイッチ・レジスタ（７６）を有する制御ユニット（５２）をさらに含む、請求項１１および１５に記載のバッファ・システム。
  17. バス・システム（２）を介して接続された、請求項１から９のいずれかに記載の通信装置（３０）と、請求項１１から１６のいずれかに記載のバッファ・システム（６０）とを含む、ベースバンド・システム。
  18. 第１の記憶ユニット（６１）および第２の記憶ユニット（６２）をそれぞれ含む複数の記憶要素（６５）を含むバッファ・システム（６０）に、第１の処理ユニット（１０、１１）および第２の処理ユニット（２０）のデータを記憶する方法であって、
    各記憶要素（６５）を第１のモードと第２のモードの間で切り替えるステップと、
    第１のモードにあるときには、第１の処理ユニット（１０、１１）によって第１の記憶ユニット（６１）のそれぞれをアドレス指定し、第２の処理ユニット（２０）によって第２の記憶ユニット（６２）のそれぞれをアドレス指定するステップと、
    第２のモードにあるときには、第１の処理ユニット（１０、１１）によって第２の記憶ユニット（６２）のそれぞれをアドレス指定し、第２の処理ユニット（２０）によって第１の記憶ユニット（６１）のそれぞれをアドレス指定するステップとを含む方法。
  19. 複数の記憶要素（６５）を選択するステップと、これらを組み合わせて、第１の記憶ブロックおよび第２の記憶ブロックを含む１つまたは複数の記憶ブロック（６６）にするステップとをさらに含む、請求項１８に記載の方法。
  20. 各記憶ブロック（６６）を第１のモードと第２のモードの間で切り替えるステップと、
    第１のモードにあるときには、第１の処理ユニット（１０、１１）によって第１の記憶ブロックのそれぞれをアドレス指定し、第２の処理ユニット（２０）によって第２の記憶ブロックのそれぞれをアドレス指定するステップと、
    第２のモードにあるときには、第１の処理ユニット（１０、１１）によって第２の記憶ブロックのそれぞれをアドレス指定し、第２の処理ユニット（２０）によって第１の記憶ブロックのそれぞれをアドレス指定するステップとをさらに含む、請求項１９に記載の方法。
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