JPH02244836A - 多重通信におけるデータ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要） 多重通信におけるデータ転送装置に関し、多重化のチャ
ネル数に係わらずＤＭＡ転送に要する時間が最小限にと
どめられ、ＣＰＵのデータ処理能力の低下を防止したデ
ータ転送装置を提供することを目的とし、 中央処理装置により続み出され又は書き込まれる複数の
チャネルのデータを格納するメモリと、前記各チャネル
のデータの信号変換を行うためにそれぞれのチャネルに
対応して設けられたシリアルパラレル変換部と、前記メ
モリと前記各シリアルパラレル変換部との間でのデータ
転送を制御するＤＭＡｌｌ１１部と前記各シリアルパラ
レル変換部との間で転送されるデータのフレーム分解又
は組み立てを行うフレーム分解組立部と、を有した多重
通信におけるデータ転送装置であって、前記メモリは、
少なくともチャネル数のメモリバンクから構成され、前
記各メモリバンクと前記シリアルパラレル変換部との間
にはそれぞれ独立したデータバスが設けられ、前記ＤＭ
Ａ制御部は、前記各メモリバンクと前記各シリアルパラ
レル変換部との間でのデータ転送が各チャネル並行して
行われるように制御するように構成する。

（産業上の利用分野） 本発明は多重通信におけるデータ転送装置に関する。

一般に、ネットワーク網などを構成するコンピュータシ
ステムでは、１つの伝送路を複数種（複数チャネル）の
データの通信路とする多重通信方式によるデータ通信が
行われている。

また、データ通信に際して、データを格納した主記憶装
置（メモリ）と入出力装置との間で高速にデータを転送
するため、ＣＰＵ　（中央処理装置）を介することなく
、メモリと入出力装置との間で直接にデータを転送する
ＤＭＡ　（ダイレクトメモリアクセス）転送が行われて
いる。

ＤＭＡ転送の期間は、ＣＰＵとデータバスとが切り離さ
れ、実質的にＣＰＵが停止（以下「ホールド」という）
状態となる。このため、ＤＭＡ転送を効率よく、単時間
に行い得るデータ転送装置が要求されている。

〔従来の技術〕

第３図は従来のデータ転送装置６０のブロック図、第４
図は従来のデータ転送装置６０の動作を示すタイミング
チャートである。

データ転送装置６０は、ｃｐｕ　（中央処理装置）６１
、チャネルＡ〜チャネルＣの３チヤネルのデータを格納
するメモリ６２、各チャネルに対応して設けられた人出
カバソファ７１〜７３、メモリ６２と各入出力バッファ
７１〜７３との間でのデータ転送を制御するＤＭＡＩＪ
Ｉｆｆ１回路６３、各人出カバソファ７１〜７３と伝送
路６５との間に挿入され各入出力バッファ７１〜７３か
ら転送されたデータのフレーム（伝送周Ｍ）毎の多重化
（フレーム組み立て）及び受信多重データの各チャネル
へのデータの分解（フレーム分解）を行うフレーム分解
組立回路６４から構成されている。

人出力バッファ７１は、ＤＭＡ制御回路６３との各種信
号の送受を行うＤＭＡ回路８１と、データの直並列変換
を行うシリアルパラレル変換回路９１とから構成され、
同様に入出力バンファ７２はＤＭＡ回路８２とシリアル
パラレル変換回路９２とから構成され、入出力バンファ
７３はＤ　Ｍ　、６゜回路８３とシリアルパラレル変換
回路９３とから構成されている。

ＣＰＵ６１、メモリ６２及びＤＭＡ回路８１〜８３は、
データバスＤＢによって互いに接続されており、Ｄ　Ｍ
　Ａ　ＩＩ＋御回路６３は、ＣＰＵ６１とバス要求信号
Ｓ１０及びバス応答信号３１１の送受を行う。

通常はＣＰＵ６１がデータバスＤＢの支配権を有してお
り、ＣＰＵ６１によってメモリ６２のアクセスが行われ
、メモリ６２へ各種データが書き込まれ又はメモリ６２
からデータが読み出されるが、多重データ通信時にはデ
ータバスＤＢがＣＰＵ６１から切り離され、ＣＰＵはホ
ールド状態となる。

例えば、第４図に示す多重データの受信の場合には、フ
レーム分解組立回路６４は、伝送路６５からシリアル入
力された多重データＭＤのフレーム分解を行い、フレー
ム分解された各チャネルＡ〜Ｃのデータはそれぞれ入出
カバソファ７１〜７３の各シリアルパラレル変換回路９
１〜９３によりパラレルデータに変換された後、各シリ
アルパラレル変換回路９１〜９３の内部バッファ内に一
旦格納される。１つの受信フレームに対応する各チャネ
ルＡ〜Ｃのデータが格納されると、各ＤＭＡ回路８１〜
８３からＤＭＡ制御回路６３へＤＭＡ要求信号５１２ａ
ｘｃが送られ、ＤＭＡ制御回路６３からＣＰＵ５１ヘバ
ス要求信号５１０が送られる。

このバス要求信号３１０を受けてＣＰＵ６１は、データ
バスＤＢを切り離し、データバスＤＢが開放されたこと
を示すバス応答信号５１１（アクティブハイ）をＤＭＡ
ｌｌｌ１１１回路６３へ送る。ＤＭＡ制御回路６３は、
各チャネルＡ−Ｃ間に定められた優先順位に従って各Ｄ
ＭＡ回路８１〜８３へＤＭＡ応答信号５１３ａｘｃを送
る。データ転送装置６０では、チャネＪしＡ、チ中ネ７
Ｌ／　Ｂ　、チ・ヤネルＣの順に優先順位が定められて
いるので、ＤＭＡ制御回路６３からは、まず、ＤＭＡ回
路８１に対してＤＭＡ応答信号５１３ａが送られ、デー
タバスＤＢを介して人出力バッファ７１からメモリ６２
ヘチヤネルＡのデータのＤＭＡ転送が行われる。

入出力バッファ７１からのＤＭＡ転送が終了すると、Ｄ
ＭＡ応答信号５１３ａは非アクティブとなり、代わって
０ＭＡｌｌ１制御回路６３からＤＭＡ回路８１へＤＭＡ
応答信号５１３ｂが送られ、人出力バッファ７２からメ
モリ６２ヘチヤネルＢのデータのＤＭＡ転送が行われる
。同様にＤＭＡ応答信号５１３ｃを受けて開始された入
出力バッファ７３からのチャネルＣのデータのＤＭＡ転
送が終了すると、バス要求信号ＳＩＯが非アクティブと
なり、バス応答信号Ｓｌｌも非アクティブとなってデー
タバスＤＢの支配権がＣＰＵ６１に戻る。データバスＤ
ＢがＣＰＵ６１から切り離されている間、つまり、バス
応答信号Ｓｌｌがアクティブとなっている間においてＣ
ＰＵ６１はホールド状態となる。

〔発明が解決しようとする課題〕

一般に多重通信においては、通信のフレーム毎に複数の
チャネルのそれぞれのデータに対するＤＭＡ転送が集中
的に行われる。

しかしながら、従来のデータ転送装置６０では、各チャ
ネルに対するＤＭＡ転送が上述のように１チヤネルずつ
順次実行されるので、多重化のチャネル数が増加する程
、ＤＭＡ転送に要する時間が増大する。

このため、ＣＰＵ６１のホールド状態の期間が長くなり
、ＣＰＵ６１のデータ処理能力が低下するといった問題
があった。

本発明は、上述の問題に鑑み、多重化のチャネル数に係
わらずＤＭＡ転送に要する時間が最小限にとどめられ、
ＣＰＵ６１のデータ処理能力の低下を防止したデータ転
送装置を提供することを目的としている。

〔課題を解決するための手段〕

本発明は、上述の課題を解決するため、第１図に示すよ
うに、中央処理装置１１により読み出され又は書き込ま
れる複数のチャネルＡ−ＣのデータＰ　Ｄ　ａ　％　Ｃ
を格納するメモリ１２と、前記各チャネルＡ−Ｃのデー
タＰ　Ｄ　ａ　−ｃの信号変換を行うためにそれぞれの
チャネルに対応して設けられたシリアルパラレル変換部
４１〜４３と、前記メモリ１２と前記各シリアルパラレ
ル変換部４１〜４３との間でのデータ転送を制御するＤ
ＭＡ制御部１３と前記各シリアルパラレル変換部４１〜
４３との間で転送されるデータＳ　Ｄ　ａ　−ｃのフレ
ーム分解又は組み立てを行うフレーム分解組立部１４と
、を有した多重通信におけるデータ転送装置１であって
、前記メモリ１２は、少なくともチャネル数のメモリバ
ンク１２ａｚｃから構成され、前記各メモリバンク１２
ａ−ｃと前記シリアルパラレル変換部４１〜４３との間
にはそれぞれ独立したデータバスＤ　Ｂ　ａ　−ｃが設
けられ、前記ＤＭＡＩ制御部１３は、前記各メモリバン
ク１２ａ−ｃと前記各シリアルパラレル変換部４１〜４
３との間でのデータ転送が各チャネル並行して行われる
ように制御することを特徴として構成される。

〔作　用） メモリ１２は、中央処理装置１１により読み出され又は
書き込まれる複数のチャネルＡ−Ｃのデータを格納する
。

各チャネルＡ〜Ｃに対応して設けられたシリアルパラレ
ル変換部４１〜４３は、それぞれ各チャネルのデータＰ
　Ｄ　ａ　−ｃの信号変換を行う。

ＤＭＡ１１１１８部１３は、メモリ１２と各シリアルパ
ラレル変換部４１〜４３との間でのデータ転送を制御す
る。

フレーム分解組立部１４は、各シリアルパラレル変換部
４１〜４３との間で転送されるデータＳＤ　ａ　−ｃの
フレーム分解又は組み立てを行う。

メモリ１２は、少なくともチャネル数のメモリバンク１
２ａ−ｃから構成され、各メモリバンク１２ａ〜Ｃと各
シリアルパラレル変換部４１〜４３との間にはそれぞれ
独立したデータバスＤＢａ〜Ｃが設けられる。

ＤＭＡ！！１１１ｍ部１３は、各メモリバンク１２ａ〜
Ｃと各シリアルパラレル変換部４１〜４３との間でのデ
ータ転送が各チャネル並行して行われるように制御する
。

Ｃ実施例］ 以下、本発明の実施例を図面を参照しつつ説明する。

第１図は本発明に係るデータ転送装置１のブロック図、
第２図は本発明に係るデータ転送装置１の動作を示すタ
イミングチャートである。

第１図において、データ転送袋Ｗ１は、ＣＰｔＪｌｌに
より続み出され又は書き込まれる３チヤネル（チャネル
Ａ−Ｃ）のデータなどを格納するメモリ１２と、各チャ
ネルＡ−Ｃのデータの信号変換を行うためにそれぞれの
チャネルに対応して設けられた入出力バッファ２１〜２
３と、メモリ１２と各入出カバソファ２１〜２３との間
でのデータ転送を制御するＤＭＡ１ｌｉ制御回路１３と
、各入出力バッファ２１〜２３との間で転送されるデー
タのフレーム分解又は組み立てを行うフレーム分解組立
回路Ｉ４とを存している。

メモリ１２は、各チャネルＡ−Ｃのデータを格納するた
めのメモリバンク１２ａ−ｅ、及びＣＰＵ１１による演
算処理のためのメモリバンク１２ｄから構成されている
。符号の添字、ａ、　　ｂ、　　ｃはそれぞれチャネル
Ａ、Ｂ、Ｃに対応する（以下同じ）、各メモリバンク１
２ａ−ｃと各入出力バッファ２１〜２３とは、それぞれ
トランシーバ４１ａ−ｃを介して各チャネル毎に独立し
た専用データバスＤ　Ｂ　ａ　−ｃによって接続されて
おり、各メモリバンク１２ａ−ｃと入出カバソファ２１
〜２３との間でのデータ転送は、ＣＰＵＩＩとバス要求
信号ＳＯ及びバス応答信号Ｓ１の送受を行うＤＭＡ１ｌ
！？１１回路１３によって各チャネル並行して行われる
ように制御される。

入出カバソファ２１〜２３は、それぞれＤＭＡ回路３１
〜３３と、シリアルパラレル変換回路４１〜４３とから
構成され、各ＤＭＡ回路３１〜３３とＤＭＡ制御回路１
３との間で、それぞれ送信ＤＭＡ要求信号Ｓ　２２　ａ
　−ｃ、受信ＤＭＡ要求信号３２３　ａ−ｃ、　ＤＭＡ
応答信号Ｓ　９　ａ　−ｃ、送信終了信号５２４ａ−ｅ
、及び受信終了信号Ｓ２５　ａ　−ｃの送受が行われる
。また、シリアルパラレル変換回路４１〜４３では専用
データバスＤＢを介してデータ転送されるデータに対す
る直並列変換が行われる。

ｃｐｕｔ　ｉ、メモリ１２、ＤＭＡ制御回路１３、及ヒ
フレーム分解組立回路１４は、ローカルバスＬＢによっ
て互いに接続されており、ローカルバスＬＢと専用デー
タバスＤ　Ｂ　ａ　−ｃのそれぞれはトランシーバ６１
ａ−ｃを介して接続されている。

以上のように構成されたデータ転送装置１の動作を第２
図を参照しつつ説明する。

通常は、ＣＰＵＩＩによりローカルバスＬＢを介してメ
モリ１２に対するデータの書き込み又は読み出しが行わ
れる。すなわち、ＣＰＵ６１によりＣＰＵステータスデ
ータバスＳＢ及びＣＰ　ｔＪアドレスバスＡＢを介して
メモリ制御回路１６が制御され、メモリ制御回路１６に
より制御信号バスＣＢ　ａ　ｙ　ｄを介して各メモリバ
ンク１２ａ〜ｄヘロウアドレスストローブ信号、カラム
アドレスストローブ信号、メモリアドレス、ライト信号
、及びリード信号が適時与えられ、メモリ１２に対する
アクセスが行われる。

多重通信を行う場合には、ＣＰＵＩＩは、ＤＭＡ制御回
路１３、各シリアルパラレル変換回路４１〜４３、ＤＭ
Ａ回路３１〜３３、及びフレーム分解組立回路１４の初
期設定を行う０次に、フレーム分解組立回路１４を通信
状態とする。

送信を行う場合には、ＣＰＵＩ　Ｉは、各チャネルＡ−
Ｃのシリアルパラレル変換回路４１〜４３に対して送信
すべきデータ長（バイト数）を設定する。各シリアルパ
ラレル変換回路４１〜４３がＤＭＡ回路３１〜３３へ送
信を要求すると、ＤＭＡ回路３１〜３３はそれぞれＤＭ
Ａ＠御回路１３へ送信ＤＭＡ要求償号Ｓ　２２　ａ　−
ｃを送る。

Ｄ　Ｍ　Ａ　ＩＩＪ御回路１３は、各チャネルＡ−Ｃか
らの送信ＤＭＡ要求償号５２２ａ〜Ｃが全てアクティブ
となった時点で、ＣＰＵＩＩヘバス要求信号ＳＯを送る
。ＣＰＵＩＩは、バス要求信号ＳＯを受けると、現在実
行中の処理が終了した後、バス応答信号Ｓ１をＤＭＡ制
御回路１３へ送ってホールド状態となる。バス応答信号
Ｓｌを受けたＤＭＡ制御回路１３は、各ＤＭＡ回路３１
〜３３へＤＭＡ応答信号Ｓ　９　ａ　ｗ　ｃを送る。

各チャネルＡ−ＣのＤＭＡ回路３１〜３３は、同一のク
ロックに従い同期して動作するので、ＤＭＡ応答信号Ｓ
９ａ〜Ｃを受けたＤＭＡ回路３１〜３３は、同時にＤＭ
Ａ転送を開始する。すなわち、メモリ制御回路１６へＤ
ＭＡアドレスＤＡａ〜Ｃ及びリードライト信号ＤＷＲａ
〜Ｃが送られ、各チャネルＡ−ＣのパラレルデータＰＤ
ａＮＣが、各メモリバンク１２ａｘｃからそれぞれ専用
データバスＤ　Ｂ　ａ　％　Ｃを介して、各シリアルパ
ラレル変換回路４１〜４３へ並行してＤＭＡ転送されて
格納される。

ＤＭＡ転送が終了したチャネルのシリアルパラレル変換
回路４１〜４３では、パラレルデータＰＤ　ａ　−ｃの
シリアルデータＳ　Ｄ　ａ　−ｃへの変換が行われ、シ
リアルデータＳ　Ｄ　ａ　−ｃはフレーム分解組立回路
１４へ送られる。フレーム分解組立回路１４は、各チャ
ネルＡ−ＣのシリアルデータＳＤ　ａ　ｗ　ｃに対して
時分割による多重化を行い、１つの送信フレームに組み
立てられた送信多重データＭＤＩは、受信データ及び送
信データを同時に伝送する全２重の伝送路１５から送り
出される。

なお、伝送路１５のフレーム通信速度に応じて、ＤＭＡ
転送のタイミングが定められるので、各チャネルＡ−Ｃ
において各シリアルパラレル変換回路４１〜４３とフレ
ーム分解組立回路１４との間のデータ転送速度が異なっ
ていても各チャネルＡ〜Ｃ毎のＤＭＡ転送に影響は現れ
ない。

各シリアルパラレル変換回路４１〜４３が設定されたバ
イト数のデータ送出が終了したチャネルに対応する各Ｄ
ＭＡ回路３１〜３３からはＤＭＡ制御回路１３へ送信終
了信号５２４ａ−ｃ（アクティブハイ）が送られる。第
２図の例では、送信フレーム１においてチャネルＣのデ
ータ送出が終了しており、ＤＭＡ回路３３から送信終了
信号５２４ｃが送られる。

送信終了信号５２４ａ−ｃを受けると、ＤＭＡ制御回路
１３は、送信の終了したチャネルを切り離す、つまり、
送信の終了したチャネルの入出力バッファ２１〜２３の
送信制御を停止する。切り離されたチャネルにおいては
、次の送信フレーム（送信フレーム２）で終結フラグが
通信先へ送出される。

受信を行う場合は、ＣＰＵＩ　１は、各シリアルパラレ
ル変換回路４１〜４３を受信状態とする。

伝送路１５から入力された受信多重データＭＤ２は、フ
レーム分解組立回路１４で各チャネルＡ〜Ｃのシリアル
データＳＤａ〜Ｃにフレーム分解されてシリアルパラレ
ル変換回路４１〜４３へ送られる。各シリアルパラレル
変換回路４１〜４３は、受信したシリアルデータＳ　Ｄ
　ａ　ｗ　ｃをパラレルデータＰ　Ｄ　ａ　−ｃ　ヘ変
換し、ＤＭＡ回路３１〜３３に対して受信処理の要求を
行う、各ＤＭＡ回路３１〜３３は、ＤＭＡ制御回路１３
へ受信ＤＭＡ要求信号５２３ａｚｃを送る。

以降は、送信時と同様に、バス要求信号ＳＯ、バス応答
信号Ｓ１、及びＤＭＡ応答信号Ｓ９ａ〜Ｃの送受が行わ
れ、各入出力バッフ１２１〜２３からそれぞれ専用デー
タバスＤ　Ｂ　ａ　−ｙ　ｃを介して各メモリバンク１
２ａ−ｘｃへ各チャネルＡ−Ｃのデータが並行してＤＭ
Ａ転送される。

各シリアルパラレル変換回路４１〜４３は、終結フラグ
を受信すると、受信を終了するとともに、ＤＭＡ制御回
路１３へ受信終了信号Ｓ　２５　ａ　ｗ　ｃ（アクティ
ブハイ）を送る。第２図の例では、受信フレーム２のチ
ャネルＢにおいて終結フラグが受信されており、ＤＭＡ
回路３２から受信終了信号５２５ｂが送られる。

受信終了信号Ｓ　２５　ａ　％　Ｃを受けると、ＤＭＡ
制御回路１３は、受信の終了したチャネルの切り離しを
行う。

上述の実施例においては、各シリアルパラレル変換回路
４１〜４３毎にＤＭＡ回路３１〜３３を設けた入出力バ
ッファ２１〜２３を例示したが、各シリアルパラレル変
換回路４１〜４３に対して１つのＤＭＡ回路を設け、送
信時及び受信時において各チャネルＡ−Ｃについて同時
にＤＭＡ転送を行うようにしてもよい。

上述の実施例において、多重化のチャネル数は２以上の
任意の数とすることができる。

〔発明の効果〕

本発明によると、多重化のチャネル数に係わらず通信の
データのＤＭＡ転送に要する時間が最小限にとどめられ
、中央処理装置のデータ処理能力の低下を防止すること
ができる。

【図面の簡単な説明】

第１図は本発明に係るデータ転送装置のブロック図、 第２図は本発明に係るデータ転送装置の動作を示すタイ
ミングチャート、 第３図は従来のデータ転送装置のブロック図、第４図は
従来のデータ転送装置の動作を示すタイミングチャート
である。 図において、 １はデータ転送装置、 １１はＣＰｔＪ　（中央処理装置）、 １２はメモリ、 １２ａ、１２ｂ、１２ｃはメモリバンク、１３はＤＭＡ
制御回路（ＤＭＡｉｔｌｌｌｉ部）、１４はフレーム分
解組立回路（フレーム分解組立部）、 ４１．４２．４３はシリアルパラレル変換回路（シリア
ルパラレル変換部）、 Ａ、Ｂ、Ｃはチャネル、 ＤＢａ、ＤＢｂ、ＤＢｃは専用データバス（データバス
）である。

Claims (1)

【特許請求の範囲】
1. （１）中央処理装置（１１）により読み出され又は書き
   込まれる複数のチャネル（Ａ）〜（Ｃ）のデータを格納
   するメモリ（１２）と、 前記各チャネル（Ａ）〜（Ｃ）のデータ（ＰＤａ）〜（
   ＰＤｃ）の信号変換を行うためにそれぞれのチャネルに
   対応して設けられたシリアルパラレル変換部（４１）〜
   （４３）と、 前記メモリ（１２）と前記各シリアルパラレル変換部（
   ４１）〜（４３）との間でのデータ転送を制御するＤＭ
   Ａ制御部（１３）と、前記各シリアルパラレル変換部（
   ４１）〜（４３）との間で転送されるデータ（ＳＤａ）
   〜（ＳＤｃ）のフレーム分解又は組み立てを行うフレー
   ム分解組立部（１４）と、 を有した多重通信におけるデータ転送装置（１）であっ
   て、 前記メモリ（１２）は、少なくともチャネル数のメモリ
   バンク（１２ａ）〜（１２ｃ）から構成され、 前記各メモリバンク（１２ａ）〜（１２ｃ）と前記シリ
   アルパラレル変換部（４１）〜（４３）との間にはそれ
   ぞれ独立したデータバス（ＤＢａ）〜（ＤＢｃ）が設け
   られ、 前記ＤＭＡ制御部（１３）は、 前記各メモリバンク（１２ａ）〜（１２ｃ）と前記各シ
   リアルパラレル変換部（４１）〜（４３）との間でのデ
   ータ転送が各チャネル並行して行われるように制御する
   ことを特徴とする多重通信におけるデータ転送装置