JPH04372241A - 伝送装置 - Google Patents
伝送装置Info
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- JPH04372241A JPH04372241A JP3177502A JP17750291A JPH04372241A JP H04372241 A JPH04372241 A JP H04372241A JP 3177502 A JP3177502 A JP 3177502A JP 17750291 A JP17750291 A JP 17750291A JP H04372241 A JPH04372241 A JP H04372241A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- data bus
- line interface
- interface section
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 23
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、伝送装置に関し、特に
通信サービスの中継装置として機能する加入者系の伝送
装置に関するものである。
通信サービスの中継装置として機能する加入者系の伝送
装置に関するものである。
【０００２】図３は、このような伝送装置が用いられる
全体のシステム系統を示しており、伝送装置１０はサー
ビス端末としての加入者端末２０と交換機３０との間に
接続されるもので、この場合の加入者端末２０は種々の
ビットレートの端末が含まれることから伝送装置１０に
おいてもこのようなビットレートの多様化に対応する必
要がある。
全体のシステム系統を示しており、伝送装置１０はサー
ビス端末としての加入者端末２０と交換機３０との間に
接続されるもので、この場合の加入者端末２０は種々の
ビットレートの端末が含まれることから伝送装置１０に
おいてもこのようなビットレートの多様化に対応する必
要がある。
【０００３】
【従来の技術】図４は、従来の加入者系の伝送装置を示
したもので、図示のように一つの伝送装置で多数の加入
者端末２０に対してサービスを提供できるようにするた
め、多くの加入者ラインインタフェース部（以下、「１
」で総称することがある）を具備している。
したもので、図示のように一つの伝送装置で多数の加入
者端末２０に対してサービスを提供できるようにするた
め、多くの加入者ラインインタフェース部（以下、「１
」で総称することがある）を具備している。
【０００４】即ち、各加入者ラインインタフェース部１
が提供するサービスは一様でなくアナログ信号の音声電
話サービスや、ＩＳＤＮ或いは広帯域ディジタルサービ
スなど様々なものが存在しており、音声電話サービスの
場合には例えば６４ｋｂｐｓの低いビットレートのアナ
ログ信号に対しては図示のように加入者ラインインタフ
ェース部ＳＬＩ（Ａ）が用いられ、ビットレートの高い
例えば１．５３６ ＭｂｐｓのプライマリレートＩＳＤ
Ｎサービスの場合には、加入者ラインインタフェース部
ＳＬＩ（Ｂ）が用いられる。尚、低速用のの加入者ライ
ンインタフェース部ＳＬＩ（Ａ）においては、図示して
いないが、入力したアナログ信号を内部でＰＣＭ変換し
てディジタル信号として出力している。
が提供するサービスは一様でなくアナログ信号の音声電
話サービスや、ＩＳＤＮ或いは広帯域ディジタルサービ
スなど様々なものが存在しており、音声電話サービスの
場合には例えば６４ｋｂｐｓの低いビットレートのアナ
ログ信号に対しては図示のように加入者ラインインタフ
ェース部ＳＬＩ（Ａ）が用いられ、ビットレートの高い
例えば１．５３６ ＭｂｐｓのプライマリレートＩＳＤ
Ｎサービスの場合には、加入者ラインインタフェース部
ＳＬＩ（Ｂ）が用いられる。尚、低速用のの加入者ライ
ンインタフェース部ＳＬＩ（Ａ）においては、図示して
いないが、入力したアナログ信号を内部でＰＣＭ変換し
てディジタル信号として出力している。
【０００５】これらの加入者ラインインタフェース部１
は共通のデータバス２を介して信号処理装置３に接続さ
れており、この信号処理装置３は、データバス２に接続
されたバスインタフェース部３１と、このバスインタフ
ェース部３１に接続されて高付加価値の信号処理を行う
信号処理部３２と、交換機３０（図３参照）に接続され
る伝送路インタフェース部３３とで構成されている。 尚、このような伝送装置においては、ラインインタフェ
ース部１と信号処理装置３とを接続するデータバス２の
本数をその構造上少なくする必要があるため、時分割多
重化させてデータバス２に送出するのが一般的である。
は共通のデータバス２を介して信号処理装置３に接続さ
れており、この信号処理装置３は、データバス２に接続
されたバスインタフェース部３１と、このバスインタフ
ェース部３１に接続されて高付加価値の信号処理を行う
信号処理部３２と、交換機３０（図３参照）に接続され
る伝送路インタフェース部３３とで構成されている。 尚、このような伝送装置においては、ラインインタフェ
ース部１と信号処理装置３とを接続するデータバス２の
本数をその構造上少なくする必要があるため、時分割多
重化させてデータバス２に送出するのが一般的である。
【０００６】
【発明が解決しようとする課題】上記のような従来例に
おいて、各ラインインタフェース部１がサービスを提供
するためには、種々のサービスに必要なデータのビット
レートの高低に関係なくそのデータを信号処理装置３に
伝える必要があるため、高速のデータバスが優先的に必
要となる。
おいて、各ラインインタフェース部１がサービスを提供
するためには、種々のサービスに必要なデータのビット
レートの高低に関係なくそのデータを信号処理装置３に
伝える必要があるため、高速のデータバスが優先的に必
要となる。
【０００７】即ち、例えば２４個の加入者ラインインタ
フェース部１のデータを１本のデータバス２に時分割多
重化させて送出するものであり、各加入者ラインインタ
フェース部１はプライマリレートＩＳＤＮまで対応可能
であると仮定すると、この共通のデータバス２のビット
レートは、１．５３６ Ｍｂｐｓ×２４＝３６．８６４
Ｍｂｐｓとなる。
フェース部１のデータを１本のデータバス２に時分割多
重化させて送出するものであり、各加入者ラインインタ
フェース部１はプライマリレートＩＳＤＮまで対応可能
であると仮定すると、この共通のデータバス２のビット
レートは、１．５３６ Ｍｂｐｓ×２４＝３６．８６４
Ｍｂｐｓとなる。
【０００８】若し、このデータバス２に３６．８６４
Ｍｂｐｓ のビットレートを用いたとして、２４個の加
入者ラインインタフェース部１の内の殆どが音声電話サ
ービス用のものであったとすると、不必要にデータバス
２の速度が早くなってしまい信号処理装置３での消費電
力を著しく高めてしまうという問題点があった。
Ｍｂｐｓ のビットレートを用いたとして、２４個の加
入者ラインインタフェース部１の内の殆どが音声電話サ
ービス用のものであったとすると、不必要にデータバス
２の速度が早くなってしまい信号処理装置３での消費電
力を著しく高めてしまうという問題点があった。
【０００９】従って、本発明は、外部伝送路を終端する
複数のラインインタフェース部をデータバスを介して信
号処理装置に接続した伝送装置において、データバスの
速度を有効に設定することより消費電力を軽減すること
を目的とする。
複数のラインインタフェース部をデータバスを介して信
号処理装置に接続した伝送装置において、データバスの
速度を有効に設定することより消費電力を軽減すること
を目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る伝送装置においては、図１に原理的に
示すように、データバス２が低速用データバス２Ａと高
速用データバス２Ｂとを含み、信号処理装置３が該低速
用データバス２Ａと高速用データバス２Ｂとにそれぞれ
接続された低速用インタフェース部３Ａと高速動作時の
み動作起動される高速用インタフェース部３Ｂとを含み
、各ラインインタフェース部１が自己のビットレートに
合った該データバス２のみに接続されている。
め、本発明に係る伝送装置においては、図１に原理的に
示すように、データバス２が低速用データバス２Ａと高
速用データバス２Ｂとを含み、信号処理装置３が該低速
用データバス２Ａと高速用データバス２Ｂとにそれぞれ
接続された低速用インタフェース部３Ａと高速動作時の
み動作起動される高速用インタフェース部３Ｂとを含み
、各ラインインタフェース部１が自己のビットレートに
合った該データバス２のみに接続されている。
【００１１】また、本発明では、各ラインインタフェー
ス部１を同一パッケージで構成することができる。
ス部１を同一パッケージで構成することができる。
【００１２】
【作用】図１に示すように、本発明に係る伝送装置にお
いては、ラインインタフェース部１としてビットレート
の低いラインインタフェース部ＬＩ（Ａ）と、ビットレ
ートの高いラインインタフェース部ＬＩ（Ｂ）が含まれ
ており、これらのラインインタフェース部には、それぞ
れデータバス２を構成する低速データバス２Ａと高速デ
ータバス２Ｂとが接続されており、低速側のラインイン
タフェース部ＬＩ（Ａ）には高速データバス２Ｂが接続
されておらず、高速側のラインインタフェース部ＬＩ（
Ｂ）には低速データバス２Ａは接続されていない。
いては、ラインインタフェース部１としてビットレート
の低いラインインタフェース部ＬＩ（Ａ）と、ビットレ
ートの高いラインインタフェース部ＬＩ（Ｂ）が含まれ
ており、これらのラインインタフェース部には、それぞ
れデータバス２を構成する低速データバス２Ａと高速デ
ータバス２Ｂとが接続されており、低速側のラインイン
タフェース部ＬＩ（Ａ）には高速データバス２Ｂが接続
されておらず、高速側のラインインタフェース部ＬＩ（
Ｂ）には低速データバス２Ａは接続されていない。
【００１３】そして、低速データバス２Ａからのデータ
は信号処理装置３において設置した低速バスインタフェ
ース部３Ａに送られ、また高速データバス２Ｂからのデ
ータは同じく高速バスインタフェース部３Ｂに送られ、
それぞれ所定の信号処理を受けることとなる。このとき
、信号処理装置３では低速用のインタフェース部３Ａが
動作しており高速バス２Ｂが使用されていない間では高
速用インタフェース部３Ｂによるデータバスの駆動機能
を停止させる。
は信号処理装置３において設置した低速バスインタフェ
ース部３Ａに送られ、また高速データバス２Ｂからのデ
ータは同じく高速バスインタフェース部３Ｂに送られ、
それぞれ所定の信号処理を受けることとなる。このとき
、信号処理装置３では低速用のインタフェース部３Ａが
動作しており高速バス２Ｂが使用されていない間では高
速用インタフェース部３Ｂによるデータバスの駆動機能
を停止させる。
【００１４】また、各ラインインタフェース部１を同一
パッケージで構成することにより、加入者より新たに高
速サービスの要求がされた場合にも、装置の増設或いは
置換をすることなく、パッケージの入替えのみで対応で
きるという利点を持つ。
パッケージで構成することにより、加入者より新たに高
速サービスの要求がされた場合にも、装置の増設或いは
置換をすることなく、パッケージの入替えのみで対応で
きるという利点を持つ。
【００１５】このように、ラインインタフェース部１と
信号処理装置３との間のデータバス２として低速データ
バス２Ａと高速データバス２Ｂの２系統を設け、ビット
レートが低いサービスに対しては低速バス２Ａを使用し
、ビットレートが高いサービスに対しては高速バス２Ｂ
を使用することとし、更に信号処理装置３では高速バス
２Ｂが使用されていない間ではそのデータバスの駆動機
能を停止させることにより消費電力を削減することがで
きる。更に、低速バス２Ａのインタフェース部３Ａを安
価なデバイスで実現できる。
信号処理装置３との間のデータバス２として低速データ
バス２Ａと高速データバス２Ｂの２系統を設け、ビット
レートが低いサービスに対しては低速バス２Ａを使用し
、ビットレートが高いサービスに対しては高速バス２Ｂ
を使用することとし、更に信号処理装置３では高速バス
２Ｂが使用されていない間ではそのデータバスの駆動機
能を停止させることにより消費電力を削減することがで
きる。更に、低速バス２Ａのインタフェース部３Ａを安
価なデバイスで実現できる。
【００１６】
【実施例】図２は、図１に示した本発明に係る伝送装置
の一実施例を示したもので、この実施例では、ラインイ
ンタフェース部１として低速用の加入者ラインインタフ
ェース部ＳＬＩ（Ａ）と高速用の加入者ラインインタフ
ェース部ＳＬＩ（Ｂ）との２つが示されており、加入者
ラインインタフェース部ＳＬＩ（Ａ）は低速データバス
２Ａを介して信号処理装置３に接続されており、また加
入者ラインインタフェース部ＳＬＩ（Ｂ）は高速データ
バス２Ｂを介して信号処理装置３に接続されている。ま
た、図示のように、各加入者ラインインタフェース部Ｓ
ＬＩ（Ａ）とＳＬＩ（Ｂ）とは同じパッケージを使用し
ており、そのサービス用途に応じて必要な端子が低速デ
ータバス２Ａ又は高速データバス２Ｂに接続されるよう
になっている。
の一実施例を示したもので、この実施例では、ラインイ
ンタフェース部１として低速用の加入者ラインインタフ
ェース部ＳＬＩ（Ａ）と高速用の加入者ラインインタフ
ェース部ＳＬＩ（Ｂ）との２つが示されており、加入者
ラインインタフェース部ＳＬＩ（Ａ）は低速データバス
２Ａを介して信号処理装置３に接続されており、また加
入者ラインインタフェース部ＳＬＩ（Ｂ）は高速データ
バス２Ｂを介して信号処理装置３に接続されている。ま
た、図示のように、各加入者ラインインタフェース部Ｓ
ＬＩ（Ａ）とＳＬＩ（Ｂ）とは同じパッケージを使用し
ており、そのサービス用途に応じて必要な端子が低速デ
ータバス２Ａ又は高速データバス２Ｂに接続されるよう
になっている。
【００１７】信号処理装置３は、図１に示した低速バス
インタフェース部３Ａを構成するタイミングパルス発生
器３Ａ１と、３６．８６４Ｍｂｐｓのマスタクロック源
３Ｄからのマスタクロックを２４分周して１．５３６
Ｍｂｐｓのタイミングパルスをタイミングパルス発生器
３Ａ１に与える分周器３Ａ２と、また図１に示した高速
バスインタフェース部３Ｂを構成すると共に時空間マト
リックススイッチ３Ｃと高速用加入者ラインインタフェ
ース部ＳＬＩ（Ｂ）との間でデータの授受を行う直／並
列（Ｓ／Ｐ）変換回路３Ｂ１及び並／直列（Ｐ／Ｓ）変
換回路３Ｂ２を含んでいる。尚、これら変換回路３Ｂ１
，３Ｂ２はタイミングパルス発生器３Ａ１からのタイミ
ング信号により変換動作を行うが、高速用加入者ライン
インタフェース部ＳＬＩ（Ｂ）が動作するときに発生さ
れる高速起動信号を受けることにより高速データ処理を
起動するようになっている。
インタフェース部３Ａを構成するタイミングパルス発生
器３Ａ１と、３６．８６４Ｍｂｐｓのマスタクロック源
３Ｄからのマスタクロックを２４分周して１．５３６
Ｍｂｐｓのタイミングパルスをタイミングパルス発生器
３Ａ１に与える分周器３Ａ２と、また図１に示した高速
バスインタフェース部３Ｂを構成すると共に時空間マト
リックススイッチ３Ｃと高速用加入者ラインインタフェ
ース部ＳＬＩ（Ｂ）との間でデータの授受を行う直／並
列（Ｓ／Ｐ）変換回路３Ｂ１及び並／直列（Ｐ／Ｓ）変
換回路３Ｂ２を含んでいる。尚、これら変換回路３Ｂ１
，３Ｂ２はタイミングパルス発生器３Ａ１からのタイミ
ング信号により変換動作を行うが、高速用加入者ライン
インタフェース部ＳＬＩ（Ｂ）が動作するときに発生さ
れる高速起動信号を受けることにより高速データ処理を
起動するようになっている。
【００１８】このような実施例の動作においては、信号
処理装置３のマスタクロック源３Ｄからのマスタクロッ
クを分周器３Ａ２で２４分周して１．５３６ Ｍｂｐｓ
の低速ビットレートの低速マスタクロックＭＣＬＫが加
入者ラインインタフェース部ＳＬＩ（Ａ）に与えられ、
またマスタクロック源３Ｄのマスタクロックを分周せず
にそのまま３６．８６４Ｍｂｐｓの高速クロックＨＭＣ
ＬＫとして高速データバス２Ｂより加入者ラインインタ
フェース部ＳＬＩ（Ｂ）に与えている。
処理装置３のマスタクロック源３Ｄからのマスタクロッ
クを分周器３Ａ２で２４分周して１．５３６ Ｍｂｐｓ
の低速ビットレートの低速マスタクロックＭＣＬＫが加
入者ラインインタフェース部ＳＬＩ（Ａ）に与えられ、
またマスタクロック源３Ｄのマスタクロックを分周せず
にそのまま３６．８６４Ｍｂｐｓの高速クロックＨＭＣ
ＬＫとして高速データバス２Ｂより加入者ラインインタ
フェース部ＳＬＩ（Ｂ）に与えている。
【００１９】また、低速加入者ラインインタフェース部
ＳＬＩ（Ａ）及び高速加入者ラインインタフェース部Ｓ
ＬＩ（Ｂ）のいづれもタイミングパルス発生器３Ａ１か
らのラインインタフェース部を指定するための信号ＳＨ
及びＣＣが与えられている。
ＳＬＩ（Ａ）及び高速加入者ラインインタフェース部Ｓ
ＬＩ（Ｂ）のいづれもタイミングパルス発生器３Ａ１か
らのラインインタフェース部を指定するための信号ＳＨ
及びＣＣが与えられている。
【００２０】従って、低速用加入者ラインインタフェー
ス部ＳＬＩ（Ａ）においては、低速マスタクロックＭＣ
ＬＫ及びＳＬＩ指定信号ＳＨ，ＣＣに基づき信号処理装
置３のスイッチ３Ｃとの間で低速データＳＤＡＴＡ，Ｒ
ＤＡＴＡの授受を行っており、他方、高速用加入者ライ
ンインタフェース部ＳＬＩ（Ｂ）においては、マスタク
ロック源３Ｄからのクロックを高速マスタクロックＨＣ
ＬＫとこれとＳＬＩ指定信号ＳＨ、ＣＣを用いて信号処
理装置３のスイッチ３Ｃとの間で直／並列変換回路３Ｂ
１及び並／直列変換回路３Ｂ２を介して高速データＨＳ
ＤＡＴＡ，ＨＲＤＡＴＡの授受を行う。
ス部ＳＬＩ（Ａ）においては、低速マスタクロックＭＣ
ＬＫ及びＳＬＩ指定信号ＳＨ，ＣＣに基づき信号処理装
置３のスイッチ３Ｃとの間で低速データＳＤＡＴＡ，Ｒ
ＤＡＴＡの授受を行っており、他方、高速用加入者ライ
ンインタフェース部ＳＬＩ（Ｂ）においては、マスタク
ロック源３Ｄからのクロックを高速マスタクロックＨＣ
ＬＫとこれとＳＬＩ指定信号ＳＨ、ＣＣを用いて信号処
理装置３のスイッチ３Ｃとの間で直／並列変換回路３Ｂ
１及び並／直列変換回路３Ｂ２を介して高速データＨＳ
ＤＡＴＡ，ＨＲＤＡＴＡの授受を行う。
【００２１】そして、高速用加入者ラインインタフェー
ス部ＳＬＩ（Ｂ）が動作していない時（例えば、音声電
話サービスのみを提供している場合など全ての加入者イ
ンタフェース部が６４ｋｂｐｓである時）は、高速起動
信号が発生されないため変換回路３Ｂ１，３Ｂ２の動作
が停止されることにより低速動作時の消費電力を軽減す
ることができる。
ス部ＳＬＩ（Ｂ）が動作していない時（例えば、音声電
話サービスのみを提供している場合など全ての加入者イ
ンタフェース部が６４ｋｂｐｓである時）は、高速起動
信号が発生されないため変換回路３Ｂ１，３Ｂ２の動作
が停止されることにより低速動作時の消費電力を軽減す
ることができる。
【００２２】尚、以上の実施例においては、ラインイン
タフェース部として加入者系のラインインタフェース部
を例にとって説明したが、ビットレートが異なるデータ
を別々に信号処理するシステムにおいてはどのようなも
のにおいても共通して適用することができる。
タフェース部として加入者系のラインインタフェース部
を例にとって説明したが、ビットレートが異なるデータ
を別々に信号処理するシステムにおいてはどのようなも
のにおいても共通して適用することができる。
【００２３】
【発明の効果】以上のように本発明に係る伝送装置によ
れば、ラインインタフェース部と信号処理装置との間の
データバス２として低速データバスと高速データバスと
を設け、ビットレートが低いサービスに対しては低速バ
スを使用し、ビットレートが高いサービスに対しては高
速バスを使用することとし、更に信号処理装置３では高
速バス２Ｂが使用されていない間ではそのデータバスの
駆動機能を停止させるように構成したので、低速動作時
における不必要な高速動作に伴う消費電力を削減するこ
とができると共に、低速バスのインタフェース部を安価
なデバイスで実現することができる。
れば、ラインインタフェース部と信号処理装置との間の
データバス２として低速データバスと高速データバスと
を設け、ビットレートが低いサービスに対しては低速バ
スを使用し、ビットレートが高いサービスに対しては高
速バスを使用することとし、更に信号処理装置３では高
速バス２Ｂが使用されていない間ではそのデータバスの
駆動機能を停止させるように構成したので、低速動作時
における不必要な高速動作に伴う消費電力を削減するこ
とができると共に、低速バスのインタフェース部を安価
なデバイスで実現することができる。
【図１】本発明に係る伝送装置の原理構成を示したブロ
ック図である。
ック図である。
【図２】本発明に係る伝送装置の一実施例を示した回路
図である。
図である。
【図３】本発明及び実施例で用いられる伝送装置の加入
者サービス系統を示したブロック図である。
者サービス系統を示したブロック図である。
【図４】従来例を示したブロック図である。
１ ラインインタフェース部
ＬＩ（Ａ） 低速用ラインインタフェース部ＬＩ（Ｂ
） 高速用ラインインタフェース部２ データ
バス ２Ａ 低速データバス ２Ｂ 高速データバス ３ 信号処理装置 ３Ａ 低速バスインタフェース部 ３Ｂ 高速バスインタフェース部 図中、同一符号は同一又は相当部分を示す。
） 高速用ラインインタフェース部２ データ
バス ２Ａ 低速データバス ２Ｂ 高速データバス ３ 信号処理装置 ３Ａ 低速バスインタフェース部 ３Ｂ 高速バスインタフェース部 図中、同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】 外部伝送路を終端する複数のラインイ
ンタフェース部（１） をデータバス（２） を介して
信号処理装置（３） に接続した伝送装置において、該
データバス（２） が低速用データバス（２Ａ）と高速
用データバス（２Ｂ）とを含み、該信号処理装置（３）
が該低速用データバス（２Ａ）と高速用データバス（
２Ｂ）とにそれぞれ接続された低速用インタフェース部
（３Ａ）と高速動作時のみ動作起動される高速用インタ
フェース部（３Ｂ）とを含み、各ラインインタフェース
部（１） が自己のビットレートに合った該データバス
（２） のみに接続されたことを特徴とする伝送装置。 - 【請求項２】 各ラインインタフェース部（１） が
同一パッケージで構成されていることを特徴とした請求
項１に記載の伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177502A JPH04372241A (ja) | 1991-06-20 | 1991-06-20 | 伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177502A JPH04372241A (ja) | 1991-06-20 | 1991-06-20 | 伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372241A true JPH04372241A (ja) | 1992-12-25 |
Family
ID=16032030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177502A Withdrawn JPH04372241A (ja) | 1991-06-20 | 1991-06-20 | 伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6801614B1 (en) | 1998-06-19 | 2004-10-05 | Fujitsu Limited | Digital loop carrier system |
| JP2006294049A (ja) * | 1994-02-04 | 2006-10-26 | Koninkl Philips Electronics Nv | ランダムアクセス方法において並列プロセッサに分配する前のシーケンシャルデータの分類 |
-
1991
- 1991-06-20 JP JP3177502A patent/JPH04372241A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294049A (ja) * | 1994-02-04 | 2006-10-26 | Koninkl Philips Electronics Nv | ランダムアクセス方法において並列プロセッサに分配する前のシーケンシャルデータの分類 |
| US6801614B1 (en) | 1998-06-19 | 2004-10-05 | Fujitsu Limited | Digital loop carrier system |
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