JPH04282928A

JPH04282928A - 多重化装置

Info

Publication number: JPH04282928A
Application number: JP7044791A
Authority: JP
Inventors: Yoshiko Yamada; 佳子山田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-03-12
Filing date: 1991-03-12
Publication date: 1992-10-08
Anticipated expiration: 2012-02-12
Also published as: JP2580401B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば４００ｂｐｓ
〜９６００ｂｐｓの複数の低速データを、例えば１．５
４４Ｍｂｐｓの複数の高速データに多重化する多重化装
置に関するものである。

【０００２】

【従来の技術】図６、図７はそれぞれ特開昭６１−１６
３７４１号公報に示された多重化装置１００の全体を示
す全体図、フレーム構成を示す説明図である。図６に示
されたものは、例えば０．４〜９．６Ｋｂｐｓの低速デ
ータを１．５４４Ｍｂｐｓの高速データに多重化してい
る。また、図８は従来の多重化装置の内部構成の一例を
示すブロック図である。

【０００３】図８において、１ａ〜１ｓはそれぞれ低速
データ入出力部である端末カード２ａ〜２ｓに接続され
る低速回線、３は各端末カード２ａ〜２ｓが出力したデ
ータをシリアルパラレル変換部７Ｂに入力させるための
シリアル入力バス、４はシリアルパラレル変換器７Ｂか
ら出力されたデータを各端末カード２ａ〜２ｓに与える
ためのシリアル出力バス、５は各端末カード２ａ〜２ｓ
にアドレス情報６を与えるシリアル用タイミングコント
ローラ、８ａ〜８ｎは高速データ入出力部である高速カ
ード９２ａ〜９２ｎに接続される高速回線、３１はシリ
アルパラレル変換部７Ｂおよび各高速カード９２ａ〜９
２ｎにアドレス情報３２を与えるパラレル用タイミング
コントローラ、３４はパラレルデータ入力バス、３５は
パラレルデータ出力バス、３８はシリアルパラレル変換
部７Ｂと各高速カード９２ａ〜９２ｎとの間にも受けら
れた８ビットＲＡＭである。

【０００４】また、図９は各端末カード２ａ〜２ｓ（図
９において端末カード２と示す。）の構成を示すブロッ
ク図であり、図において２１３は送信処理部、２１４は
受信処理部、１１は低速の送信データ、１２は低速の受
信データ、１３ａ〜１３ｋは送信すべきモデム制御信号
、１４ａ〜１４ｋは受信したモデム制御信号である。

【０００５】次に動作について説明する。図７には各高
速回線８ａ〜８ｎを通る高速データの標準的なフレーム
構成が示されている。すなわち、１ビットの同期ビット
と１９２ビットにデータビットとで１フレームが構成さ
れている。さらに、１９２ビット中の１ビットが第２の
同期ビットに割り当てられる。同期ビットとして２０フ
レームで１周する周期的な値を用いれば、２０フレーム
で１マルチフレームを構成できる。そして、１マルチフ
レームには、１９３×２０＝３８６０ビットのデータが
存在する。１フレームの伝送時間は１２５μｓｅｃであ
るから、１マルチフレームの伝送時間は２．５ｍｓｅｃ
である。従って、１マルチフレーム中の１ビットを用い
て情報を伝送する場合には、１ｓｅｃ／２．５ｍｓｅｃ
＝４００より、４００ｂｐｓの情報を伝送できる。

【０００６】図８において、シリアル用タイミングコン
トローラ５は、３８６０の周期でサイクリックに動作し
ているカウンタと、このカウンタのカウント値に対応し
た各端末カード２ａ〜２ｓのアドレス値を有するメモリ
とを有している。カウント値に対応して、メモリ内のア
ドレス値がアドレス情報６として各端末カード２ａ〜２
ｓに供給される。そして、各端末カード２ａ〜２ｓは、
アドレス情報６と自身のアドレスとを比較して一致した
場合にのみ、シリアル入力バス３およびシリアル出力バ
ス４にデータを入出力する。

【０００７】ここで、高速回線８ａ〜８ｎにおける６Ｍ
ｂｐｓのデータ転送速度程度まで対応しようとすると、
高速回線８ａ〜８ｎにデータを入出力する制御を行う部
分には、例えば高速カード９２ａ〜９２ｎが４枚の場合
には、２４ＭＨｚのクロックを動作クロックとしないと
処理が間に合わない。そこで、シリアルパラレル変換部
７Ｂがシリアルデータを８ビットパラレルデータにまと
め、高速カード９２ａ〜９２ｎには８ビットパラレルデ
ータが入出力するようにしている。従って、動作クロッ
クとして３ＭＨｚが選択される。

【０００８】パラレル用タイミングコントローラ３１は
、３ＭＨｚのクロックに同期して変化するアドレス情報
３２を、シリアルパラレル変換部７Ｂと各高速カード９
２ａ〜９２ｎに供給する。シリアルパラレル変換部７Ｂ
と各高速カード９２ａ〜９２ｎとは、アドレス情報６と
自身のアドレスとを比較して一致した場合にのみ、パラ
レルデータ入力バス３４およびパラレルデータ出力バス
３５に８ビットパラレルデータを入出力する。なお、８
ビットパラレルデータは、一旦８ビットＲＡＭ３８に書
き込まれ、その後転送される。この８ビットＲＡＭ３８
に書き込まれ、その後転送される。この８ビットＲＡＭ
３８は、ダブルバッファになっていて、切換え使用され
る。

【０００９】高速カード９２ａ〜９２ｎは、アドレス情
報３２が自アドレスを示しているときに、パラレルデー
タ出力バス３５のデータを取り込んで、シリアルデータ
に変換した後高速回線８ａ〜８ｎに送出する。また、高
速カード９２ａ〜９２ｎは、高速回線８ａ〜８ｎから入
力したデータから同期ビットを検出して入力データを取
り込み、アドレス情報３２が自アドレスを示していると
きに入力データをパラレルデータ入力バス３４に送出す
る。

【００１０】ここで、端末カード２の動作についてモデ
ムに入出力するデータを取り扱う場合を例にとって説明
する。端末カード２の送信処理部２１３は、接続されて
いるモデム（図示せず）のモデム制御信号１３ａ〜１３
ｋの状態を調べ、状態が変化したときに変化情報をシリ
アル入力バス３に送出する。また、受信処理部２１４は
、高速回線８ａ〜８ｎから受信した相手側モデムについ
ての変化情報をシリアル出力バス４から入力し、モデム
制御信号１４ａ〜１４ｋを作成して、それを接続されて
いるモデムに送出する。データ送出開始時のモデム制御
信号１３ａ〜１３ｋ，１４ａ〜１４ｋのやりとりが終了
すると、モデムから出力された送信データ１１がシリア
ル入力バス３に送出される。また、相手側モデムからの
データがシリアル出力バス４から受信処理部２１４に入
力され、受信処理部２１４から受信データ１２が出力さ
れる。

【００１１】

【発明が解決しようとする課題】従来の多重化装置は以
上のように構成されているので、シリアルパラレル変換
部７Ｂにおいて、低速データが８ビットたまってから出
力されるのでデータの遅延が生じ、即時性を要求される
情報転送に支障が生ずるという課題があった。また、モ
デム制御信号は状態を示す信号であり、その変化情報は
４００ｂｐｓよりもはるかに遅い超低速であるにもかか
わらず、送信データ１１や受信データ１２と同じように
１個のタイムスロットが割り当てられ、タイムスロット
に無駄が生じているという課題があった。

【００１２】この発明は上記のような課題を解消するた
めになされたもので、装置内で生ずるデータの遅延を減
らすことができる多重化装置を得ることを目的とする。また、無駄なタイムスロットをなくして多重化効率を向
上させた多重化装置を得ることを目的とする。

【００１３】

【課題を解決するための手段】請求項１記載の発明に係
る多重化装置は、それぞれが、自身が選択されたときに
、入力データをシリアル入力バスに出力するとともにシ
リアル出力バスからデータを取り込む複数の低速データ
入力部と、シリアル入力バスから取り込んだデータをパ
ラレル変換しパラレルデータにこのパラレルデータのビ
ット数を付加して高速側に出力するとともに、高速側か
らパラレルデータおよびこのパラレルデータのビット数
を入力し、入力されたパラレルデータをこのパラレルデ
ータのビット数に従ってシリアル変換しシリアルデータ
を前記シリアル出力バスに出力するシリアルパラレル変
換部と、シリアルパラレル変換部から出力されたパラレ
ルデータおよびビット数を保持してパラレル出力バスに
供給するとともに、パラレル入力バスから入力したパラ
レルデータおよびビット数を保持してシリアルパラレル
変換部に供給する記憶部と、それぞれが、自身が選択さ
れたときに、パラレル出力バスからパラレルデータおよ
びビット数を入力し、入力されたパラレルデータをビッ
ト数に従ってシリアル変換しシリアルデータを高速回線
に送出するとともに、この高速回線から入力したシリア
ルデータをパラレル変換しパラレルデータにこのパラレ
ルデータのビット数を付加して前記パラレル入力バスに
出力する複数の高速データ入力部とを備えたものである
。

【００１４】また、請求項２記載の発明に係る多重化装
置は、それぞれが、自身が選択されたときに、入力デー
タをシリアル入力バスに出力するとともにシリアル出力
バスからデータを取り込み、超低速データ送受信信号に
従って、モデム制御信号等の超低速データを超低速入力
バスに出力するとともに超低速出力バスから超低速デー
タを取り込む複数の低速データ入出力部と、超低速デー
タ送受信タイミング信号を発生する超低速用タイミング
コントローラと、シリアル入力バスから取り込んだデー
タをパラレル変換しパラレルデータを高速側に出力する
とともに、高速側から取り込んだパラレルデータをシリ
アル変換しシリアルデータをシリアル出力バスに出力す
るシリアルパラレル変換部と、シリアルパラレル変換部
から出力されたパラレルデータを保持してパラレル出力
バスに供給するとともに、パラレル入力バスから入力し
たパラレルデータを保持してシリアルパラレル変換部に
供給する第１の記憶部と、超低速入力バスの超低速デー
タを保持し高速側に供給するとともに、高速側から入力
した超低速データを保持して超低速出力バスに供給する
第２の記憶部と、それぞれが、自身が選択されたときに
、パラレル出力バスからパラレルデータを入力し、この
パラレルデータをシリアル変換しシリアルデータを高速
回線に送出するとともに、この高速回線から入力したシ
リアルデータをパラレル変換しパラレルデータをパラレ
ル入力バスに出力し、かつ、超低速データ送受信タイミ
ング信号に従って、高速回線から入力したデータを第２
の記憶部に与えるとともに、第２の記憶部に保持されて
いる超低速データを高速回線に送出する複数の高速デー
タ入出力部とを備えたものである。

【００１５】

【作用】請求項１記載の発明におけるシリアルパラレル
変換部および高速データ入出力部はパラレルデータとと
もにそのパラレルデータのビット数を取り扱い、パラレ
ルデータのビット数が８ビットに達しなくてもそのパラ
レルデータを転送する。

【００１６】また、請求項２記載の発明における低速デ
ータ入出力部および高速データ入出力部は、超低速用タ
イミングコントローラが発生するタイミングに従って、
超低速データを超低速入力バスおよび超低速出力バスを
介して転送する。

【００１７】

【実施例】以下、この発明の一実施例を図について説明
する。図１において、７Ａはパラレルデータのビット数
をも取り扱うシリアルパラレル変換部、９ａ〜９ｎはパ
ラレルデータのビット数をも取り扱う高速カード、３３
はパラレルデータおよびそのパラレルデータのビット数
を格納するＲＡＭ（記憶部）、３６は各高速カード９ａ
〜９ｎ等からのパラレルデータのビット数が転送される
ビット数入出力バス、３７は各高速カード９ａ〜９ｎ等
にパラレルデータのビット数を供給するためのビット数
出力バスである。その他のものは同一符号を付して図８
に示したものと同一のものである。なお、パラレルデー
タ入力バス３４およびビット数入力バス３６がパラレル
入力バスであり、パラレルデータ出力バス３５およびビ
ット数出力バス３７がパラレル出力バスである。また、
高速側とは、パラレル用タイミングコントローラ３１、
ＲＡＭ３３、および高速カード９ａ〜９ｎを指す。

【００１８】次に動作について説明する。ここでは、従
来の動作クロック（例えば３ＭＨｚ）よりも速いもので
あって、データ転送が確実に実行される動作クロック（
例えば８ＭＨｚ）を使用する。すなわち、パラレル用タ
イミングコントローラ３１は、その速い動作クロックに
従ってアドレス情報３２を出力する。

【００１９】シリアルパラレル変換部７Ａは、例えば図
２および図３に示すように構成される。図２はパラレル
データ入力バス３４へパラレルデータを送出する部分、
図３はパラレルデータ出力バス３５からパラレルデータ
を取り込む部分を示したものである。パラレルデータ入
力バス３４にパラレルデータを送出するときには、シリ
アルパラレル変換部７Ａは次のように動作する。

【００２０】すなわち、シリアル用タイミングコントロ
ーラ５から出力されたアドレス情報６が、比較器７１ａ
で端末アドレスと比較され、一致した場合に一致信号７
２ａが出力される。ここで、端末アドレスとは、各端末
カード２ａ〜２ｓに付されているアドレスの全てを指す
。そして、一致信号によって、シリアルパラレル変換器
７３にシリアルデータが１ビット取り込まれる。また、
一致信号によって、アップカンタ７４ａはカウント値を
１増やす。

【００２１】この動作中に、パラレル用タイミングコン
トローラ３１から出力されたアドレス情報３２が自アド
レスを示したときには、比較器７１ｂが出力する一致信
号によって出力バッファ７６ａ，７６ｂが通過状態とな
る。よって、シリアルパラレル変換器７３ないの各デー
タがパラレルデータ入力バス３４に出力され、アップカ
ンタ７４ａのカウント値がビット数入力バス３６に出力
される。そして遅延器７５で所定時間遅延された一致信
号により、シリアルパラレル変換器７３およびアップカ
ンタ７４ａの内容がクリアされる。このようにして、パ
ラレル用タイミングコントローラ３１の動作クロックに
従って、パラレルデータがそのパラレルデータのビット
数とともにパラレルデータ入力バス３４とビット数入力
バス３６とに出力される。そして、パラレルデータおよ
びビット数は、一旦ＲＡＭ３３に格納される。

【００２２】また、パラレルデータ出力バス３５からデ
ータを取り込むときには、次のように動作する。すなわ
ち、パラレル用タイミングコントローラ３１が出力した
アドレス情報３２が自アドレスを示したときに、比較器
７１ｂは一致信号７２ｂを出力する。この一致信号７２
ｂによって、ラッチ回路７７ａが、ＲＡＭ３３からパラ
レルデータを取り込んで保持し、ラッチ回路７７ｂが、
ＲＡＭ３３からそのパラレルデータのビット数を取り込
んで保持する。

【００２３】ダウンカウンタ７４ｂのカウント値が０に
なると、ダウンカウンタ７４ｂはタイミング信号７８を
出力する。このタイミング信号７８は、パラレルシリア
ル変換器７９およびダウンカウンタ７４ｂのロード入力
となっている。従って、パラレルシリアル変換器７９は
、ラッチ回路７７ａからパラレルデータを取り込み、ダ
ウンカウンタ７４ｂは、ラッチ回路７７ｂからビット数
を取り込む。そして、シリアル用タイミングコントロー
ラ５から出力されたアドレス情報６が比較器７１ａで端
末アドレスと比較され、一致した場合に一致信号７２ａ
が出力される。この一致信号７２ａは、パラレルシリア
ル変換器７９のシフト用クロックとなっている。従って
、パラレルシリアル変換器７９は、パラレルデータをシ
フトし、１ビットのデータをシリアル出力バス４に出力
する。また、一致信号７２ａはダウンカウンタ７４ｂの
クロック入力となっている。従って、ダウンカウンタ７
４ｂは、カウント値を１減らす。このようにして、パラ
レルデータが１ビットずつシリアル出力バス４に供給さ
れる。

【００２４】高速カード９ａ〜９ｎは、アドレス情報３
２が自アドレスを示しているときに、パラレルデータ出
力バス３５からパラレルデータを取り込み、ビット数出
力バス３７からビット数を取り込む。そして、シリアル
パラレル変換部７Ａと同様な動作により取り込んだパラ
レルデータのうちそのビット数で示される数だけのデー
タをシリアル変換して高速回線８ａ〜８ｎに送出する。また、高速回線８ａ〜８ｎから入力したデータを、シリ
アルパラレル変換部７Ａと同様な動作によりパラレルデ
ータに変換し、変換されたパラレルデータおよびそのビ
ット数をＲＡＭ３３に書き込む。以上のようにして、シ
リアルパラレル変換部７Ａは、８ビットよりも少ないパ
ラレルデータを入出力できる。

【００２５】なお、上記実施例では、パラレルデータ入
力バス３４およびパラレルデータ出力バス３５のビット
幅を８ビットとし、ビット数入力バス３６およびビット
数出力バス３７のビット幅を４ビットとしたものを示し
たが、ビット幅は適宜変更可能であり、例えば、それぞ
れ５ビット、３ビットの計８ビットとすることもでき、
その場合にも、上記実施例と同様の効果を奏する。

【００２６】図４はこの発明の他の実施例による多重化
装置を示すブロック図である。図において、２１ａ〜２
１ｓはモデム制御情報を超低速入力バス４３に出力し、
超低速出力バス４４からモデム制御情報を取り込む端末
カード、４１は超低速送受信タイミング信号を発生する
超低速用タイミングコントローラ、４２は超低速用タイ
ミングコントローラ４１が出力する超低速送受信タイミ
ング信号であるアドレス情報、４５は超低速データを格
納する１ビットＲＡＭ、９１ａ〜９１ｎは超低速データ
を高速回線８ａ〜８ｎにおける制御信号線等に入出力す
る高速カードである。なお、この場合には、８ビットＲ
ＡＭ３８が第１の記憶部に対応し、１ビットＲＡＭ４５
が第２の記憶部に対応している。

【００２７】また、図５は各端末カード２１ａ〜２１ｓ
（図５において端末カード２１と示す。）の構成例を示
すブロック図である。図において、２１１は送信処理部
、２１２は受信処理部、１１は送信データ、１２は受信
データ、１３ａ〜１３ｋは送信すべきモデム制御信号、
１４ａ〜１４ｋは受信したモデム制御信号である。

【００２８】次に動作について説明する。モデム制御信
号１３ａ〜１３ｋ，１４ａ〜１４ｋ以外のデータの送受
信処理については、図８に示した従来のものにおける処
理と同じである。しかし、この場合には、超低速用タイ
ミングコントローラ４１が、一定周期で端末カード２１
ａ〜２１ｓをアクセスし、それぞれの端末カード２１ａ
〜２１ｓに接続されているモデムから出力されるモデム
制御信号１３ａ〜１３ｋが変化したかどうか調べる。そ
して、変化したものがあった場合に、超低速用タイミン
グコントローラ４１は、アドレス情報４２として、対応
する端末カード２１ａ〜２１ｎのアドレスを出力する。端末カード２１ａ〜２１ｓは、アドレス情報４２が自ア
ドレスと一致した場合に、モデム制御信号１３ａ〜１３
ｋの変化情報を超低速入力バス４３を介して１ビットＲ
ＡＭ４５に書き込む。

【００２９】超低速用タイミングコントローラ４１は、
その変化情報を送出すべき高速カード９１ａ〜９１ｎの
アドレスをアドレス情報４２として送出する。高速カー
ド９１ａ〜９１ｎは、アドレス情報４２が自アドレスと
一致した場合に、１ビットＲＡＭ４５の内容を超低速用
出力バス４４を介して取り込み、取り込んだデータを高
速回線８ａ〜８ｎにおける制御信号線等を用いて相手側
に送出する。

【００３０】一方、超低速用タイミングコントローラ４
１は、高速カード９１ａ〜９１ｎのうちで高速回線８ａ
〜８ｎから変化情報を受信したものがあることを検知す
ると、その高速カード９１ａ〜９１ｎのアドレスをアド
レス情報４２として送出することにより、その高速カー
ド９１ａ〜９１ｎから超低速入力バス４３を介して１ビ
ットＲＡＭ４５に受信した変化情報を書き込ませる。そ
して、その変化情報に対応した端末カード２１ａ〜２１
ｓのアドレスをアドレス情報４２として送出することに
より、その端末カード２１ａ〜２１ｓに、１ビットＲＡ
Ｍ４５から超低速出力バス４４を介してデータを取り込
ませる。取り込まれたデータは、端末カード２１ａ〜２
１ｓからモデム制御信号１４ａ〜１４ｋとして出力され
る。

【００３１】

【発明の効果】以上のように、請求項１記載の発明によ
れば多重化装置を、パラレルデータをそのパラレルデー
タのビット数とともに転送するように構成したので、よ
り少ないビット幅のパラレルデータを取り扱うことがで
き、装置内で生ずるデータの遅延を低減することができ
るものが得られる効果がある。

【００３２】また、請求項２記載の発明によれば多重化
装置を、モデム制御信号等の超低速データを超低速用タ
イミングコントローラの制御のもとに超低速入出力バス
を介して転送するように構成したので、タイムスロット
を超低速データに割り当てる必要がなくなり、多重化効
率を向上させたものが得られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による多重化装置を示すブ
ロック図である。

【図２】図１に示したシリアルパラレル変換部のうちパ
ラレルデータを送出する部分を示す回路図である。

【図３】図１に示したシリアルパラレル変換部のうちパ
ラレルデータを取り込む部分を示す回路図である。

【図４】この発明の他の実施例による多重化装置を示す
ブロック図である。

【図５】図４に示した端末カードの構成を示すブロック
図である。

【図６】多重化装置を入出力データとともに示す全体図
である。

【図７】多重化装置に入出力するデータのフレーム構成
の一例を示す説明図である。

【図８】従来の多重化装置を示すブロック図である。

【図９】図９に示した端末カードの構成を示すブロック
図である。

【符号の説明】

２ａ〜２ｓ　　端末カード（低速データ入出力部）２１
ａ〜２１ｓ　　端末カード（低速データ入出力部）３　
　　　シリアル入力バス４　　　　シリアル出力バス５　　　　シリアル用タイミングコントローラ７Ａ　　
シリアルパラレル変換部７Ｂ　　シリアルパラレル変換部３１　　パラレル用タイミングコントローラ３３　　Ｒ
ＡＭ（記憶部）３４　　パラレルデータ入力バス３５　　パラレルデータ出力バス３６　　ビット数入力バス３７　　ビット数出力バス

Claims

【特許請求の範囲】

【請求項１】　　それぞれが、自身が選択されたときに
、入力データをシリアル入力バスに出力するとともにシ
リアル出力バスからデータを取り込む複数の低速データ
入力部と、前記シリアル入力バスから取り込んだデータ
をパラレル変換しパラレルデータにこのパラレルデータ
のビット数を付加して高速側に出力するとともに、高速
側からパラレルデータおよびこのパラレルデータのビッ
ト数を入力し、入力されたパラレルデータをこのパラレ
ルデータのビット数に従ってシリアル変換しシリアルデ
ータを前記シリアル出力バスに出力するシリアルパラレ
ル変換部と、前記シリアルパラレル変換部から出力され
たパラレルデータおよびビット数を保持してパラレル出
力バスに供給するとともに、パラレル入力バスから入力
したパラレルデータおよびビット数を保持して前記シリ
アルパラレル変換部に供給する記憶部と、それぞれが、
自身が選択されたときに、前記パラレル出力バスからパ
ラレルデータおよびにビット数を入力し、入力されたパ
ラレルデータをビット数に従ってシリアル変換しシリア
ルデータを高速回線に送出するとともに、この高速回線
から入力したシリアルデータをパラレル変換しパラレル
データにこのパラレルデータのビット数を付加して前記
パラレル入力バスに出力する複数の高速データ入出力部
とを備えた多重化装置。
【請求項２】　　それぞれが、自身が選択されたときに
、入力データをシリアル入力バスに出力するとともにシ
リアル出力バスからデータを取り込み、超低速データ送
受信信号に従って、モデム制御信号等の超低速データを
超低速入力バスに出力するとともに超低速出力バスから
超低速データを取り込む複数の低速データ入出力部と、
前記超低速データ送受信タイミング信号を発生する超低
速用タイミングコントローラと、前記シリアル入力バス
から取り込んだデータをパラレル変換しパラレルデータ
を高速側に出力するとともに、高速側から取り込んだパ
ラレルデータをシリアル変換しシリアルデータを前記シ
リアル出力バスに出力するシリアルパラレル変換部と、
前記シリアルパラレル変換部から出力されたパラレルデ
ータを保持してパラレル出力バスに供給するとともに、
パラレル入力バスから入力したパラレルデータを保持し
て前記シリアルパラレル変換部に供給する第１の記憶部
と、前記超低速入力バスの超低速データを保持し高速側
に供給するとともに、高速側から入力した超低速データ
を保持して前記超低速出力バスに供給する第２の記憶部
と、それぞれが、自身が選択されたときに、前記パラレ
ル出力バスからパラレルデータを入力し、このパラレル
データをシリアル変換しシリアルデータを高速回線に送
出するとともに、この高速回線から入力したシリアルデ
ータをパラレル変換しパラレルデータを前記パラレル入
力バスに出力し、かつ、前記超低速データ送受信タイミ
ング信号に従って、前記高速回線から入力したデータを
前記第２の記憶部に与えるとともに、前記第２の記憶部
に保持されている超低速データを前記高速回線に送出す
る複数の高速データ入出力部とを備えた多重化装置。