BRPI0206547B1 - sistema de banda base digital - Google Patents

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Simeon Furrer
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Abstract

"sistema de banda base digital"'. a invenção proporciona um sistema de banda base para um sistema de radiocomunicação de curto alcance. ele está de acordo com a especificação de banda base bluetooth e é bem adequado para uma implementação eficiente de hardware, proporcionando um projeto de subsistema de rádio de baixa potência, pequeno porte e baixo custo. o sistema de banda base compreende uma unidade transceptora e uma unidade de armazenamento temporária, pelo que o sistema tem uma contagem de portas eficiente e um consumo de energia reduzido. o projeto da unidade transceptora está baseado em um processamento de sinal por encadeamento com controle de fluxo de rotas de dados distribuídos. a unidade transceptora processa pacotes de saída e de chegada e compreende uma pluralidade de unidades processadoras de sinais conectadas em seqüência, pelo que cada unidade processadora de sinais é cronometrada por um sinal de relógio comum. uma linha de modo é conectada a cada unidade processadora de sinais para comutar cada unidade processadora de sinais entre um modo de transmissão e um modo de recepção. uma linha de controle à qual cada unidade processadora de sinais é conectada comunica informação de controle de fluxo no modo de transmissão para uma ou mais das unidades processadoras de sinais precedentes ou no modo de recepção para uma ou mais das unidades processadoras de sinais seguintes. a unidade de armazenamento temporário compreende um sistema de armazenamento temporário que aplica um conceito de organização de memória flexível, que leva a uma implementação eficiente de elementos de armazenamentos temporários ou de armazenamento em termos de contagem de portas e consumo de energia e oferece a flexibilidade para alocar memória dinamicamente para pacotes de usuário de comprimento variável. o sistema de armazenamento temporário para armazenar dados da primeira unidade de processamento e da segunda unidade de processamento compreende uma pluralidade de elementos de armazenamento, pelo que cada elemento de armazenamento tem uma primeira unidade de armazenamento e uma segunda unidade de armazenamento. um subsistema de comutação é proporcionado para comutar cada elemento de armazenamento entre os primeiro e segundo modos. no primeiro modo, cada primeira unidade de armazenamento é endereçável pela primeira unidade de processamento e cada segunda unidade de armazenamento é endereçável pela segunda unidade de processamento. no segundo modo, cada segunda unidade de armazenamento é endereçável pela primeira unidade de processamento e cada primeira unidade de armazenamento é endereçável pela segunda unidade de processamento.

Description

Relatório Descritivo da Patente de Invenção para: "SISTEMA DE BANDA BASE DIGITAL".
Campo Técnico e Antecedentes da Invenção: A presente invenção se refere a um sistema de comunicação para processamento de dados de saída e de entrada. Mais particularmente, a invenção se refere a uma unidade de banda base para manipular pacotes que compreendem um cabeçalho e uma carga útil.
Embora a presente invenção seja aplicável em uma ampla variedade de sistemas de comunicação, ela será descrita com o foco colocado em uma aplicação a um sistema de radiocomunicação de curto alcance que se conforma à especificação de banda base Bluetooth, como pode ser verificado em "Specification of the Bluetooth System", Versão 1.0B, Bluetooth Special Interest Group (SIG), 01 de dezembro de 1999. 0 desejo intensificado de conectar uma ampla faixa de dispositivos de computação e telecomunicações de forma fácil e simples, sem a necessidade de comprar, transportar ou conectar cabos, tem sido realizado por diversas companhias. O Bluetooth Special Interest Group (SIG) e o grupo de padronização 802.15 da Wireless Personal Area Network (WPAN) do IEEE estão trabalhando em uma especificação de um sistema de radiocomunicação de curto alcance para permitir a conectividade sem fio ad-hoc entre produtos eletrônicos portáteis e/ou fixos para o consumidor, tais como computadores, telefones celulares, impressoras e câmeras digitais. Esse sistema de comunicação pode gerenciar dentro de uma pequena área local até três ligações orientadas por conexão síncrona (SCO), principalmente para transmissão de voz em uma taxa de 64 kbit/s e até sete ligações sem conexão assíncronas (ACL) suportando transferências de dados simétricas ou assimétricas em uma taxa máxima de 433,9 e 723,2 kbit/s, respectivamente. O subsistema de rádio é operado na banda de freqüência industrial, científica e médica (ISM) não licenciada globalmente disponível em 2,4 GHz, e cobre distâncias de até 10 metros com uma potência de transmissão de menos do que 1 mW e aplica saltos de freqüência em conjunto com um esquema de acesso múltiplo por divisão de tempo (TDMA) para transmissão de dados em uma taxa símbolo de 1 Mbit/s através do ar. Crucial para a aceitação dessa nova tecnologia de comunicação em produtos comerciais é o projeto de um subsistema de rádio de baixa potência, pequeno porte e baixo custo que pode ser embutido em dispositivos eletrônicos portáteis e fixos, existentes e futuros, para os consumidores.
Arquiteturas conhecidas para transceptores da Bluetooth usam diversos módulos dentro de uma cadeia de processamento de sinais. Desse modo, pelo menos uma cadeia de processamento de sinais é usada para transmissão e pelo menos outra para recebimento de pacotes. Por exemplo, na cadeia de transmissores, dados síncronos do usuário, assíncronos do usuário ou isócronos do usuário são enviados através de canais lógicos correspondentes para transmitir buffers para ligações orientadas por conexão síncrona (SCO) e buffers para ligações sem conexão assíncrona (ACL) . A informação de controle que se origina de um protocolo gerenciador de ligações, como descrito na especificação do sistema da Bluetooth, também pode ser alimentada para os buffers ACL. A informação armazenada em cada um dos múltiplos buffers ACL e SCO representa a carga útil a ser transmitida através da ligação. Antes de sua transmissão, a carga útil é processada por anexação de bits de Teste de Redundância Cíclica (CRC), criptografação, whitening e, opcionalmente, codificação com um código de correção antecipada de erro (FEC) em uma taxa de 1/3 ou 2/3. Este último pode ser obtido por um gerador de CRC, um módulo de criptografação, um filtro white e um módulo de codificação FEC. Em paralelo, o cabeçalho de pacote é montado por um controlador de ligações e armazenado em um registrador de cabeçalhos de transmissão. 0 cabeçalho é processado por meio de anexação de bits de teste de erro (HEC) de um gerador de HEC, whitening com um respectivo filtro e codificado com um código FEC de 1/3 de taxa com um respectivo módulo de codificação FEC. Um quadro de rádio é obtido primeiro por concatenação do cabeçalho filtrado e codificado com a informação da carga útil e, a seguir, precedendo a fileira de bits resultantes com um código de acesso. Finalmente, o quadro de rádio é avançado para uma extremidade frontal de rádio analógica para sua transmissão em uma freqüência f(n). 0 valor de f(n) é proporcionado por um bloco de seleção de freqüências de salto.
Uma cadeia de receptores correspondentes podería ter as seguintes características. Quando um correlacionador de código de acesso detecta a chegada de um quadro de rádio a uma freqüência f(n), um evento de disparo começa o processamento na cadeia de receptores. A informação de cabeçalho é extraída do quadro recebido, decodificada com um decodificador FEC, uma operação dewhitening, com um filtro whitening, testada por um módulo de teste HEC e armazenada em um registrador de cabeçalho de recebimento. Quando o teste HEC é bem sucedido, o receptor pode começar a decodificação, a operação de dewhitening, a descriptografação e o teste CRC da informação de carga útil com um decodificador FEC, filtro dewhitening, módulo de descriptografação e um módulo de teste CRC, respectivamente. Quando o teste CRC é bem sucedido, o pacote é armazenado em um buffer de recebimento SCO ou um buffer ACL, dependendo do tipo de pacote recebido. Do buffer de recebimento, a carga útil é transportada através dos canais lógicos para dados do usuário síncronos, assíncronos ou isócronos para a porta síncrona ou assíncrona de E/S. Se a informação de controle de gerenciador de ligações tiver sido recebida no buffer de recebimento ACL, ela é avançada para o protocolo do gerenciador de ligações.
Um controlador de ligações configura, monitora e controla a cadeia de transmissores e receptores, de modo que a banda base possa ser operada em diversos estados.
Desvantagens conhecidas de implementações correntes de sistemas digitais de banda base baseado na conversão de taxas entre sucessivos módulos de processamento de sinais são o retardo de conversão de taxa, o overhead lógico de conversão de taxa e o consumo de energia.
Implementações conhecidas de buffers têm a desvantagem de ineficiência de memória para pacotes de comprimento variável e uma ausência de endereçabilidade e flexibilidade de alocação.
Desse modo, é um objetivo da presente invenção superar as desvantagens do estado da técnica e proporcionar um sistema de banda base de baixa potência, tamanho pequeno e baixo custo, que pode ser usado em dispositivos existentes e futuros.
Sumário e Vantagens da Invenção: A invenção proporciona um sistema de banda base para um sistema de radiocomunicação de curto alcance. Ela se conforma à especificação de banda base Bluetooth e é bem adequada para uma implementação de hardware eficiente, proporcionando um projeto de um subsistema de rádio de baixa potência, de tamanho pequeno e de baixo custo. O sistema de banda base compreende uma unidade transceptora e uma unidade de armazenamento temporário, pelo que o sistema tem uma contagem de portas eficiente e um consumo de energia reduzido. O projeto de uma unidade transceptora está baseado em um processamento de sinal por encadeamento com controle de fluxo de rotas de dados distribuídos. A unidade transceptora processa pacotes de saída e de chegada e compreende uma pluralidade de unidades processadoras de sinais conectadas em seqüência, pela qual cada unidade processadora de sinais é cronometrada por um sinal de relógio comum. Uma linha de modo é conectada a cada unidade processadora de sinais para comutar cada unidade processadora de sinais entre um modo de transmissão e um modo de recepção. Uma linha de controle à qual cada unidade processadora de sinais é conectada comunica informação de controle de fluxo no modo de transmissão para uma ou mais unidades processadoras de sinais ou no modo de recebimento para uma ou mais das unidades processadoras de sinais seguintes. O dispositivo descrito também pode ser implementado como um transmissor ou receptor apenas, pelo que, então, a linha de modo pode ser omitida. A unidade de armazenamento temporário compreende um sistema de armazenamento temporário que aplica um conceito de organização de memória flexível, que leva a uma implementação eficiente de elementos de armazenamentos temporários ou de armazenamento em termos de contagem de portas e consumo de energia e oferece a flexibilidade para alocar dinamicamente memória para pacotes de usuário de comprimento variável. 0 sistema de armazenamento temporário para armazenar dados da primeira unidade de processamento e da segunda unidade de processamento compreende uma pluralidade de elementos de armazenamento, pelo que cada elemento de armazenamento tem uma primeira unidade de armazenamento e uma segunda unidade de armazenamento. Um subsistema de comutação é proporcionado para comutar cada elemento de armazenamento entre os primeiro e segundo modos. No primeiro modo, cada primeira unidade de armazenamento é endereçável pela primeira unidade de processamento, enquanto cada segunda unidade de armazenamento é endereçável, no primeiro modo, pela segunda unidade de processamento. No segundo modo, cada segunda unidade de armazenamento é endereçável pela primeira unidade de processamento enquanto cada primeira unidade de armazenamento é endereçável, no segundo modo, pela segunda unidade de processamento.
Cada unidade de processamento pode compreender uma unidade de multiplexação para fins de permissão para que múltiplos sinais sejam processados ou gerados por uma unidade processadora de sinais. Além disso, cada unidade processadora de sinais pode compreender um multiplexador em sua entrada e um demultiplexador em sua saída. Essa estrutura mostra a vantagem de que cada unidade processadora de sinais pode ser usada para os modos de transmissão e recebimento, permitindo uma reutilização parcial de funções e portas.
Cada unidade processadora de sinais pode ser conectada através de uma unidade lógica à linha de controle. Essa estrutura mostra a vantagem de que outras unidades processadoras de sinais podem ser informadas e paradas, temporariamente, facilmente, se um retardo de processamento ocorrer. Além disso, fisicamente, a mesma linha de controle e unidade lógica podem ser usadas para o modo de recebimento e de transmissão.
Se a unidade lógica compreender uma porta OR, então, uma estrutura simples pode ser obtida. A informação de controle de fluxo pode compreender uma informação de retenção, indicando para as unidades processadoras de sinais que receberem a informação de retenção para parar o processamento. Em assim fazendo, um mecanismo eficiente pode ser implementado para parar, temporariamente, o processamento.
Cada unidade processadora de sinais pode ser usada para o modo de transmissão e recebimento. Isso tem a vantagem de que apenas uma cadeia de processamento de sinais tem que ser construída, pelo que a contagem de portas pode ser salva.
Quando cada elemento de armazenamento compreende uma pluralidade de células para armazenamento de dados, então, uma estrutura simples do elemento de armazenamento pode ser obtida.
Um primeiro decodificador de endereços pode selecionar um elemento de armazenamento para escrever e ler dados pela primeira unidade de processamento. Um segundo decodificador de endereços pode selecionar um elemento de armazenamento para escrever e ler dados pela segunda unidade de processamento. Através do uso dessa estrutura, cada um ou múltiplos elemento(s) de armazenamento pode(m) ser endereçado(s) independentemente. Isso leva a uma alocação flexível e seleção de blocos de armazenamento. O subsistema de comutação pode compreender uma pluralidade de chaves de acesso. Cada chave de acesso é conectada a um elemento de armazenamento. Essa estrutura tem a vantagem de que um acesso flexível pode ser obtido.
Se uma unidade controladora tiver um registrador de chaves de acesso para controlar cada chave de acesso, então, a vantagem ocorre de que um mecanismo de controle simples pode ser implementado para controlar as chaves de acesso.
Um método para armazenamento de uma primeira unidade de processamento de dados e de uma segunda unidade de processamento de dados em um sistema de armazenamento temporário compreendendo uma pluralidade de elementos de armazenamento é proporcionado. Cada elemento de armazenamento compreende uma primeira unidade de armazenamento e uma segunda unidade de armazenamento. O método compreende as etapas de comutação de cada elemento de armazenamento entre primeiro e segundo modos, no primeiro modo, endereçando cada primeira unidade de armazenamento pela primeira unidade de processamento e endereçando cada segunda unidade de armazenamento pela segunda unidade de processamento e, no segundo modo, endereçando cada segunda unidade de armazenamento pela primeira unidade de processamento e endereçando cada primeira unidade de armazenamento pela segunda unidade de processamento. O método ainda pode compreender a seleção de múltiplos elementos de armazenamento e a combinação dos mesmos em um ou mais blocos de armazenamento. Isso tem a vantagem de que a memória pode ser alocada dinamicamente para pacotes simples e/ ou de múltiplas aberturas. 0 tamanho da memória selecionável é flexível.
Cada elemento de armazenamento e cada bloco de armazenamento podem ser usados independentemente. Isso leva a uma ampla flexibilidade no uso da memória.
Descrição dos Desenhos: As concretizações preferidas da invenção são descritas em detalhes abaixo, a título de exemplo apenas, com referência aos desenhos esquemáticos seguintes. A figura 1 mostra uma ilustração esquemática de componentes de um sistema de banda base. A figura 2 mostra uma ilustração esquemática de uma unidade transceptora. A figura 3 mostra uma ilustração esquemática de um dispositivo de cadeia transceptor de processamento de sinais. A figura 4 mostra detalhes de uma unidade de processamento de sinais com suas linhas de conexão. A figura 5 mostra uma ilustração esquemática de uma unidade de armazenamento temporário. A figura 6 mostra a organização de armazenamentos temporários de carga útil. A figura 7 mostra detalhes de um sistema de armazenamento temporário. A figura 8 mostra uma ilustração esquemática de um comutador de armazenamento temporário.
Os desenhos são proporcionados para fins ilustrativos apenas e não representam necessariamente exemplos práticos da presente invenção em escala.
Descrição Detalhada da Invenção: Embora a presente invenção seja aplicável em uma ampla variedade de sistemas de comunicação, ela será descrita com o foco colocado em uma concretização para um sistema de radiocomunicação de curto alcance que se conforma à especificação de banda base Bluetooth. Nas figuras, os mesmos numerais de referência são usados para denotar as mesmas partes ou semelhantes. A figura 1 ilustra o mapeamento de uma arquitetura de banda base em uma plataforma de hardware/firmware que implementa um sistema de banda base 8 do sistema de radiocomunicação de curto alcance. Um gerenciador de ligações e controlador de ligações, que para maior clareza não são mostrados na figura, são implementados no firmware. 0 código é executado em um sistema operacional em tempo real em um microcontrolador embutido 11, que é interligado através de um barramento de sistema 1 com um decodificador de barramento 5 e dispositivos não mostrados, tais como, dispositivos de memória, arbitrador de barramento, controlador interrupções, cronômetros e interfaces externas. 0 microcontrolador embutido 11 pode ser um microcontrolador ARM7TDMI. Um barramento de sistema avançado AMBA (ASB) pode ser aplicado como o barramento de sistema 1, pelo que AMBA significa Advanced Microcontroller Bus Architecture (Arquitetura de barramento de microcontrolador avançado), que é descrita em "AMBA Specification Rev. D", Advanced RISC Machines Ltd. (ARM), Cambridge, Reino Unido, abril de 1977. 0 barramento de sistema 1 é conectado a uma unidade periférica 10, que aqui depois também é chamada primeira unidade de processamento 10, que pode ser um codificador/decodificador de voz ou uma fonte/coletor de dados e uma unidade de banda base 7 compreendendo uma unidade de armazenamento temporário 50 e uma unidade transceptora 20. A unidade de armazenamento temporário 50 compreende um sistema de armazenamento temporário 60 e é interligada através de um barramento de transceptor 2 a uma unidade transceptora 20. A unidade transceptora 20 compreende dispositivo de comunicação 30 para processamento de sinais, que é chamado aqui depois dispositivo transceptor de cadeia de processamento de sinais 30. Ele é conectado a uma extremidade frontal de rádio analógica 4 através de uma interface de RF (extremidade frontal de rádio) 3. A unidade de armazenamento temporário 50 implementa armazenamentos temporários de transmissão (TX) e de recebimento (RX), ao passo que a unidade transceptora 20 desempenha todas as funções de processamento de sinais digitais de uma cadeia de transmissores e receptores. A unidade de armazenamento temporário 50, a primeira unidade de processamento 10 e o firmware executado no microcontrolador 11 se comunicam um com outro através do barramento de sistema 1. A unidade de armazenamento temporário 50, desse modo, pode ser implementada como um periférico escravo ASB, o que permite o mapeamento de todos os registradores de hardware e armazenamentos temporários no espaço de endereço do microcontrolador e a geração de interrupções ARM7TDMI para eventos de tempo crítico no hardware. A figura 2 representa um diagrama em blocos da unidade transceptora 20 para o sistema de comunicação de curto alcance. Ela compreende o dispositivo transceptor de cadeia de processamento de sinais 30 interligado a um controlador de transceptor 22 que inclui um (de)compositor de pacotes 23, uma máquina transceptora de estado finito 24 e uma unidade de sincronização de tempos 25. A unidade transceptora 20 se comunica através do barramento de transceptor 2 com a unidade de armazenamento temporário 50. Os dados podem ser gravados ou lidos através de um barramento de dados, rotulado com X_BB_D para ou de um respectivo armazenamento temporário de carga útil com endereço indicado no barramento X_BB_A por intermédio do controle dos sinais X_BB_WR e X_BB_WREN. Os sinais X_BB_CMD controlam a máquina transceptora de estado finito 24 na unidade transceptora 20, enquanto os sinais X_BB_IRQO e X_BB_IRQ1 indicam para um controlador de interrupções de banda base, não mostrado, que um evento de relógio ocorreu ou um evento de recepção de pacote foi detectado no dispositivo transceptor de cadeia de processamento de sinais 30, respectivamente. A unidade transceptora 20 se comunica através da interface de RF 3 com a extremidade frontal de rádio 4. O dispositivo transceptor de cadeia de processamento de sinais 30 faz sair um quadro de rádio como uma corrente de bits serial na linha de interface X_RF_DATA_TX, enquanto a linha de interface X_RF_DATA_RX é usada para processamento como um quadro de rádio de chegada. Os quadros de rádio de saída e de chegada são transmitidos ou recebidos através da ligação de rádio em uma freqüência indicada pelas linhas de interface X_RF_FREQ. A informação de controle é trocada nas linhas X_RF_CTRL entre a extremidade dianteira de rádio 4 e a unidade transceptora 20. A sincronização de tempos entre dois ou mais dispositivos de comunicação (não mostrados) é realizada no controlador de transceptor 22, as etapas de processamento de sinais de transceptor são seqüenciadas com a máquina transceptora de estado finito 24 e pacotes de saída e de chegada são montados e desmontados com o (de)compositor de pacotes 23. Durante a transmissão de dados, o compositor de pacotes 23 lê através do barramento de transceptor 2 registradores de cabeçalhos apropriados e armazenamentos temporários de dados de carga útil endereçados, serializa blocos de informação amplos de 32 bits e desloca a fileira de bits serial resultante para o dispositivo transceptor de cadeia de processamento de sinais 30. Ao mesmo tempo em que recebe dados, a fileira de bits de chegada é processada e, finalmente, convertida de serial para paralelo pelo (de)compositor de pacotes 23, antes que os blocos de informação sejam armazenados em um registrador de cabeçalhos ou nos armazenamentos temporários endereçados, o que é descrito aqui abaixo.
Conforme indicado pelas setas, os dados de carga útil e cabeçalhos são trocados entre o controlador de transceptor 22 e o dispositivo transceptor de cadeia de processamento de sinais 30. Além disso, os sinais MODE, CONTROL, HOLD_OUT, HOLD_IN, HEC_OK, CRC_OK e TRIGGER são comunicados entre o controlador de transceptor 22 e o dispositivo transceptor de cadeia de processamento de sinais 30.
Fazendo referência à figura 3, que mostra uma ilustração esquemática de um dispositivo transceptor de cadeia de processamento de sinais 30, aqui depois dispositivo de comunicação 30, resumidamente. 0 dispositivo de comunicação 30 compreende diversas unidades de processamento de sinais 40 requeridas para implementar as funções de teste de erro de cabeçalho (HEC), whitening (WHI), correção antecipada de erro (FEC), correlação de código de acesso (ACC), teste de redundância cíclica (CRC) criptografação (CRY), pelo que as caixas são rotuladas consequentemente. Cada unidade de processamento de sinais 40 compreende uma unidade de multiplexação 42, 43 em sua entrada e saída, que são representadas em mais detalhes na figura 4. As unidades de processamento de sinais 40 são conectadas em seqüência, pelo que cada uma é cronometrada por um sinal de relógio comum proporcionado em uma linha de relógio 32. Além disso, cada unidade de processamento de sinais 40 é conectada a uma linha de modo 34, a um barramento de dados 35 e a uma linha de controle 35. Os sinais de controle MODE, H0LD_IN e HOLD_OUT, junto com o barramento de dados 35, são usados para configurar e direcionar as unidades de processamento de sinais 40 dentro da cadeia de transceptores. Uma seleção de frequências de salto é realizada por uma unidade de freqüências de salto 41, rotulada com HFS. A máquina transceptora de estado finito 24 pode configurar o dispositivo de comunicação 30 para o modo de transmissão e de recepção através do controle dos multiplexadores 42, dos demultiplexadores 43 e das unidades de processamento de sinais 40 com o sinal MODE na linha de modos 34. No modo de transmissão, as unidades de processamento de sinais 40 são configuradas e conectadas umas com as outras de modo que um quadro de rádio é gerado do cabeçalho e da carga útil. Um multiplexados de transmissão, rotulado com MT, é proporcionado para combinar a rota de cabeçalho e carga útil. O quadro sai como uma seqüência de bits contínua e serial, na linha de interface de RF, X_RF_DATA_TX em uma taxa de 1 Mbits/s. No modo de recepção, as unidades de processamento de sinais 40 são configuradas e conectadas de modo que o quadro de rádio de chegada na linha X_RF_DATA_RX é processado pelas unidades de processamento de sinais 40 na ordem inversa antes que ele seja avançado como cabeçalho e carga útil para o decompositor de pacotes 23. Um demultiplexador de recebimento, rotulado com MR, é, desse modo, disposto para dividir a corrente de bits em cabeçalho e carga útil. A cadeia de processamento de sinais do dispositivo de comunicação 30 se baseia em uma arquitetura de processamento de sinais por encadeamento com controle de fluxo de rotas de dados, aqui depois chamado informação de controle de fluxo, que é comunicada através da linha de controle 36. Todas as unidades de processamento de sinais 40 no encadeamento usam a mesma estrutura de blocos de construção de processamento de sinais e são cronometradas com o sinal de relógio comum de 1 MHz. Através do uso de um mecanismo de controle de fluxo de realimentação na rota de transmissão e um controle de antecipação de alimentação na rota de recebimento, uma corrente de bits contínua de 1 Mbit/s pode ser proporcionada e aceita da interface de RF 3, respectivamente, evitando uma conversão cara de taxa de dados entre entrada e saída de cada unidade de processamento de sinais 40. A informação de controle de fluxo é avançada para a seguinte ou realimentada para a unidade de processamento de sinais 40 anterior através de unidades lógicas 38 compreendendo portas OR. Um demultiplexador de controle, rotulado com MC, é disposto dentro da linha de controle 36 a fim de dividir a informação de controle de fluxo para a rota de cabeçalho e carga útil.
A figura 4 mostra detalhes da estrutura geral de uma unidade de processamento de sinais 40. Ela compreende aqui uma unidade lógica combinacional 44, um registrador de entrada de dados 45, dois registradores de configuração 46 e um registrador de estado 47 que são cronometrados sincronicamente pelo sinal de relógio proporcionado na linha de relógios 32. A unidade lógica combinacional 44, junto com o registrador de estado 47, implementa a funcionalidade da unidade de processamento de sinais 40 requerida na rota de transmissão e de recebimento. A unidade de processamento de sinais 40 compreende um multiplexador 42 em sua entrada para receber uma corrente de bits na linha TX_DATA_IN ou RX_DATA_IN. O multiplexador 42 é conectado ao registrador de entrada de dados 4 5 que proporciona os dados para a unidade lógica combinacional 44 através da linha regData_in. Na saída da unidade de processamento de sinais 40, um demultiplexador 43 é disposto. 0 demultiplexador 43 recebe sua entrada da unidade lógica combinacional 44 e libera, na dependência do modo de transmissão ou de recebimento, um sinal TX_DATA_OUT para unidade de processamento de sinais seguinte 40 ou um sinal RX_DATA_OUT que é alimentado para a unidade de processamento de sinais 40 seguinte na cadeia de processamento de sinais de recebimento.
Os registradores 45, 46, 47 são usados para cronometrar serialmente na seqüência de bits do multiplexador 42, o armazenamento de valores de configuração carregáveis externamente e manter e realimentar informação de estado para a entrada da unidade lógica combinacional 44.
Antes que uma unidade de processamento de sinais 4 0 possa iniciar o processamento de dados, ela tem que ser restaurada e configurada. Através da expansão do sinal RESTART, o registrador de entrada de dados 45 e o registrador de estado 47 são limpos. Quando os dois sinais RESTART e LOAD são expandidos, o valor do sinal externo MODE na linha de modos 34 e os outros parâmetros de configuração dependente de módulo proporcionados no barramento de dados CONTROL 34 são armazenados nos registradores de configuração 46. Logo que o sinal RESTART é liberado, uma seqüência de bits proporcionada na linha TX_DATA_IN ou RX_DATA_IN é cronometrado no registrador de entradas 45. A partir desses bits e dos parâmetros armazenados nos registradores de configuração e de estado 46, 47, a lógica combinacional 44 gera uma seqüência de bits, que é liberada através do demultiplexador 43 na linha TX_DATA_OUT ou RX_DATA_OUT. A informação de controle de fluxo é transportada através da linha de controle 36: a expansão do sinal HOLD_IN faz com que a unidade lógica 38 aumente HOLD_OUT e HOLD, o que desativa o relógio dos registradores de entrada de dados e de estado 45, 47. Nesse caso, a unidade de processamento de sinais 40 pára o processamento, isto é, novos valores de entrada são ignorados, o estado interno da unidade de processamento de sinais 40 é mantido inalterado e o valor do sinal de saída é retido.
No modo de transmissão, o comprimento da seqüência de bits de saída de cada unidade de processamento de sinais 40 é sempre maior que (ou igual ao) o comprimento da seqüência de bits de entrada porque a unidade de processamento de sinais 40 pode realizar a codificação de canais ou anexar bits de teste de paridade. Como ambos as seqüências de bits são cronometradas com a mesma taxa de relógio de 1 MHz, a unidade de processamento de sinais 4 0 tem que congelar todas as unidades de processamento de sinais 40 anteriores no encadeamento, quando ela insere bits adicionais na seqüência de bits de saída. A parada das unidades de processamento de sinais 40 anteriores é realizada pelo aumento do sinal STALL, que se propaga de volta na linha de controle 36 como um comando HOLD através da unidade lógica 38 para as unidades de processamento de sinais 40 anteriores no encadeamento. Um laço de realimentação, desse modo, controla o fluxo de dados na rota de transmissão. O sinal STALL é enviado e o sinal HOLD é recebido pela unidade lógica combinacional 44 através da unidade lógica 38. A unidade lógica 38 compreende aqui uma porta OR.
No modo de recebimento, o comprimento da seqüência de bits de saída de cada unidade de processamento de sinais 40 é sempre menor que (ou igual ao) o comprimento da seqüência de bits de entrada porque a unidade de processamento de sinais 40 pode realizar a decodificação de canal ou remover bits de teste de paridade. Como a sequência de bits de entrada e saída é cronometrada com o mesmo sinal de relógio, a respectiva unidade de processamento de sinais 40 tem que indicar para a próxima unidade de processamento de sinais 40 na cadeia de processamento de recebimentos que nenhum dado válido é proporcionado em sua saída. Nesse caso, todas as unidades de processamento de sinais 40 precedentes no encadeamento têm que parar o processamento de dados de entrada. 0 congelamento de todas as unidades de processamento de sinais 40 subseqüentes no encadeamento é realizado pelo aumento do sinal STALL, que é avançado como um comando HOLD na linha de controle 36 através da unidade lógica 38 para as próximas unidades de processamento de sinais 40. O mecanismo de avanço de alimentação, desse modo, controla o fluxo de dados na rota de recebimento.
Em geral, a mesma linha de controle 36 pode ser usada para os modos de transmissão e de recepção. Isso leva a uma estrutura simples. A figura 5 mostra uma ilustração esquemática da unidade de armazenamento temporário 50. A unidade de armazenamento temporário 50 compreende um controlador escravo ASB 55 e um sistema de armazenamento temporário 60. 0 sistema de armazenamento temporário 60 compreende um controlador de memória 52, armazenamentos temporários de carga útil 68, registradores de configuração de transceptor e de armazenamento de cabeçalhos 53 e registradores de controle e estado 54 requeridos para configuração de transceptor de banda base, armazenamento de cabeçalhos de pacotes, controle de interrupções, controle de banda base e monitoração de estado. A unidade de armazenamento temporário 50 é visível como um dispositivo de memória mapeada para a unidade transceptora de banda base 20 através do barramento de transceptor 2 e para o mestre ASB, por exemplo, o microcontrolador 11, através do barramento de sistema 1. 0 controlador escravo ASB 55 coordena o controle e a troca de dados de usuário entre um mestre ASB e o sistema de armazenamento temporário 60 através do barramento AMBA, isto é, o barramento de sistema 1. Se o decodificador de barramento AMBA 5 seleciona a unidade de armazenamento temporário 50 através da ativação do sinal de seleção de chip X_DSELASB0, o controlador escravo ASB 55 processa e gera todos os sinais de controle de barramento ASB (X_BWAIT, X_BERR0R, X_BLAST, X_BWRITE, X_nBRESET, X_BLCK) requeridos para uma transferência de dados sequencial ou não seqüencial em conformidade AMBA através do barramento de dados bidirecional X_BD para a ou de uma localização de memória definida no barramento de endereços X_BA. Além disso, o controlador escravo ASB 55 gera um sinal de escrita de relógio wr_clk e um sinal de ativação de escrita wr_en para o controlador de memória 52 e controla a direção de transferência de dados através do barramento de dados X_DB com o sinal bd_wr. As interrupções entre a unidade de armazenamento temporário 50 e o microcontrolador 11 são transportadas nas linhas de interface X_IRQ0 e X_IRQ1. O controle e a troca de dados de usuário através do barramento de transceptor 2 entre as unidades de armazenamento temporário e transceptora 50, 20 é coordenado pela máquina transceptora de estado finito 24 implementada na unidade transceptora 20. Os sinais de interface foram indicados com referência à figura 2.
Os registradores de configuração de transceptor e armazenamento de cabeçalhos 53 são proporcionados para configuração da unidade transceptora 20 e armazenamento da informação de cabeçalhos de pacotes. Esses registradores 53 estão sempre conectados ao sistema de barramento 1 e ao barramento de transceptor 2 para permitir o acesso simultâneo à leitura de ambos os barramentos; contudo, apenas um barramento tem direitos de acesso à escrita. Os registradores de controle de estado 54 incluem registradores para comutação de armazenamento temporário, controle de transceptor e manipulação de interrupções. Um controlador de interrupções dos registradores de controle e estado 54 é proporcionado para gerar eventos de interrupções de microcontrolador, como a interrupção de relógio e uma interrupção de pacote recebido. A figura 6 mostra detalhes da organização (mapa de memória) de armazenamentos temporários de carga útil 68 dentro do sistema de armazenamento temporário 60. Para a implementação, por exemplo, de sete armazenamentos temporários de carga útil ACL TX, três armazenamentos temporários de carga útil SCO TX, um armazenamento temporário de carga útil ACL RX e um armazenamento temporário de carga útil SCO RX, um arranjo de elementos de armazenamento 65 com 12 fileiras é proporcionado. Cada elemento de armazenamento 65 compreende uma primeira unidade de armazenamento 61 e uma segunda unidade de armazenamento 62 e pode aqui armazenar 64 bytes pelo que é endereçado como 16 células de 32 bits. Essa organização de memória leva a uma implementação eficiente de armazenamentos temporários em termos de contagem de portas e consumo de energia e também oferece a flexibilidade para dinamicamente alocar memória para pacotes simples ou de múltiplas aberturas através da seleção de múltiplos elementos de armazenamento 65 e combinando os mesmos com um bloco de armazenamento 66. Cada elemento de armazenamento 65 pode estar em um primeiro modo ou em um segundo modo. A primeira fileira de armazenamentos temporários de carga útil 68 implementa um bloco prévio e corrente de um armazenamento temporário de carga útil ACL RX; as sete fileiras seguintes são usadas para implementação do bloco seguinte e corrente de sete armazenamentos temporários de carga útil ACL TX; e, finalmente, quatro fileiras de memória implementam um armazenamento temporário de carga útil SCO RX e três armazenamentos temporários de carga útil SCO TX. Cada fileira compreende a primeira unidade de armazenamento 61 e a segunda unidade de armazenamento 62, uma para a implementação do bloco corrente e uma para o bloco seguinte ou prévio, respectivamente. Cada fileira endereçada com um endereço de byte único (por exemplo, de OxOOOOh a 0x02FFh) através do uso de um endereço de transceptor 64 ou um endereço AMBA 63. Se o sistema de armazenamento temporário 60 é endereçado através do barramento de sistema AMBA 1, o deslocamento base de endereço da unidade (por exemplo, 0x8000000h) tem que ser adicionado. Através do uso desses endereços 63, 64, a unidade transceptora 20 como uma segunda unidade de processamento 20 e qualquer dispositivo anexado ao barramento de sistema AMBA 1, por exemplo, a unidade periférica 10 ou microcontrolador 11 como uma primeira unidade de processamento 10, 11 pode realizar acessos à leitura/escrita para a primeira ou a segunda unidade de armazenamento 61, 62, no elemento de armazenamento endereçado 65. A seleção da primeira ou da segunda unidade de armazenamento 61, 62, porém, é controlada pelo controlador de memória 52, o que evita o acesso simultâneo da segunda unidade de processamento 20 e da primeira unidade de processamento 10. A figura 7 mostra outros detalhes do controlador de memória 52 que envolve o primeiro e o segundo decodificadores de endereços 71, 72 e lógica de controle para selecionar, escrever e ler dados para e dos elementos de armazenamento 65 e registradores de controle 53, 54. As localizações de memória são endereçadas do barramento de sistema 1 ou da unidade transceptora 20 através do barramento de transceptor 2, por exemplo, um barramento de endereços estendido de 8 bits. Como a região de memória pode ser dividida em um arranjo de elementos de armazenamento 65 para construir um bloco de armazenamento 66, a decodificação de endereços é realizada, primeiro, pela seleção de um elemento de armazenamento 65 com base nos quatro bits mais significativos (MSBs) dos oito bits de endereços e, a seguir, selecionando uma das 16 células de memória do elemento de armazenamento endereçados 65 com base nos quatro bits menos significativos remanescentes (LSBs). Para acesso à escrita, o primeiro decodificador de endereços 71 roteia o sinal de ativação de escrita através do demultiplexador, rotulado com MA1 ou MB1, para o elemento de armazenamento selecionado 65, enquanto que para acesso à leitura os multiplexadores, rotulados com MA2 ou MB2, conectam o elemento de armazenamento endereçado 65 ao barramento de sistema ou ao barramento de transceptor 2. A comunicação entre um primeiro e um segundo modo de um elemento de armazenamento 65 ou o bloco de armazenamento 66 é controlada por um registrador de comutação de armazenamento temporário 76, que é acessível pelo microcontrolador 11. Cada bit isolado Si do registrador de comutação de armazenamento temporário 76 controla o subsistema de comutação 74, compreendendo chaves de acesso 75 anexadas ao elemento de armazenamento 65. A figura 8 mostra uma ilustração esquemática dos estados possíveis de uma chave de acesso 75 para se obter o primeiro e o segundo modos de um elemento de armazenamento 65 ou bloco de armazenamento 66. Dependendo do valor de Si, um ou mais dos elementos de armazenamento 65 é/são ajustado (s) de modo que os dados que se originam do barramento de sistema 1 ou do barramento de transceptor 2 são escritos ou lidos no(s) elemento(s) de armazenamento adequado(s) 65. As chaves de acesso 75 dentro de um subsistema de comutação 74 são comutadas simultaneamente.
Qualquer concretização divulgada pode ser combinada com uma ou várias das outras concretizações mostradas e/ou descritas. Isso também é possível para uma ou mais características das concretizações.

Claims (20)

1. Dispositivo de comunicação (30) para processamento de pacotes de saída e de chegada, o dispositivo caracterizado pelo fato de compreender: ■ uma pluralidade de unidades de processamento de sinais (40) conectadas em seqüência, cada unidade de processamento de sinais (40) sendo cronometrada por um sinal de relógio comum (32); ■ uma linha de modos (34) conectada a cada unidade de processamento de sinais (40) para comutar cada unidade de processamento de sinais (40) entre um modo de transmissão e um modo de recebimento; e ■ uma linha de controle (36) à qual cada unidade de processamento de sinais (40) é conectada, a linha de controle (36) comunicando informação de controle de fluxo no modo de transmissão para uma ou mais das unidades de processamento de sinais precedentes ou no modo de recebimento para uma ou mais das unidades de processamento de sinais seguintes.
2. Dispositivo de comunicação para processamento de um pacote de saída, o dispositivo caracterizado pelo fato de compreender: ■ uma pluralidade de unidades de processamento de sinais (40) conectadas em seqüência, cada unidade de processamento de sinais (40) sendo cronometrada por um sinal de relógio comum (32); ■ uma linha de controle (36) à qual cada unidade de processamento de sinais (40) é conectada, a linha de controle (36) comunicando informação de controle de fluxo para uma ou mais das unidades de processamento de sinais precedentes (40) .
3. Dispositivo de comunicação para processamento de um pacote de chegada, o dispositivo caracterizado pelo fato de compreender uma pluralidade de unidades de processamento de sinais (40) conectadas em seqüência, desse modo, formando uma cadeia de processamento de sinais, cada unidade de processamento de sinais (40) sendo cronometrada por um sinal de relógio comum (32) ; e uma linha de controle (3 6) à qual cada unidade de processamento de sinais (40) é conectada, a linha de controle (36) comunicando informação de controle de fluxo para uma ou mais das unidades de processamento de sinais (40) seguinte na cadeia de processamento de sinais.
4. Dispositivo, de acordo com uma das reivindicações de 1 a 3, caracterizado pelo fato de cada unidade de processamento de sinais (40) compreender uma unidade de multiplexação (42, 43) .
5. Dispositivo, de acordo com uma das reivindicações de 1 a 3, caracterizado pelo fato de cada unidade de processamento de sinal (40) compreender um multiplexador (42) em sua entrada e um demultiplexador (43) em sua saída.
6. Dispositivo, de acordo com uma das reivindicações de 1 a 3, caracterizado pelo fato de cada unidade de processamento de sinais (40) ser conectada através de uma unidade lógica (38) à linha de controle (36).
7. Dispositivo, de acordo com a reivindicação 6, caracterizado pelo fato de a unidade lógica (38) compreender uma porta OR.
8. Dispositivo, de acordo com uma das reivindicações de 1 a 3, caracterizado pelo fato de a informação de controle de fluxo compreender uma informação de retenção indicando para as unidades de processamento de sinais (40) o recebimento da informação de retenção para parar o processamento.
9. Dispositivo, de acordo com a reivindicação 1, caracterizado pelo fato de cada unidade de processamento de sinais (40) ser utilizável para o modo de transmissão e de recepção.
10. Unidade transceptora (20) caracterizada pelo fato de compreender um controlador de transceptor (22) e um dispositivo de comunicação (30), tal como definido em qualquer uma das reivindicações de 1 a 9, ambos sendo interligados, a unidade transceptora (20) sendo adaptada para se comunicar com uma unidade de armazenamento temporário (50) através de um sistema de barramento (2).
11.Sistema de armazenamento temporário (60) para armazenamento de dados de uma primeira unidade de processamento (10, 11) e de uma segunda unidade de processamento (20) compreendendo: ■ uma pluralidade de elementos de armazenamento (65) cada um compreendendo uma primeira unidade de armazenamento (61) e uma segunda unidade de armazenamento (62); ■ uma pluralidade de subsistemas de comutação (74) para comutação dos elementos de armazenamento (65) entre primeiro e segundo modos, caracterizado pelo fato de, no primeiro modo, cada primeira unidade de armazenamento (61) ser endereçável pela primeira unidade de processamento (10, 11) e cada segunda unidade de armazenamento (62) ser endereçável pela segunda unidade de processamento (20) ; e no segundo modo, cada segunda unidade de armazenamento temporário (62) ser endereçável pela primeira unidade de processamento(10, 11) e cada primeira unidade de armazenamento (61) ser endereçável pela segunda unidade de processamento (20).
12.Sistema de armazenamento temporário, de acordo com a reivindicação 11, caracterizado pelo fato de cada elemento de armazenamento (65) compreender uma pluralidade de células.
13.Sistema de armazenamento temporário, de acordo com a reivindicação 11, caracterizado pelo fato de ainda compreender um primeiro decodificador de endereços (71) para a seleção de um elemento de armazenamento (65) para escrita e leitura de dados pela primeira unidade de processamento (10, 11) .
14.Sistema de armazenamento temporário, de acordo com a reivindicação 11, caracterizado pelo fato de ainda compreender um segundo decodificador de endereços (72) para seleção de um elemento de armazenamento (65) para escrita e leitura de dados pela segunda unidade de processamento (20).
15.Sistema de armazenamento temporário, de acordo com a reivindicação 11, caracterizado pelo fato de cada subsistema de comutação (74) compreender uma pluralidade de chaves de acesso (75).
16.Sistema de armazenamento temporário, de acordo com as reivindicações 11 e 15, caracterizado pelo fato de ainda compreender uma unidade controladora (52) tendo um registrador de comutação de armazenamento temporário (76) para controlar cada subsistema de comutação (74).
17.Sistema de banda base caracterizado pelo fato de compreender um dispositivo de comunicação (30), tal como definido em qualquer uma das reivindicações de 1 a 9, e um sistema de armazenamento temporário (60), de tal como definido em qualquer uma das reivindicações de 11 a 16, ambos sendo conectados através de um sistema de barramento (2) .
18. Método para armazenamento de dados de uma primeira unidade de processamento (10, 11) e de uma segunda unidade de processamento (20) em um sistema de armazenamento temporário (60), compreendendo uma pluralidade de elementos de armazenamento (65), cada elemento de armazenamento (65) compreendendo uma primeira unidade de armazenamento (61) e uma segunda unidade de armazenamento (62), o método caracterizado pelo fato de compreender: ■ comutação de cada elemento de armazenamento (65) entre primeiro e segundo modos; ■ no primeiro modo, endereçamento de cada primeira unidade de armazenamento (61) pela primeira unidade de processamento (10,1 11) e endereçamento de cada segunda unidade de armazenamento (62) pela segunda unidade de processamento (20) ; e ■ no segundo modo, endereçamento de cada segunda unidade de armazenamento (62) pela primeira unidade de processamento (10, 11) e endereçamento de cada primeira unidade de armazenamento (61) pela segunda unidade de processamento (20).
19. Método, de acordo com a reivindicação 18, caracterizado pelo fato de ainda compreender múltiplos elementos de armazenamento (65) e combinação dos mesmos em um ou mais blocos de armazenamento (66) , compreendendo um primeiro bloco de armazenamento e um segundo bloco de armazenamento.
20. Método, de acordo com a reivindicação 19, caracterizado pelo fato de ainda compreender: ■ comutação de cada bloco de armazenamento (66) entre primeiro e segundo modos; ■ no primeiro modo, endereçamento de cada primeiro bloco de armazenamento pela primeira unidade de processamento (10, 11) e endereçamento de cada segundo bloco de armazenamento pela segunda unidade de processamento (20) ; e ■ no segundo modo, endereçamento de cada segundo bloco de armazenamento pela primeira unidade de processamento (10, 11) e endereçamento de cada primeiro bloco de armazenamento pela segunda unidade de processamento (20) .
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