KR100207880B1 - 셀프-타임 통신 인터페이스와 디지탈 데이타 전송 방법 - Google Patents

셀프-타임 통신 인터페이스와 디지탈 데이타 전송 방법 Download PDF

Info

Publication number
KR100207880B1
KR100207880B1 KR1019950015848A KR19950015848A KR100207880B1 KR 100207880 B1 KR100207880 B1 KR 100207880B1 KR 1019950015848 A KR1019950015848 A KR 1019950015848A KR 19950015848 A KR19950015848 A KR 19950015848A KR 100207880 B1 KR100207880 B1 KR 100207880B1
Authority
KR
South Korea
Prior art keywords
node
digital data
clock signal
data
digital
Prior art date
Application number
KR1019950015848A
Other languages
English (en)
Other versions
KR960003177A (ko
Inventor
데이비드 페레이오로 프랑크
스탠레이 카포우스키 로버트
프란시스 카스퍼 다니엘
캐롤 조르단 리챠드
콘스탄티노 라비오라 윌리암
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR960003177A publication Critical patent/KR960003177A/ko
Application granted granted Critical
Publication of KR100207880B1 publication Critical patent/KR100207880B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
    • G06F13/4256—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using a clocked protocol
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Information Transfer Systems (AREA)
  • Communication Control (AREA)

Abstract

본 발명은 클럭 신호가 비트 직렬 데이타를 병렬 버스상에 클럭시키고, 그 클럭 신호는 버스의 분리된 라인상으로 전송되는 셀프-타임 인터페이스(a self-timed interface: STI)를 제공한다. 각 버스 라인상에서 수신된 데이타는 클럭 신호와 개별적으로 위상 정렬된다. 수신된 클럭 신호를 각 라인에 대해 개별적으로 데이타 비트 셀(data bit cell)의 경계 에지(boundary edges)를 정의하는 데 사용되고, 각각의 버스 라인상의 데이타는, 예를 들어, 데이타 전이 위치가 셀의 중심에 위치하도록 제각기 위상 조정된다.

Description

셀프-타임 통신 인터페이스와 디지탈 데이타 전송 방법
제1도는 본 발명에 따라 셀프-타임 인터페이스를 컴퓨터 칩 간의 데이타 통신에 적용한 것을 예시한 개략적인 블럭도.
제2도는 본 발명에 따라 셀프-타임 인터페이스를 구현하기 위한 전송 직렬화기의 일 실시예를 예시한 블럭도.
제3도는 본 발명에 따른 바이트 동기화를 예시한 블럭도.
제4도는 바이트 동기화 프로세스의 다음 단계를 예시한 블럭도.
제5도는 본 발명의 바람직한 실시예에 따른 위상 정렬 및 샘플링 로직을 예시한 도면.
* 도면의 주요부분에 대한 부호의 설명
15 : 오프칩 구동기 17 : 선택기
18 : 전송 로직 매크로 19,35 : 멀티플렉서
22 : 동기 버퍼 23 : 데이타 레지스터
24 : 송출 물리 매크로 26 : 인입 물리 매크로
28 : 수신 로직 매크로 33 : 시프트 레지스터
80,82,84 : 지연 소자 86 : 초기보호대역 선택기
90 : 후기보호대역 선택기 92,94,96 : RES-FES 래치쌍
98 : 초기 에지 검출기 100 : 후기 에지 검출기
102 : 랜덤워크 필터 104 : 데이타 제어 로직
본 발명은 디지탈 데이타를 병렬 데이타 버스(parallel data bus)를 통해 고속으로 전송하는 개선된 방법 및 장치에 관한 것으로, 특히, 정확한 버스 길이 및 시스템 클럭 속도가 시스템 설계시에 중요한 제한 요소로 작용하지 않으면서도 다양한 데이타 전송 응용에 대해 비용면에서 효율적인(cost-effective) 단거리 인터페이스(short-haul interface)를 제공하는 방법 및 장치에 관한 것이다.
본 기술 분야에 통상의 지식을 가진 자라면, 잡음(niose) 및 부하(loading)와 같은 요인들이 고속으로 동작하는 병렬 버스이 가용 길이(useful length)를 제한함을 이해할 것이다. 종래 기술에서, 시스템 설계시에는 버스 길이를 고려하여야 하고, 버스 길이는 규정된 바에 따라 정확해야 한다. 또한, 물리적인 통신 링크(칩, 케이블, 카드 배선(card wiring), 접속기 등)와 연관된 제조 공차(manufacturing tolerances)와 온도 및 전원 전압의 변동이 병렬 도선(parallel conductors)으로 구성된 종래 기술의 버스에서 데이타 속도를 또한 제한한다. 또한, 종래 기술에서 다수의 컴퓨터 시스템은 데이타를 프로세서의 클럭과 동기시켜 전송하므로, 프로세서의 클럭 속도가 변하면 데이타 전송 버스를 재설계해야 한다.
본 발명의 목적은 버스 길이의 엄격한 제어 및 시스템 클럭의 제한없이 높은 데이타 전송 속도로 동작할 수 있는 비용면에서 효율적인 버스 데이타 전송 시스템을 제공하는 데 있다. 시스템에서 최대 버스의 길이는 버스의 감쇠 손실(attenuation loss)에 의해서만 제한된다.
본 발명의 다른 목적은 데이타 통신 링크 인터페이스의 폭 및 속도가 특정 대역폭의 요건과 VLSI 기술등의 특정 구현 기술에 맞게 용이하게 변경될 수 있는 범용의 비용면에서 효율적인 고성능의 점 대 점 데이타 통신 링크(general purpose, low cost, high performance, point to point data communication link)를 제공하는 데 있다.
본 발명의 또다른 목적은 데이타 속도 이하의 클럭 속도로 동작하는 버스 데이타 전송 시스템을 제공하는 데 있다.
본 발명의 또다른 목적은 수신측의 입력 데이타의 위상 또는 도착 시간을 조정하여 이 입력 데이타가 지역 수신 클럭(local receive clock)에 의해 최적으로 샘플링되도록 함으로써, 온도 변화 및 전원 출력 변동 뿐만 아니라 물리적 링크(칩, 케이블, 카드선, 접속기 등)와 관련된 많은 제조 공차를 보상하는 시스템을 제공하는 데 있다.
요약하면 본 발명은, 클럭 신호가 전기 전도성의 병렬 버스상에 비트 직렬 데이타를 클럭시키며 이 클럭 신호는 별도의 버스 라인을 통해 전송되는 셀프-타임 인터페이스(self-timed interface: STI)를 제공한다. 각각의 버스 라인상에서 수신된 데이타는 클럭 신호와 개별적으로 위상 정렬된다. 수신된 클럭 신호는 데이타 비트 셀(data bit cell)의 경계 에지(boundary edges)를 각각의 라인에 대해 개별적으로 정의하는데 사용되고, 각각의 버스라인상의 데이타는, 예를 들어, 클럭 전이 위치가 데이타 셀 중심에 위치하도록 개별적으로 위상 조정된다. 데이타는 수신된 링크 클럭을 사용함으로써 버퍼에 기록되고, 이어서 수신기 시스템 클럭과 동기적으로 판독된다. 본 발명에서 염두에 둔 데이타 속도에 있어서 전파 지연(propagation delay)은 중요하다. 하지만, 버스의 길이는 일정 범위내에 속하는 한 중요하지 않으며, 전송 및 수신 시스템 클럭과 독립적이다.
본 발명의 하나의 특정한 실시예에서, 전송될 데이타는 전송기 시스템 클럭과 동기적으로 버퍼에 전송되며, 이 전송기 시스템 클럭은 수신기 시스템 클럭이거나 혹은 수신기 시스템 클럭과 다를 수 있다. 제어기는 헤더(header)와 함께 데이타를 바이트 병렬 비트 직렬 전송(byte parallel, bit serial, transmission)을 위한 패킷(packets)으로 포맷(format)시킨다. 헤더는 초기 위상 조정과 더불어 3비트 셀까지 스큐를 교정하도록 하는 고유의 데이타 패턴(unique data patterns)을 제공하도록 특정하게 코딩된다.
본 발명의 전술한 목적 및 다른 목적, 특징 및 장점들은 첨부된 도면과 함께 다음 설명을 참조하면 명확하게 이해될 것이다.
제1도를 참조하면, 본 발명에 따른 셀프-타임 인터페이스(self-timed interface)가 사용될 수 있는 하나의 실시예가 예시되어 있다. 이 셀프-타임 인터페이스의 예시적인 실시예는 본 명세서에서 칩(A) 및 칩(B)으로 표기된 두 마이크로프로세서 칩들간에 데이타 통신을 제공한다. 그러나, 본 기술 분야에 통상의 지식을 가진 자라면 명백하듯이, 본 발명의 셀프-타임 인터페이스는 다양한 구성요소(components) 또는 노드(nodes) 사이에 데이타를 전송하는 데 사용될 수 있다.
칩(A)은 참조부호(12A)로 표기된 전송 포트(transmit port)를 구비하고, 칩(B)은 참조부호(12B)로 표기된 전송 포트를 구비한다. 유사하게, 칩(A 및 B)은 각각 참조부호(14A 및 14B)로 표기된 수신 포트(receive ports)를 구비한다. 이들 포트는 각각의 전송 방향에 대해 하나씩 두개의 셀프-타임 인터페이스 버스(16)에 의해 접속된다. 본 발명의 예시적인 실시예에서, 각각의 버스(16)는 1바이트 폭을 가지며, 9개의 전기 도선으로 구성된다. 이들 전기 도선중 8개는 데이타용이고 나머지 하나는 클럭 신호용이다.
각각의 전송 포트(12A,12B)는 호스트 로직(host logic)과 셀프-타임 인터페이스 링크(16) 사이에 로직 인터페이스(logical interface)를 제공하는 전송 로직 매크로(transmit logical macro)(18)를 포함한다. 동기 버퍼(sync buffers)(22)는 호스트 클럭과 셀프-타임 인터페이스 클럭 사이에 인터페이스를 제공한다. 이 동기 버퍼에 의해 셀프-타임 인터페이스 링크는 호스트 클럭과 독립적인 사전결정된 사이클 시간(predetermined cycle time)에서 동작하므로, 셀프-타임 인터페이스 링크는 호스트 클럭과 독립적이다. 송출 물리 매크로(outbound physical macro)(24)는 워드-폭의 데이타 흐름(word-wide data flow)을 바이트-폭의 데이타 흐름(byte-wide data flow)으로 직렬화시킨다. 이 바이트-폭의 데이타 흐름은 클럭과 함께 셀프-타임 인터페이스 링크(16)상으로 전송된다.
각각의 수신 포트(즉, 14A 및 14B)는 인입 물리 매크로(inbound physical macro)(26)를 포함한다. 인입 물리 매크로(26)는 먼저 각각의 데이타 비트를 셀프-타임 인터페이스 클럭 신호와 동적으로 정렬시킨다. 인입 물리 매크로(26)는 스큐된 비트를 3비투셀까지 정렬시키고, 바이트를 워드로 반직렬화(deserialize)한다. 수신 로직 매크로(receive logical macro)(28)는 셀프-타임 인터페이스 수신기 로직과 호스트 로직 사이에 인터페이스를 제공하고, 링크 승인 신호(link acknowledge signals) 및 링크 거부 신호(link reject signals)를 발생한다. 이들 링크 승인 신호 및 링크 거부 신호는 내부 링크(33)에 의해 접속되어, 송출 셀프-타임 인터페이스 링크(16)를 거쳐 전송 포트로 다시 전송된다. 전기적인 경로 지연(electrical path delay)의 변동을 보상하기 위해, 입력 데이타의 위상이 조정되거나 혹은 셀프-타이밍된다. 각각의 비트(라인)는 전송된 기준 클럭과 개별적으로 위상 정렬되고, 본 실시예에 있어서, 임의의 두 데이타 라인들 사이에 3 비트 셀의 스큐까지 보상하도록 또한 정렬된다. 셀프-타이밍의 동작은 세부분으로 나뉜다. 첫째는 비트 동기(bit synchronization)를 획득하는 것이고, 둘째는 바이트/워드를 정렬시키는 것이고, 세째는 동기를 유지시키는 것이다.
비트 동기 획득에서, 링크는 전혀 타이밍 조정되지 않은 상태(completely untimed state)로부터 동기 동작으로 자체적으로 진입한다. STI 인터페이스 또는 로직상의 모든 이전의 조건은 완전 로직 리셋(complete logic reset)에 의해 무시된다. 비트 동기 프로세스는 예를 들어 200 마이크로초(microseconds) 정도로 고속으로 설정될 수 있다. 입력 데이타의 위상은 데이타 유효 윈도우(data valid window) 또는 비트 간격(bit interval)을 찾을 때까지 라인 단위로 조작된다. 이것은 입력 데이타상에서 지역 클럭에 대해 평균 에지 위치를 찾는 위상 검출기(phase detector)를 사용함으로써 성취된다. 두개의 위상 검출기를 사용할 경우 데이타상에 두개의 연속적인 에지를 찾을 수 있으며, 이들 두개의 연속적인 에지가 비트 간격 또는 데이타 유효 윈도우를 정의한다. 지역 클럭에 의해 샘플링되는 데이타는 데이타의 두 에지 사이의 중간에 위치되는 데이타 위상이다.
바이트 정렬은 직렬 데이타 스트림을 전체 비트 시간(whole bit times)내에 조작하여 바이트 위치를 반직렬화기(deserializer) 출력에 대하여 적절히 조정함으로써 수행된다. 제4도를 참조하면, 워드 정렬은 반직렬화기 데이타를 한번에 4비트 간격씩 조작하여, STI 인터페이스상에 적절한 워드 동기화가 이루어지도록 함으로써 수행된다. 타이밍 시퀀스(timing sequence)는 적절한 비트, 바이트 및 워드 동기화를 허용한다.
동기화 유지는 온도 및 전원 변동에 응답하여 링크 동작의 일부로서 발생된다.
제2도를 참조하면, 본 발명의 실시예에 사용되는 비트 직렬 바이트 병렬 인터페이스(bit serial byte parallel interface)용 전송 직렬화기의 실시예가 예시되어 있다. 4 바이트 폭의 데이타 레지스터(23)는 병렬 입력(25)(도면에 도시된 0,1,2,3 바이트 입력)을 수신하고, 멀티플렉서(19) 및 2:1 선택기(17)는 레지스터(23)의 출력을 멀티플렉스시킨 다음 이를 셀프-타임 인터페이스 버스와 접속된 오프칩 구동기(off chip driver)(15)에 1 바이트 폭으로 출력시킨다. 레지스터(23)로부터 출력되는 데이타는 라인(27)상의 셀프-타임 인터페이스 클럭 신호를 수신하는 나누기-2 로직(divide-by-two logic)(21)에 의해 클럭된다. 도면에 도시된 바와 같이, 0,1,2,3 바이트로부터 출력된 비트 0은 직렬화되어, 셀프-타임 인터페이스의 링크 0상으로 전송된다. 또한, 0,1,2,3 바이트로부터의 비스 1은 링크 1상으로 전송될 것이다 (도시되지 않음).
통신 매체의 대역폭의 요건을 최소화하기 위해, STI 클럭은 전송 데이타 속도(보율(baud rate))의 1/2 주파수이다. 즉, 150 Mbit/S 데이타 속도에 대해 75Mhz 클럭이 사용될 것이다. 클럭은 STI 발진기 소스로부터 발생되므로, STI 링크로부터 시스템 혹은 호스트 클럭이 분리된다. 데이타는 클럭의 양 에지(both edges)에서 전송될 것이다.
이제 제3도를 참조하면, 제5도를 참조하여 기술되는 비트 동기화 프로세서가 완료된 것으로 가정하면, 바이트 동기화는 (이제 2 비트의 폭을 갖는) 위상 정렬된 데이타가 시프트 레지스터(shift registers)(33)에 접속됨으로써 개시된다. 시프트 레지스터(33)의 출력은 멀티플렉서(35)와 접속된다. 멀티플렉서(35)에 입력되는 제어 신호(37)는 다른 데이타 라인으로부터의 특정 데이타 라인을 전체 비트 시간(whole bit timers)만큼 디스큐(deskew)시키는데 사용된다. 특정 데이타 라인에 대한 직렬화기의 데이타 출력은 예상 타이밍 패턴(expected timing pattern)(예를 들어, X 0 1 0, 여기서, X는 무시(don't card) 비트)에 대해 감시(monitor)되어 수신 데이타가 적절한 순서로 되어 있는지가 판정된다. 비트 3 위치에서 0이 검출되면, 멀티플렉서가 증가되며, 이에 따라 1비트 시간만큼 바이트 경계가 이동된다. 이러한 프로세스는 적절한 바이트 경계가 위치될 때까지 반복된다. 이전 시간 동안에 올바른 위치가 잘못 통과된 경우, 멀티플렉서 제어 입력은 이진 3에서 이진 0으로 순환(wrap-around)한다. 이러한 기능은 전체 비트 시간(entire bit time) 이상 스큐된 데이타 라인이 동기화되도록 한다.
마지막으로 워드가 정렬된다. 제4도를 참조하면, 워드 정렬은 워드 동기화가 성취될 때까지 반직렬화기의 출력 버스를 한번에 4 비트씩 조작함으로써 수행된다. 제1레지스터는 제2레지스터에 비해 4 비트 시간만큼 시프트됨을 유의하기 바란다. 4 비트 시간은 데이타 비트가 다른 데이타 비트에 관하여 스큐될 수 있는 최대 시간이다(링크상의 3 비트 시간 + 위상 정렬부로부터의 1 비트 시간이다).
본 기술 분야에 통상의 지식을 가진 자라면, 클럭과 데이타 사이에 개별적인 위상 동기화를 제공하기 위해, 디지탈 위상 동기 루프를 비롯한 소정의 다수의 회로가 셀프-타이머(52)로서 사용될 수 있음을 이해할 것이다. 그러나, 본 발명의 바람직한 실시예에서는 본 출원의 양수인에게 양도된 미국 특허 제 5,487,095 호에 개시된 신규한 에지 검출기가 사용된다.
제5도를 참조하면, 본 발명의 실시예에서, 클럭의 속도는 데이타의 속도와 같다. 데이타 윈도우(data window)를 정의하는 데이타 에지는 다른 에지와 관계없이 제각기 검출되며, 에지가 클럭과 정렬되었을 때, 에지들 사이의 중간 지점에서 데이타가 샘플링된다. 양 클럭 에지(예를 들어, 상승 에지 및 하강 에지)에 관하여 데이타 스트림의 에지를 찾기 위해,입력 데이타 스트림의 증분적으로 분리된 위상의 에지 위치는 클럭의 상승 에지 및 하강 에지의 위치와 연속적으로 비교된다.
본 발명의 특정한 실시예에서, 데이타 위상쌍(data phase pairs)은 3개의 증분적으로 선택가능한 지연 소자(incrementally selectable delay elements) (80,82,84)에 의해 발생된다. 예를 들어, 지연 소자(80,82)는 제각기 1/10 및 1/5 비트 시간 증분으로 지연시키고, 지연 소자(84)는 1/20 비트 시간 정도의 미세한 증분을 제공한다. 미세 지연 소자(84)는 초기 에지 검출(early edge detection), 시스템 데이타 검출(system data detection) 및 후기 에지 검출(late ege detection)을 제공하기 위해 3개의 그룹(group)으로 분할된다. 초기 보호 대역 선택기(early guard band selector)(86)는 데이타 스트림의 위상을 연속적으로 선택하여 증분적으로 분리된 위상(상승 에지에 대한 위상 및 하강 에지에 대한 위상)의 초기 위상을 제공한다. 유사하게, 후기 보호 대역 선택기(late guard band selector)(90)는 데이타 스트림의 하나의 위상을 연속적으로 선택하여, 증분 위상(상승 에지에 대한 위상 및 하강 에지에 대한 위상)의 후기 위상을 제공한다. 선택기(88)는 중간-셀(mid-cell) 시스템 데이타 위치의 증분 위상을 선택한다.
선택된 데이타 위상은 매스터-슬레이브(master-slave) RES-FES 래치쌍(latch pairs)(92,94,96)에 입력으로서 접속된다. 상승 에지의 데이타 샘플은 RES 래치로 클럭되고, 하강 에지의 데이타 샘플은 FES 래치로 클럭된다. RES-FES 래치쌍(92)의 출력은 초기 에지 검출기(98)와 접속된다. 유사하게, RES-FES 래치쌍(96)의 출력은 후기 에지 검출기(100)와 접속된다. 래치쌍(94)의 RES 래치는 초기에지 검출기(98)와 접속되고, 래치쌍(94)의 FES 래치는 후기 에지 검출기(100)와 접속된다.
각각의 에지 검출기(98,100)는 기준 클럭 에지 위치에 대한 데이타 에지의 위치를 나타내는 선행(lead), 후행(lag) 또는 무동작(do nothing) 출력을 발생한다. 각각의 에지 검출기(98 및 100)의 출력은 적절한 필터(102)(예를 들어, 랜덤 워크 필터(random walk filter))를 통해 제각기 선택기(86 및 90)에 각각 접속된다. 선택기는 RES-FES 래치와 접속된 데이타의 위상을 지시된 방향으로 시프트시키지만, 지시된 방향이 무동작이면, 그 에지에 위치한 데이타의 위상을 시프트시키지 않는다.
데이타 에지가 기준 클럭과 정렬될 때, 데이타 제어 로직(104)은 두 데이타 에지들 사이의 중간에 위치한 데이타 위상을 선택함으로써 시스템 데이타 출력을 제어한다. 데이타(데이타 '1' 및 데이타 '2')의 위상은 각각의 기준 클럭 에지에서 출력된다.
특정한 실시예의 동작에 있어서, 상기 로직은 전원이 구동될 때 비트 동기화 프로세서를 자동적으로 개시할 것이다. 16 마이크로초 타이머가 개시되고, 벌크 지연(bulk delays)은 최소 지연으로 리셋(reset)되고, 분주된 클럭(divided down clock)에 의해 동작하는 16 비트 카운터가 개시된다. 에지 검출 회로는 수신된 기준 클럭을 이용하여 입력 데이타를 샘플링할 것이다. 에지 검출기는 데이타 에지의 위치를 기준 클럭에 관해 상대적으로 나타내는 선행, 후행 또는 무동작 신호를 출력할 것이다. 이 신호는 랜덤 워크 필터(RWF)에 의해 필터링되고, 제각기 RES 및 FES 회로의 선택기로 피드백된다. 선택기는 데이타 위상을 에지 검출기에 의해 지시된 바에 따라 RES 및 FES로 시프트시킨다. 각각의 에지 검출기는 다른 에지 검출기와 관계없이 동작한다. 전술한 바와 같이, 각각의 에지 검출기는 입력 데이타 위상을 에지 검출기로 조작함으로써 데이타상의 전이(transitions)를 수신된 (기준) 클럭에 관하여 상대적으로 찾을 것이다. 시스템 데이타의 위상은 두 에지 검출기들 사이의 중간에서 데이타의 위상을 선택하는 데이타 제어 로직에 의해 제어된다. 비트 동기화 프로세스와 병행하여 반직렬화기에서 출력되는 비트의 순서는 올바른 순서로 조작된다(아래의 바이트/워드 동기화를 참조). 16 마이크로초 타이머가 진행(trip)하면, 알고리즘은 반직렬화기의 에러 래치를 리셋시키고, 16 마이크로초 카운터를 재개(restart)시킨다. 반직렬화기의 출력은 예상 타이밍 패턴(X 0 1 0, 여기서 X는 무시 비트)에 대해 비교된다. 다음의 16 마이크로초 동안 소정의 사이클 때 오비교(miscompare)가 발생되면, 반직렬화기 에러 래치가 세트된다. 16 마이크로초 카운터가 다시 진행(trip)하면, 알고리즘은 EGB, LGB 및 데이타 선택기의 어드레스와 반직렬화기 에러 래치를 검사한다. 하나의 비트에 대한 초기 비트 동기화 탐색 상태를 종료하려면, 반직렬화기의 출력 래치는 리셋 상태로 유지되어야 하고, 모든 선택기는 자신들의 트랙킹 범위(tracking range)의 중심에 적절히 위치되어야 한다(이와 같은 중심에 대한 위치 지정은 초기 비트 동기화 프로세스가 수행된 후 온도 및 전원 변동에 대한 추적을 조정할 수 있도록 보장한다). 이들 두 조건이 충족되지 않으면, 알고리즘은 벌크 지연소자를 추가시키고, 16 마이크로초 카운터를 리셋시키며, 탐색 프로세스는 또 다시 개시된다. STI 인터페이스상의 모든 비트(데이타 라인)가 이와 같은 프로세스에 의해 병렬로 처리된다. 개별 데이타 라인이 전술한 초기 비트 동기화의 기준을 충족시키는 것으로 판정되면, 그 데이타 라인은 조정 완료되지만 다른 라인은 계속 조정된다. 모든 비ㅐ트가 조정되고 탐색기준이 충족되면, 비트 동기 프로세서는 종료된다. 16 비트 카운터가 진행(trip)할 때까지 상기 로직은 비트 동기화 모드를 종료하지 않을 것이다.
정규 동작 동안, 물리 매크로는 최적의 클럭 샘플링 관계가 존재함을 확인하기 위해 입력 데이타를 계속하여 감시한다. 온도, 전원 및 데이타 지터(data jitter)를 추적하기 위해 약간의 갱신이 이루어질 것이다. 이들 갱신은 연속적(seamless)이며 호스트 로직은 이를 인식하지 못한다. 적절한 동기화를 유지시키기 위해 온도 및 전원 변동을 보상하는 데에는 약 1/2 비트 시간의 지연이 필요할 것이다.이러한 추가 지연은 미세 지연 소자 섹션에서 이루어진다. 또한, 보호대역의 위치를 허용가능한 동작 범위에 대해 감시하는 회로가 제공된다. 보호 대역이 동작 범위의 끝에 도달하면, 두가지 경우가 존재한다: 1) 새로운 벌크 지연 소자가 추가되고, 이에 따라 미세 지연 소자가 조정된다. 이로 인해 데이타에서 샘플링 에러가 발생될 수 있음을 유의하여야 한다. 이러한 신속 벌크 조정(on the fly bulk adjustments)을 행하는 정규 동작 동안에는 아무런 신속 벌크 지연 조정도 이루어지지 않도록 금지될 수 있다. 2) 보호대역중의 하나가 동작 범위의 끝에 도달하고, 신속 벌크 지연 조정이 금지되어 있으면, 물리 매크로는 비트 동기화가 곧 요구된다는 것을 로직 STI 매크로에 신호한다. 링크는 단면 작업(immediate work)을 종료해야 하고, 링크를 타이밍 모드(timing mode)로 진입시켜야 한다.
본 발명은 바람직한 실시예에 입각하여 기술되었지만, 본 기술 분야에 통상의 지식을 가진 자라면 첨부된 청구범위의 정신 및 영역을 벗어나지 않은 범위내에서 여러가지 변경이 이루어질 수 있음을 이해할 것이다. 예를 들어, 본 발명은 클럭에 대해 지연된 데이타 스트림에 의해 예시되었지만, 데이타 스트림에 관하여 다수의 클럭 위상을 발생함으로써 동일한 결과를 얻을 수도 있다.

Claims (11)

  1. 제1노드(first node)와 제2노드(second node) 사이에서 디지탈 데이타를 다수의 병렬 디지탈 데이타 라인(a plurality of parallel digital data lines)과 클럭 신호 라인(clock signal line)상으로 전송하는 셀프-타임 통신 인터페이스(self-timed communications interface)에 있어서, 상기 제1노드는, ① 디지탈 데이타 버퍼(digital data buffer)와, ② 통신 클럭 신호(communications clock signal)를 생성하는 수단과, ③ 상기 통신 클럭 신호에 응답하여, 병렬 디지탈 데이타를 상기 디지탈 데이타 버퍼로부터 동시에 상기 다수의 병렬 디지탈 데이타 라인으로 상기 통신 클럭신호와 동기적으로 접속시키는 수단과, ④ 상기 통신 클럭 신호를 상기 클럭 신호 라인에 접속시키는 수단을 포함하며, 상기 제2노드는, ① 상기 다수의 병렬 디지탈 데이타 라인에 접속된 상기 디지탈 데이타 신호를 수신하는 수단과, ② 상기 통신 클럭 신호 라인에 접속된 상기 통신 클럭 신호를 수신하는 수단과, ③ 상기 디지탈 데이타 신호를 수신하는 수단 및 상기 통신 클럭 신호를 수신하는 수단에 접속되고, 상기 통신 클럭 신호의 위상을 상기 다수의 병렬 디지탈 데이타 라인 각각에 접속된 상기 디지탈 데이타 신호의 위상과 비교하는 비교 수단과, ④ 상기 비교 수단에 접속되고, 상기 다수의 병렬 디지탈 데이타 라인 각각에 제각기 접속된 상기 디지탈 데이타 신호의 상기 위상을 상기 통신 클럭 신호에 대해 독립적으로 조정함으로써, 상기 다수의 데이타 라인 각각에 접속된 상기 디지탈 데이타 신호와 상기 통신 클럭 신호 수신 수단에 의해 수신된 상기 통신 클럭 신호를 개별적으로 위상 정렬시키는 수단을 포함하는 셀프-타임 통신 인터페이스.
  2. 제1노드 및 제2노드 사이에 디지탈 데이타를 전송하는 방법에 있어서, ① 상기 제1노드로부터의 상기 디지탈 데이타를 상기 제1노드 및 상기 제2노드를 접속하는 다수의 병렬 전송 라인상에 디지탈 클럭 신호와 동기하여 비트 직렬 바이트 병렬 포맷(bit serial, byte parallel format)으로 전송하는 단계와, ② 상기 디지탈 클럭 신호를 상기 제1노드 및 상기 제2노드를 접속하는 하나의 전송 라인상에 전송하는 단계 - 상기 하나의 전송 라인은 상기 다수의 병렬 전송 라인들과는 다른 전송 라인임 - 와, ③ 상기 제2노드에서 상기 디지탈 데이타와 상기 디지탈 클럭 신호를 수신하는 단계와, ④ 상기 디지탈 클럭 신호의 위상을 상기 제2노드의 상기 다수의 각각의 병렬 전송 라인에 제각기 접속된 상기 디지탈 데이타의 위상과 비교하는 단계와, ⑤ 상기 다수의 각각의 전송 라인상의 상기 디지탈 데이타의 위상의 에지를 상기 수신 단계에서 수신된 상기 디지탈 클럭 신호의 에지와 개별적으로 정렬(align)시키는 단계를 포함하는 디지탈 데이타 전송 방법.
  3. 제1항에 있어서, 상기 비교 수단은, 상기 통신 클럭 신호의 에지를 상기 디지탈 데이타 신호의 하나의 에지와 정렬시키는 수단을 포함하는 셀프-타임 통신 인터페이스.
  4. 제1항에 있어서, 상기 비교 수단은, 상기 통신 클럭 신호의 양 에지(both edges)를 상기 디지탈 데이타 신호와 정렬시키는 수단을 포함하는 셀프-타임 통신 인터페이스.
  5. 제1항에 있어서, 상기 다수의 데이타 라인에 동시에 접속된 상기 디지탈 데이타는 각각의 라인상의 비트 직렬 데이타 및 상기 다수의 병렬 디지탈 데이타 라인상의 바이트 병렬 데이타이고, 상기 라인상의 데이타 비트가 상기 클럭 신호와 위상 정렬된 후에 상기 데이타 비트의 바이트 병렬 데이타 스큐(byte parallel data skew)를 교정(correct)하는 수단을 더 포함하는 셀프-타임 통신 인터페이스.
  6. 제5항에 있어서, 상기 스큐 교정 수단은 3비트 위치(three bit positions)까지 스큐를 교정하는 셀프-타임 통신 인터페이스.
  7. 제1노드 및 제2노드 사이에 디지탈 데이타를 전송하는 방법에 있어서, ① 상기 제1노드로부터의 상기 디지탈 데이타를 상기 제1노드 및 상기 제2노드를 접속하는 다수의 병렬 전송 라인상에 디지탈 클럭 신호와 동기하여 비트 직렬 바이트 병렬 포맷으로 전송하는 단계와, ② 상기 디지탈 클럭 신호를 상기 제1노드 및 상기 제2노드를 접속하는 하나의 전송 라인상에 전송하는 단계 - 상기 하나의 전송 라인은 상기 다수의 병렬 라인과는 다른 전송 라인임 - 와, ③ 상기 제2노드에서 상기 디지탈 데이타와 상기 디지탈 클럭 신호를 수신하는 단계와, ④ 상기 다수의 각각의 전송 라인상의 상기 디지탈 데이타의 에지의 위상을 상기 수신 단계에서 수신된 상기 디지탈 클럭 신호의 양 에지(both edges)에 대해 개별적으로 정렬시키는 단계를 포함하는 디지탈 데이타 전송 방법.
  8. 제1노드 및 제2노드 사이에 디지탈 데이타를 전송하는 방법에 있어서, ① 상기 제1노드로부터의 상기 디지탈 데이타를 상기 제1노드 및 상기 제2노드를 접속하는 다수의 병렬 전송 라인상에 디지탈 클럭 신호와 동기하여 비트 직렬 바이트 병렬 포맷으로 전송하는 단계와, ② 상기 디지탈 클럭 신호를 상기 제1노드 및 상기 제2노드를 접속하는 하나의 전송 라인상에 전송하는 단계 - 상기 하나의 전송 라인은 상기 다수의 병렬 전송 라인들과는 다른 전송 라인임 - 와, ③ 상기 제2노드에서 상기 디지탈 데이타와 상기 디지탈 클럭 신호를 수신하는 단계와, ④ 상기 다수의 각각의 전송 라인상의 상기 디지탈 데이타의 에지의 위상을 상기 수신 단계에서 수신된 상기 디지탈 클럭 신호의 에지에 대해 개별적으로 정렬시키는 단계와, ⑤ 데이타 비트가 상기 클럭 신호와 위상 정렬된 후에 상기 라인상의 데이타 비트의 스큐(skew)를 교정하는 단계를 포함하는 디지탈 데이타 전송 방법.
  9. 제1노드 및 제2노드 사이에 디지탈 데이타를 전송하는 방법에 있어서, ① 상기 제1노드로부터의 상기 디지탈 데이타를 상기 제1노드 및 상기 제2노드를 접속하는 다수의 병렬 전송 라인상에 디지탈 클럭 신호와 동기하여 비트 직렬 바이트 병렬 포맷으로 전송하는 단계와, ② 상기 디지탈 클럭 신호를 상기 제1노드 및 상기 제2노드를 접속하는 하나의 전송 라인상에 전송하는 단계 - 상기 하나의 전송 라인은 상기 다수의 병렬 전송 라인들과는 다른 전송 라인임 - 와, ③ 상기 제2노드에서 상기 디지탈 데이타와 상기 디지탈 클럭 신호를 수신하는 단계와, ④ 상기 다수의 각각의 전송 라인상의 상기 디지탈 데이타의 에지의 위상을 상기 수신 단계에서 수신된 상기 디지탈 클럭 신호의 양 에지에 대해 개별적으로 정렬시키는 단계와, ⑤ 데이타 비트가 상기 클럭 신호와 위상 정렬된 후에 상기 라인상의 데이타 비트의 스큐를 교정하는 단계를 포함하는 디지탈 데이타 전송 방법.
  10. 제1노드 및 제2노드 사이에 디지탈 데이타를 전송하는 방법에 있어서, ① 상기 제1노드로부터의 상기 디지탈 데이타를 상기 제1노드 및 상기 제2노드를 접속하는 다수의 병렬 전송 라인상에 디지탈 클럭 신호와 동기하여 비트 직렬 포맷으로 전송하는 단계와, ② 상기 디지탈 클럭 신호를 상기 제1노드 및 상기 제2노드를 접속하는 하나의 전송 라인상에 전송하는 단계와, ③ 상기 제2노드에서 상기 디지탈 데이타와 상기 디지탈 클럭 신호를 수신하는 단계와, ④ 상기 제2노드에서 상기 디지탈 클럭 신호의 위상을 상기 다수의 각각의 병렬 전송 라인에 제각기 접속된 상기 디지탈 데이타의 위상과 비교하는 단계와, ⑤ 상기 다수의 각각의 전송 라인상의 상기 디지탈 데이타의 위상을 상기 수신 단계에서 수신된 상기 디지탈 클럭 신호와 개별적으로 정렬시키는 단계를 포함하는 디지탈 데이타 전송 방법.
  11. 제1노드 및 제2노드 사이에 디지탈 데이타를 전송하는 방법에 있어서, ① 상기 제1노드로부터의 상기 디지탈 데이타를 상기 제1노드 및 상기 제2노드를 접속하는 다수의 병렬 전송 라인상에 디지탈 클럭 신호와 동기하여 비트 직렬 포맷으로 전송하는 단계와, ② 상기 디지탈 클럭 신호를 상기 제1노드 및 상기 제2노드를 접속하는 하나의 전송 라인상에 전송하는 단계와, ③ 상기 제2노드에서 상기 디지탈 데이타와 상기 디지탈 클럭 신호를 수신하는 단계와, ④ 상기 제2노드에서 상기 디지탈 클럭 신호의 위상을 상기 다수의 각각의 병렬 전송 라인에 제각기 접속된 상기 디지탈 데이타의 위상과 비교하는 단계와, ⑤ 상기 다수의 각각의 전송 라인상의 상기 디지탈 데이타의 위상을 상기 수신 단계에서 수신된 상기 디지탈 클럭 신호의 양 에지를 이용하여 개별적으로 정렬시키는 단계를 포함하는 디지탈 데이타 전송 방법.
KR1019950015848A 1994-06-17 1995-06-15 셀프-타임 통신 인터페이스와 디지탈 데이타 전송 방법 KR100207880B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/261,515 1994-06-17
US08/261,515 1994-06-17
US08/261,515 US5832047A (en) 1994-06-17 1994-06-17 Self timed interface

Publications (2)

Publication Number Publication Date
KR960003177A KR960003177A (ko) 1996-01-26
KR100207880B1 true KR100207880B1 (ko) 1999-07-15

Family

ID=22993655

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950015848A KR100207880B1 (ko) 1994-06-17 1995-06-15 셀프-타임 통신 인터페이스와 디지탈 데이타 전송 방법

Country Status (6)

Country Link
US (2) US5832047A (ko)
EP (1) EP0687982B1 (ko)
JP (1) JPH0844667A (ko)
KR (1) KR100207880B1 (ko)
CA (1) CA2150744C (ko)
DE (1) DE69522267T2 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3490131B2 (ja) 1994-01-21 2004-01-26 株式会社ルネサステクノロジ データ転送制御方法、データプロセッサ及びデータ処理システム
US5832047A (en) * 1994-06-17 1998-11-03 International Business Machines Corporation Self timed interface
US6202108B1 (en) * 1997-03-13 2001-03-13 Bull S.A. Process and system for initializing a serial link between two integrated circuits comprising a parallel-serial port using two clocks with different frequencies
US6480548B1 (en) * 1997-11-17 2002-11-12 Silicon Graphics, Inc. Spacial derivative bus encoder and decoder
US6262998B1 (en) * 1997-12-24 2001-07-17 Nortel Networks Limited Parallel data bus integrated clocking and control
NO307858B1 (no) * 1998-05-25 2000-06-05 Ericsson Telefon Ab L M FremgangsmÕte relatert til klokkeforsinkelseskompensasjon
US6222380B1 (en) * 1998-06-15 2001-04-24 International Business Machines Corporation High speed parallel/serial link for data communication
US6430242B1 (en) * 1998-06-15 2002-08-06 International Business Machines Corporation Initialization system for recovering bits and group of bits from a communications channel
US6397350B1 (en) * 1999-02-19 2002-05-28 International Business Machines Corporation Method of providing direct data processing access using a queued direct input-output device
US6707818B1 (en) * 1999-03-17 2004-03-16 Broadcom Corporation Network switch memory interface configuration
US7643481B2 (en) * 1999-03-17 2010-01-05 Broadcom Corporation Network switch having a programmable counter
US6611217B2 (en) * 1999-06-11 2003-08-26 International Business Machines Corporation Initialization system for recovering bits and group of bits from a communications channel
US6859454B1 (en) * 1999-06-30 2005-02-22 Broadcom Corporation Network switch with high-speed serializing/deserializing hazard-free double data rate switching
US6462852B1 (en) 1999-10-28 2002-10-08 International Business Machines Corporation Selectable low-voltage differential signal/current mode logic (LVDS/CML) receiver with the option of AC or DC coupling
US7031420B1 (en) 1999-12-30 2006-04-18 Silicon Graphics, Inc. System and method for adaptively deskewing parallel data signals relative to a clock
EP1393238A1 (en) * 2001-05-03 2004-03-03 Coreoptics, Inc. Method and apparatus for compensating for timing variances in digital data transmission channels
US6839861B2 (en) * 2001-07-30 2005-01-04 International Business Machines Corporation Method and system for selecting data sampling phase for self timed interface logic
US20030061527A1 (en) * 2001-09-26 2003-03-27 Intel Corporation Method and apparatus for realigning bits on a parallel bus
US6931492B2 (en) * 2001-11-02 2005-08-16 International Business Machines Corporation Method for using a portion of the system cache as a trace array
US7242737B2 (en) * 2003-07-09 2007-07-10 International Business Machines Corporation System and method for data phase realignment
US7292670B2 (en) * 2003-08-06 2007-11-06 Gennum Corporation System and method for automatically correcting duty cycle distortion
US7165195B2 (en) * 2003-08-15 2007-01-16 Intel Corporation Method, system, and apparatus for bit error capture and analysis for serial interfaces
US7440468B2 (en) * 2003-12-11 2008-10-21 International Business Machines Corporation Queue management of a global link control byte in an input/output subsystem
US7440532B1 (en) 2004-04-21 2008-10-21 Altera Corporation Bit slip circuitry for serial data signals
US6984991B2 (en) * 2004-05-11 2006-01-10 International Business Machines Corporation Initialization of a bidirectional, self-timed parallel interface with automatic testing of AC differential wire pairs
JP4456432B2 (ja) * 2004-08-02 2010-04-28 富士通株式会社 基準信号を用いて同期伝送を行う装置および方法
US7103690B2 (en) * 2004-10-05 2006-09-05 International Business Machines Corporation Communication between logical macros
US7684534B2 (en) * 2005-07-11 2010-03-23 International Business Machines Corporation Method and apparatus for handling of clock information in serial link ports
US8300752B2 (en) * 2008-08-15 2012-10-30 International Business Machines Corporation Method, circuit, and design structure for capturing data across a pseudo-synchronous interface
US8189723B2 (en) * 2008-08-15 2012-05-29 International Business Machines Corporation Method, circuit, and design structure for capturing data across a pseudo-synchronous interface
US9170869B2 (en) * 2012-11-07 2015-10-27 Oracle International Corporation Switchable per-lane bit error count
KR101592975B1 (ko) 2015-08-19 2016-02-12 위캔메디케어 주식회사 외과수술용 견인장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4050097A (en) * 1976-09-27 1977-09-20 Honeywell Information Systems, Inc. Synchronization technique for data transfers over an asynchronous common bus network coupling data processing apparatus
DE2936938A1 (de) * 1979-09-12 1981-04-02 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zum ausgleich der phasenunterschiede zwischen dem streckentakt auf einer mit einer pcm-vermittlungsstelle verbindenden pcm-zeitmultiplexleitung und dem amtstakt dieser vermittlungsstelle
US4694472A (en) * 1982-04-26 1987-09-15 American Telephone And Telegraph Company Clock adjustment method and apparatus for synchronous data communications
US4873703A (en) * 1985-09-27 1989-10-10 Hewlett-Packard Company Synchronizing system
US4771440A (en) * 1986-12-03 1988-09-13 Cray Research, Inc. Data modulation interface
US4873701A (en) * 1987-09-16 1989-10-10 Penril Corporation Modem and method for 8 dimensional trellis code modulation
US5022057A (en) * 1988-03-11 1991-06-04 Hitachi, Ltd. Bit synchronization circuit
US4977582A (en) * 1988-03-31 1990-12-11 At&T Bell Laboratories Synchronization of non-continuous digital bit streams
US4914429A (en) * 1988-12-09 1990-04-03 Transwitch Corp. Switch components and multiple data rate non-blocking switch network utilizing the same
JPH02192337A (ja) * 1989-01-20 1990-07-30 Fujitsu Ltd 位相調整回路
US4916717A (en) * 1989-01-23 1990-04-10 Racal Data Communications Inc. Clock resynchronization mechanism
JPH03154239A (ja) * 1989-11-10 1991-07-02 Pioneer Electron Corp 光ディスクカッティング装置
CA2056046C (en) * 1990-11-27 1996-02-27 Keisuke Okuzono Interface circuit between a plurality of transmission line and a high bit rate data terminal equipment
JPH0773286B2 (ja) * 1991-05-27 1995-08-02 メガソフト株式会社 データ伝送方法
US5313501A (en) * 1992-06-15 1994-05-17 Digital Equipment Corporation Method and apparatus for deskewing digital data
US5392422A (en) * 1992-06-26 1995-02-21 Sun Microsystems, Inc. Source synchronized metastable free bus
CA2120697C (en) * 1994-04-06 1999-08-10 Vernon Robert Little Pair division multiplexer for digital communications
US5832047A (en) * 1994-06-17 1998-11-03 International Business Machines Corporation Self timed interface

Also Published As

Publication number Publication date
EP0687982A1 (en) 1995-12-20
CA2150744C (en) 2000-08-08
DE69522267D1 (de) 2001-09-27
JPH0844667A (ja) 1996-02-16
US5832047A (en) 1998-11-03
CA2150744A1 (en) 1995-12-18
KR960003177A (ko) 1996-01-26
DE69522267T2 (de) 2002-06-13
EP0687982B1 (en) 2001-08-22
US5568526A (en) 1996-10-22

Similar Documents

Publication Publication Date Title
KR100207880B1 (ko) 셀프-타임 통신 인터페이스와 디지탈 데이타 전송 방법
US5513377A (en) Input-output element has self timed interface using a received clock signal to individually phase aligned bits received from a parallel bus
US5522088A (en) Shared channel subsystem has a self timed interface using a received clock signal to individually phase align bits received from a parallel bus
EP0424774B1 (en) Clock distribution system and technique
EP0364557B1 (en) A method and apparatus for stabilized data transmission
US4979190A (en) Method and apparatus for stabilized data transmission
EP0996262A1 (en) Communication system with plurality of synchronised data links
EP1018820A2 (en) Packet switching network
JPH0477494B2 (ko)
EP1366422A2 (en) Real-time channel calibration method and arrangement
US6185693B1 (en) Synchronous interface for transmitting data in a system of massively parallel processors
US6680636B1 (en) Method and system for clock cycle measurement and delay offset
CN103701676B (zh) 数据总线装置以及用于同步数据总线装置的方法
US7340021B1 (en) Dynamic phase alignment and clock recovery circuitry
US5502817A (en) Ultra high speed data collection, processing and distribution ring with parallel data paths between nodes
JP2551985B2 (ja) デマルチプレクサ装置
EP0276076B1 (en) Digital signal switch
US6192482B1 (en) Self-timed parallel data bus interface to direct storage devices
US20040042504A1 (en) Aligning data bits in frequency synchronous data channels
US6775339B1 (en) Circuit design for high-speed digital communication
US6081538A (en) Resynchronization of data
US6016521A (en) Communication control device
US20020112111A1 (en) Parallel and point-to-point data bus architecture
US5414832A (en) Tunable synchronous electronic communication apparatus
JPH05336091A (ja) バス通信システム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030207

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee