KR20220066486A - 신호 생성 방법 및 장치 - Google Patents

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KR20220066486A KR1020200152570A KR20200152570A KR20220066486A KR 20220066486 A KR20220066486 A KR 20220066486A KR 1020200152570 A KR1020200152570 A KR 1020200152570A KR 20200152570 A KR20200152570 A KR 20200152570A KR 20220066486 A KR20220066486 A KR 20220066486A
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Abstract

이 명세서의 신호 생성 방법은, 복수 개의 제1 지연 클럭을 이용하여 제1 그룹의 복수 개의 제1 제어 펄스를 생성하는 단계; 및 복수 개의 제1 지연 클럭보다 더 지연되는 복수 개의 제2 지연 클럭을 이용하여 제2 그룹의 복수 개의 제2 제어 펄스를 생성하는 단계를 포함하여 이루어지고, 제1 그룹의 복수 개의 제1 제어 펄스를 생성하는 단계는, 시작점이 서로 다르고 같은 타이밍의 제1 종료점을 갖는 복수 개의 제1-1 제어 펄스를 생성하는 단계; 및 복수 개의 제1-1 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 제1-2 제어 펄스를 생성하는 단계를 포함하고, 제2 그룹의 복수 개의 제2 제어 펄스를 생성하는 단계는, 시작점이 서로 다르고 같은 타이밍의 제2 종료점을 갖는 복수 개의 제2-1 제어 펄스를 생성하는 단계; 및 복수 개의 제2-1 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 제2-2 제어 펄스를 생성하는 단계를 포함하여 이루어질 수 있다.

Description

신호 생성 방법 및 장치{SIGNAL GENERATING METHOD AND APPARATUS}
이 명세서는 신호를 생성하는 방법 및 장치에 관한 것으로, 더욱 구체적으로는 다양한 제어 신호를 생성하는 방법에 관한 것이다.
메모리 장치나 디스플레이 장치 등의 전자 장치는 높은 주파수로 발진하는 클럭 신호로부터 여러 제어 신호를 생성하여 각 구성 요소의 동작을 제어하는 데 사용한다. 여러 구성 요소의 동작을 제어하기 위해 펄스의 시작점, 종료점, 펄스의 폭 등이 서로 다른 여러 제어 신호가 필요하다.
전자 장치는, 클럭 신호를 서로 다른 주파수로 분주하거나, 듀티가 서로 다르게 바꾸거나, 또는 서로 다른 시간만큼 지연시켜, 펄스의 상승 또는 하강 에지의 타이밍과 펄스의 폭이 서로 다른 제어 신호 펄스를 생성한다.
제어 펄스를 이용하여 어떤 신호로부터 전자 장치를 구성하는 구성 요소의 동작에 필요한 정보나 데이터를 얻기 위해서, 해당 제어 펄스는 해당 신호와 관련하여 셋업 마진(Setup margin)과 홀드 마진(Hold margin)을 확보해야 하거나 또는 인에이블 마진(Enable margin)과 디스에이블 마진(Disable margin)을 확보해야 한다.
이 명세서는 이러한 상황을 감안한 것으로, 이 명세서의 목적은 전자 장치의 구성 요소들을 구동하는 여러 신호에 대해 셋업/홀드 마진이나 인에이블/디스에이블 마진을 쉽고 확실하게 확보할 수 있도록 하는 제어 펄스를 생성하는 방법 및 장치를 제공하는 데 있다.
일 실시예에 따른 신호 생성 방법은, 복수 개의 제1 지연 클럭을 이용하여 제1 그룹의 복수 개의 제1 제어 펄스를 생성하는 단계; 및 복수 개의 제1 지연 클럭보다 더 지연되는 복수 개의 제2 지연 클럭을 이용하여 제2 그룹의 복수 개의 제2 제어 펄스를 생성하는 단계를 포함하여 이루어지고, 제1 그룹의 복수 개의 제1 제어 펄스를 생성하는 단계는, 시작점이 서로 다르고 같은 타이밍의 제1 종료점을 갖는 복수 개의 제1-1 제어 펄스를 생성하는 단계; 및 복수 개의 제1-1 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 제1-2 제어 펄스를 생성하는 단계를 포함하고, 제2 그룹의 복수 개의 제2 제어 펄스를 생성하는 단계는, 시작점이 서로 다르고 같은 타이밍의 제2 종료점을 갖는 복수 개의 제2-1 제어 펄스를 생성하는 단계; 및 복수 개의 제2-1 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 제2-2 제어 펄스를 생성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
다른 실시예에 따른 신호 생성 장치는, 메인 클럭을 지연시켜 복수 개의 지연 클럭을 생성하기 위한 클럭 지연부; 클럭 지연부가 출력하는 복수 개의 지연 클럭을 이용하여 시작점이 서로 다르고 같은 타이밍의 종료점을 갖는 복수 개의 제어 펄스를 생성하기 위한 제어 펄스 생성부; 및 복수 개의 제어 펄스를 이용하여 복수 개의 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 중간 펄스를 생성하기 위한 중간 펄스 생성부를 포함하여 구성되는 것을 특징으로 한다.
새로운 방식으로 제어 펄스들을 생성하여, 전자 장치를 구성하는 구성 요소들을 구동하는 여러 신호들과 관련하여 셋업/홀드 마진이나 인에이블/디스에이블 마진을 확실하게 확보할 수 있게 되어, 전자 장치의 동작에서 불안전성을 줄이고 전자 장치를 견실하게 구동할 수 있게 된다.
도 1은 제어 펄스를 통해 임의의 신호를 이용할 때 해당 제어 펄스에 필요한 셋업/홀드 마진이나 인에이블/디스에이블 마진을 도시한 것이고,
도 2는 복수 개의 제어 펄스의 시작점을 일치시키고 펄스 폭을 달리하는 복수 개의 제어 펄스를 생성하는 종래 신호 생성 방법을 도시한 것이고,
도 3은 도 2의 종래 방식의 제어 펄스들을 생성하는 생성 회로를 도시한 것이고,
도 4는 복수 개의 제어 펄스의 종료점을 일치시키고 시작점을 달리하여 펄스 폭이 서로 다른 복수 개의 제어 펄스를 생성하는 신호 생성 방법을 도시한 것이고,
도 5는 도 4의 복수 개의 제어 펄스의 종료점에 이후에 시작하고 다음 클럭 싸이클의 인에이블 에지에 끝나는 중간 펄스를 생성하는 신호 생성 방법을 도시한 것이고,
도 6은 도 5의 복수 개의 제어 펄스로 구성되는 A 그룹의 제어 펄스 및 A 그룹의 제어 펄스보다 지연된 B 그룹의 제어 펄스를 생성하는 신호 생성 방법을 도시한 것이고,
도 7은 도 6과 비슷하게 지연된 3개의 그룹의 제어 펄스를 생성하는 신호 생성 방법을 도시한 것이고,
도 8은 서로 다른 그룹의 제어 펄스를 이용하여 셋업/홀드 마진을 확보하는 활용 예를 도시한 것이고,
도 9는 같은 그룹의 제어 펄스를 이용하여 인에이블/디스에이블 마진을 확보하는 활용 예를 도시한 것이고,
도 10은 서로 다른 그룹의 제어 펄스를 이용하여 셋업/홀드 마진 및 인에이블/디스에이블 마진을 확보하는 활용 예를 도시한 것이고,
도 11은 복수 개의 제어 펄스와 중간 펄스를 생성하기 위한 신호 생성 장치의 구성을 개략적으로 도시한 것이고,
도 12 내지 도 14는 메인 클럭으로부터 도 5의 중간 펄스를 포함하여 복수 개의 제어 펄스로 구성되는 A 그룹의 제어 펄스를 생성하기 위한 신호 생성 회로를 도시한 것이고,
도 15는 도 12 내지 도 14를 이용하여 생성되는 A 그룹의 제어 펄스의 타이밍을 도시한 것이고,
도 16은 B 그룹에서 시작점이 서로 다르고 종료점이 서로 같은 복수 개의 제어 펄스를 생성하는 회로 구성이고,
도 17은 B 그룹의 중간 펄스를 생성하기 위한 회로 구성이다.
이하 첨부된 도면을 참조하여 신호 생성 장치에 대한 바람직한 실시예들을 상세히 설명한다.
도 1은 제어 펄스를 통해 임의의 신호를 이용할 때 해당 제어 펄스에 필요한 셋업/홀드 마진이나 인에이블/디스에이블 마진을 도시한 것이다.
도 1에서 신호(Signal)는 인에이블 에지에 해당하는 메인 클럭(Clock)의 라이징 에지(edge_n, edge_(n+1))마다 그 값이 새로 설정된다.
메인 클럭(Clock)의 n번째 라이징 에지(edge_n)와 (n+1)번째 라이징 에지(edge_(n+1)) 사이, 즉 n번째 클럭 싸이클(Cycle_n)에 제1 제어 펄스(Pulse#1)가 있다. 이때, 제1 제어 펄스(Pulse#1)의 인에이블 에지에 해당하는 상승 에지와 메인 클럭의 n번째 라이징 에지(edge_n)에 동기된 신호와의 시간 간격이 신호의 준비 정도를 가리키는 셋업(Setup) 마진에 해당하고, 제1 제어 펄스(Pulse#1)의 상승 에지와 신호 값의 유지가 종료되는 시점과의 시간 간격이 홀드(Hold) 마진에 해당한다. 신호의 값을 가져가기 위해 에지만 보는 회로에서는 셋업/홀드 마진이 중요하다.
마찬가지로 메인 클럭의 n번째 라이징 에지(edge_n)와 (n+1)번째 라이징 에지(edge_(n+1)) 사이, 즉 n번째 클럭 싸이클(Cycle_n)에 제2 제어 펄스(Pulse#2)가 있다. 이때, 제2 제어 펄스(Pulse#1)의 상승 에지와 메인 클럭의 n번째 라이징 에지(edge_n)에 동기된 신호와의 시간 간격이 인에이블(Enable) 마진에 해당하고, 제2 제어 펄스(Pulse#2)의 하강 에지와 신호 값의 유지가 종료되는 시점과의 시간 간격이 디스에이블(Disable) 마진에 해당한다. 회로를 NAND나 NOR 등의 로직으로 꾸밀 때는 인에이블/디스에이블 마진이 중요하다.
셋업(Setup) 마진과 홀드(Hold) 마진 관점에서는 메인 클럭의 인접하는 2개의 인에이블 에지 기준으로 제어 펄스의 인에이블 에지의 위치가 중요하고, 인에이블(Enable) 마진과 디스에이블(Disable) 마진 관점에서는 메인 클럭의 인접하는 2개의 인에이블 에지 기준으로 제어 펄스의 시작점과 종료점 또는 라이징 에지와 폴링 에지의 위치가 중요하다.
도 2는 복수 개의 제어 펄스의 시작점을 일치시키고 펄스 폭을 달리하는 복수 개의 제어 펄스를 생성하는 종래 신호 생성 방법을 도시한 것이고, 도 3은 도 2의 종래 방식의 제어 펄스들을 생성하는 생성 회로를 도시한 것이다.
종래에는, 제어 신호 또는 제어 펄스를 생성할 때, 펄스 생성의 소스가 되는 메인 클럭(Clock)의 인에이블 에지(상승 에지 또는 하강 에지, 도 2 및 이후 도면에서는 상승 에지에 해당)를 기준으로 여러 제어 펄스를 생성하되, 이 때 적당한 양의 지연과 필요한 양의 펄스 폭을 적용한다.
도 2에서는, 시작점, 즉 라이징 에지가 같고 펄스 폭이 서로 다른 복수 개의 제어 펄스를 하나의 그룹으로 묶어서, 시작점이 서로 다른 복수 개의 그룹을 생성할 수 있다.
도 2에서, A 그룹의 제어 펄스들은 모두 메인 클럭(Clock)의 상승 에지(edge_n)로부터 delay_a만큼 지연된 시점에 시작점(상승 에지)을 갖고, A 그룹의 제어 펄스들은 서로 다른 펄스 폭을 갖는다. 즉, A 그룹에 속하는 펄스 A1(PULSE_A1), 펄스 A2(PULSE_A2), 펄스 A3(PULSE_A3)의 상승 에지는 메인 클럭(Clock)의 상승 에지(edge_n)로부터 delay_a만큼 지연되고, 펄스 A1(PULSE_A1), 펄스 A2(PULSE_A2), 펄스 A3(PULSE_A3)의 펄스 폭은 각각 width_1, width_2, width_3이다.
도 2에서, B 그룹의 제어 펄스들은 모두 A 그룹의 제어 펄스의 시작점(또는 상승 에지)으로부터 delay_b만큼 지연된 시점에 시작점(상승 에지)을 갖고, B 그룹의 제어 펄스들은 A 그룹의 제어 펄스들과 마찬가지로 서로 다른 펄스 폭을 갖는다.
즉, B 그룹에 속하는 펄스 B1(PULSE_B1), 펄스 B2(PULSE_B2), 펄스 B3(PULSE_B3)의 상승 에지는 메인 클럭(Clock)의 상승 에지(edge_n)로부터 (delay_a + delay_b)만큼 지연되고, 펄스 B1(PULSE_B1), 펄스 B2(PULSE_B2), 펄스 B3(PULSE_B3)의 펄스 폭은 각각 width_1, width_2, width_3이다.
도 2에서, C 그룹의 제어 펄스들은 모두 B 그룹의 제어 펄스의 시작점으로부터 delay_c만큼 지연된 시점에 시작점(상승 에지)을 갖고, C 그룹의 제어 펄스들은 A 그룹이나 B 그룹의 제어 펄스들과 마찬가지로 서로 다른 펄스 폭을 갖는다.
즉, C 그룹에 속하는 펄스 C1(PULSE_C1), 펄스 C2(PULSE_C2), 펄스 C3(PULSE_C3)의 상승 에지는 메인 클럭(Clock)의 상승 에지(edge_n)로부터 (delay_a + delay_b + delay_c)만큼 지연되고, 펄스 C1(PULSE_C1), 펄스 C2(PULSE_C2), 펄스 C3(PULSE_C3)의 펄스 폭은 각각 width_1, width_2, width_3이다.
A, B, C 그룹의 제어 신호를 생성하기 위해, 먼저 메인 클럭(Clock)을 A, B, C 그룹의 제어 신호들의 시작점이 메인 클럭(Clock)의 상승 에지(edge_n)로부터 지연된 양만큼, 즉 delay_a, delay_a + delay_b, delay_a + delay_b + delay_c만큼 지연된 신호인 CLK_a, CLK_b, CLK_c를 생성한다.
즉, 도 3에서, delay_a의 지연 양을 갖는 지연 로직(Delay Logic)을 이용하여 메인 클럭(Clock)을 delay_a만큼 지연시켜 CLK_a를 얻고, delay_b의 지연 양을 갖는 지연 로직을 이용하여 CLK_a를 delay_b만큼 지연시켜 CLK_b를 얻고, delay_c의 지연 양을 갖는 지연 로직을 이용하여 CLK_b를 delay_c만큼 지연시켜 CLK_c를 얻는다.
이후, CLK_a, CLK_b, CLK_c를 이용하여 A 그룹, B 그룹, C 그룹의 펄스들을 생성하는데, 각 그룹에서 서로 다른 펄스 폭을 갖는 제어 펄스들을 생성하기 위해 서로 다른 펄스 폭을 생성하는 펄스 생성기(Pulse Generator)를 이용한다.
A 그룹의 제어 펄스의 생성과 관련하여, 입력 신호에 대해서 펄스 폭 width_1을 생성하는 펄스 생성기를 이용하여 CLK_a로부터 PULSE_A1을, 펄스 폭 width_2를 갖는 펄스 생성기를 이용하여 CLK_a로부터 PULSE_A2를, 펄스 폭 width_3을 갖는 펄스 생성기를 이용하여 CLK_a로부터 PULSE_A3을 생성하여, 같은 그룹에 속하는 복수 개의 제어 펄스를 시작점이 같고 펄스 폭이 서로 다르게 생성할 수 있다.
B 그룹과 C 그룹의 제어 펄스도, A 그룹의 제어 펄스를 생성하는 것과 같은 방법으로, 같은 그룹에 속하는 복수 개의 제어 펄스를 시작점이 같고 펄스 폭이 서로 다르게 생성할 수 있다.
하지만, 도 2와 같이 생성되는 제어 펄스로는, 임의의 신호에 대해서 도 1에서 설명한 셋업/홀드 마진 또는 인에이블/디스에이블 마진을 확보하기가 쉽지 않아, 이미 생성된 제어 펄스에 추가로 지연을 주가나 제어 펄스의 펄스 폭을 추가로 조절하는 추가 동작이 필요한 경우가 자주 발생한다.
또한, 장치의 구성이 바뀌어 생성되거나 생성할 신호의 타이밍이 바뀌는 경우, 이에 맞추어 제어 신호의 타이밍이나 펄스 폭을 다시 조절해야 하는 번거로움이 발생하며, 공정 산포나 온도, 동작 전원 등의 변동에 따른 마진 부족 현상이 발생할 수 있다. 따라서, 시스템의 안정성을 확보하기가 어려워진다.
도 4는 복수 개의 제어 펄스의 종료점을 일치시키고 시작점을 달리하여 펄스 폭이 서로 다른 복수 개의 제어 펄스를 생성하는 신호 생성 방법을 도시한 것이고, 도 5는 도 4의 복수 개의 제어 펄스의 종료점에 이후에 시작하고 다음 클럭 싸이클의 인에이블 에지에 끝나는 중간 펄스를 생성하는 신호 생성 방법을 도시한 것이다.
먼저, 메인 클럭(Clock)에 지연을 주어 복수의 제어 펄스의 폴링 에지가 형성될 제1 종료점(End point A)에서 인에이블 에지가 형성되는 제1 신호를 생성한다.
또한, 라이징 에지가 서로 다른 시점에 형성되도록 메인 클럭에 서로 다른 지연을 주어 서로 다른 시작점(Start point 1, 2, 3)에서 인에이블 에지가 형성되는 복수 개의 제2 신호들을 생성한다.
복수 개의 제2 신호들과 제1 신호를 이용하여 시작점이 서로 다르고 종료점이 같아 펄스 폭이 서로 다른 복수 개의 제어 신호를 생성할 수 있다.
도 4에서 PULSE_A1, PULSE_A2, PULSE_A3은, 그 시작점이 각각 메인 클럭의 n번째 인에이블 에지(edge_n)로부터 Start point 1, 2, 3과 같이 서로 다른 위치에 있지만, 종료점은 같은 타이밍(End point A)을 갖는다.
도 4에서는 3개의 제어 신호를 생성하는 것으로 도시되어 있지만 필요에 따라 확장하여 더 많은 개수의 제어 신호를 생성할 수 있다.
제1 신호와 다음 클럭 싸이클(Cycle_(n+1))의 인에이블 에지(edge_(n+1))를 이용하여, n번째 클럭 싸이클(Cycle_n)에 생성되는 복수 개의 제어 펄스 PULSE_A1, PULSE_A2, PULSE_A3의 종료점(End point A)을 시작점으로 또는 PULSE_A1, PULSE_A2, PULSE_A3의 종료점(End point A)에서 소정 시간 지연된 타이밍을 시작점으로 하고 다음 클럭 싸이클(Cycle_(n+1))의 인에이블 에지(edge_(n+1))를 종료점으로 하는 중간 펄스(PULSE_Am)를 생성할 수 있다.
따라서, A 그룹의 중간 펄스 PULSE_Am과 A 그룹의 제어 펄스 PULSE_A1, PULSE_A2, PULSE_A3은 같은 타이밍에는 같은 로직 하이(HIGH)를 가지지 않게 된다.
특히, 중간 펄스 PULSE_Am의 종료점은 다음 싸이클(Cycle_(n+1))에 가장 먼저 생성될 PULSE_A1의 시작점보다 앞서 형성되므로, 중간 펄스 PULSE_Am과 제어 펄스 PULSE_A1은 같은 타이밍에 같은 로직 값을 가지지 않게 된다.
종료점이 같은 복수 개의 제어 펄스 PULSE_A1, PULSE_A2, PULSE_A3과 이들 복수 개의 제어 펄스의 종료점(또는 복수 개의 제어 펄스의 종료점에서 소정 시간 지연된 타이밍)을 시작점으로 하는 중간 펄스 PULSE_Am을 A 그룹의 제어 펄스라 할 수 있다.
도 4와 도 5에서는, 로직 하이(HIGH)를 갖는 구간을 제어 펄스와 중간 펄스의 펄스 구간으로 생성하지만, 반대로 로직 로우(LOW)를 갖는 구간을 제어 펄스와 중간 펄스의 펄스 구간으로 생성할 수도 있다.
이럴 경우, A 그룹의 중간 펄스 PULSE_Am과 A 그룹의 제어 펄스 PULSE_A1, PULSE_A2, PULSE_A3은 같은 타이밍에는 같은 로직 로우를 가지지 않게 될 수도 있다.
도 6은 도 5의 복수 개의 제어 펄스로 구성되는 A 그룹의 제어 펄스 및 A 그룹의 제어 펄스보다 지연된 B 그룹의 제어 펄스를 생성하는 신호 생성 방법을 도시한 것이다.
B 그룹의 제어 펄스도 A 그룹의 제어 펄스를 생성하는 방법과 거의 같다.
메인 클럭(Clock)에 지연을 주어 B 그룹의 복수의 제어 펄스의 폴링 에지가 형성될 제2 종료점(End point B)에서 인에이블 에지가 형성되는 제3 신호를 생성하는데, 제2 종료점(End point B)는 A 그룹의 제1 종료점보다 소정 시간 지연된 타이밍에 형성할 수 있다.
또한, B 그룹의 제어 신호들의 라이징 에지가 서로 다른 시점에 형성되도록 메인 클럭에 서로 다른 지연을 주어 서로 다른 시작점에서 인에이블 에지가 형성되는 복수 개의 제4 신호들을 생성하는데, 제4 신호들의 인에이블 에지는 A 그룹에서 시작점이 가장 늦은 제어 신호(도 6에서 PULSE_A3)의 시작점을 기준으로 지연이 시작될 수 있다.
복수 개의 제4 신호들과 제3 신호를 이용하여 시작점이 서로 다르고 종료점이 같아 펄스 폭이 서로 다른 B 그룹의 복수 개의 제어 신호를 생성할 수 있다. 즉, B 그룹의 제어 펄스인 PULSE_B1, PULSE_B2, PULSE_B3은 그 시작점이 각각 PULSE_A3의 인에이블 에지(Start point 3)로부터 서로 다른 위치에 있지만, 종료점은 같은 타이밍(End point B)을 갖는다.
또한, B 그룹의 제어 신호의 종료점을 형성하는 데 사용되는 제3 신호와 다음 클럭 싸이클(Cycle_(n+1))의 인에이블 에지(edge_(n+1))를 이용하여, n번째 클럭 싸이클(Cycle_n)에 생성되는 B 그룹의 복수 개의 제어 펄스 PULSE_B1, PULSE_B2, PULSE_B3의 종료점(End point B)을 시작점으로 하고 다음 클럭 싸이클(Cycle_(n+1))의 인에이블 에지(edge_(n+1))를 종료점으로 하는 중간 펄스(PULSE_Bm)를 생성할 수 있다.
종료점이 같은 복수 개의 제어 펄스 PULSE_B1, PULSE_B2, PULSE_B3과 이들 복수 개의 제어 펄스의 종료점을 시작점으로 하는 중간 펄스 PULSE_Bm을 B 그룹의 제어 펄스라 할 수 있다. B 그룹의 중간 펄스 PULSE_Bm과 B 그룹의 제어 펄스 PULSE_B1, PULSE_B2, PULSE_B3은 같은 타이밍에는 같은 로직 하이를 가지지 않게 된다.
중간 펄스 PULSE_Bm의 종료점은 다음 싸이클(Cycle_(n+1))에 가장 먼저 생성될 A 그룹의 PULSE_A1의 시작점보다 앞서 형성되므로, B 그룹의 중간 펄스 PULSE_Bm은 A 그룹의 제어 펄스 PULSE_A1, PULSE_A2, PULSE_A3과도 같은 타이밍에는 같은 로직 하이를 가지지 않게 된다.
또는, B 그룹의 중간 펄스(PULSE_Bm)의 종료점을 다음 싸이클(Cycle_(n+1))의 B 그룹의 제어 펄스 중에서 가장 먼저 생성될 PULSE_B1의 시작점보다 바로 앞서 형성할 수도 있다. 이럴 경우, B 그룹에서 중간 펄스 PULSE_Bm과 제어 펄스 PULSE_B1은 같은 타이밍에 같은 로직 값을 가지지 않게 된다.
A 그룹에서 시작점이 가장 빠른 PULSE_A1의 시작점과 B 그룹에서 시작점이 가장 빠른 PULSE_B1의 시작점 사이의 제1 간격은, A 그룹의 PULSE_A1(또는 A 그룹의 복수 개의 제어 펄스 중 임의의 제어 펄스)의 종료점과 B 그룹의 PULSE_B1(또는 B 그룹의 복수 개의 제어 펄스 중 임의의 제어 펄스)의 종료점 사이의 제2 간격과 같게 할 수 있다. 또는 제1 간격을 제2 간격보다 더 작게 할 수도 있다.
도 7은 도 6과 비슷하게 지연된 3개의 그룹의 제어 펄스를 생성하는 신호 생성 방법을 도시한 것이다.
도 7에서, 그룹 C의 제어 펄스들(중간 펄스를 제외하고)(PULSE_C1, PULSE_C2, PULSE_C3)의 종료점은 그룹 B의 제어 신호들(중간 펄스를 제외하고)의 종료점에서 소정 시간 지연된 시점(End point C)에 동일하게 형성되고, 그룹 C의 제어 펄스들(중간 펄스를 제외하고)은 그룹 B의 제어 신호들(중간 펄스를 제외하고)에서 가장 늦은 시작점을 갖는 PULSE_B3으로부터 서로 다른 지연 시간을 갖게 된다.
그룹 C의 중간 펄스(PULSE_Cm)는 그룹 C의 제어 펄스들의 종료점(End point C)을 시작점으로 하고 다음 클럭 싸이클(Cycle_(n+1))의 인에이블 에지(edge_(n+1))를 종료점으로 하거나 또는 다음 클럭 싸이클(Cycle_(n+1))의 C 그룹의 제어 펄스 중에서 가장 먼저 생성될 PULSE_C1의 시작점보다 바로 앞선 타이밍을 종료점으로 할 수 있다.
도 8은 서로 다른 그룹의 제어 펄스를 이용하여 셋업/홀드 마진을 확보하는 활용 예를 도시한 것이다.
A 그룹의 PULSE_A1으로 래치 하여 생성하는 신호를 신호 D(Signal_D)라 하면, 신호 D는 PULSE_A1의 n번째 클럭 싸이클(Cycle_n) 내의 인에이블 에지에서 다음 클럭 싸이클인 (n+1)번째 클럭 싸이클(Cycle_(n+1)) 내의 인에이블 에지까지 값을 유지한다.
이러한 신호 D를 래치 하기 위해서는, 신호 A를 생성하기 위해 사용되는 PULSE_A1의 두 인에이블 에지 사이에 인에이블 에지가 있되 그 인에이블 에지가 두 인에이블 에지로부터 모두 충분한 시간적 거리를 갖는 펄스가 필요하다.
그룹 B의 복수의 제어 펄스 중에서 시작점의 가장 앞서는 PULSE_B1의 시작점(또는 인에이블 에지)은 A 그룹의 복수의 제어 펄스 중에서 시작점이 가장 늦은 PULSE_A3의 시작점보다 보다 늦기 때문에, PULSE_B1을 신호 D를 래치 할 때 사용하면 PULSE_A1의 시작점과 PULSE_B1의 시작점 사이의 시간 간격이 셋업(Setup) 마진이 되어 셋업(Setup) 마진을 충분히 확보할 수 있다.
또한, 그룹 B의 복수의 제어 펄스는 그 시작점과 종료점이 모두 n번째 클럭 싸이클(Cycle_n) 내에 있기 때문에, n번째 클럭 싸이클(Cycle_n) 안의 PULSE_B1의 시작점과 (n+1)번째 클럭 싸이클(Cycle_(n+1)) 안의 PULSE_A1의 시작점 사이의 시간 간격인 홀드(Hold) 마진도 충분히 확보할 수 있다.
도 8에서는 B 그룹의 제어 펄스를 이용하여 A 그룹의 제어 펄스를 이용하여 생성한 신호에 대한 셋업/홀드 마진을 확보하였지만, C 그룹의 제어 펄스를 이용하여 A 그룹의 제어 펄스를 이용하여 생성한 신호 또는 B 그룹의 제어 펄스를 이용하여 생성한 신호에 대한 셋업/홀드 마진을 확보할 수도 있다.
도 9는 같은 그룹의 제어 펄스를 이용하여 인에이블/디스에이블 마진을 확보하는 활용 예를 도시한 것이다.
B 그룹의 제어 펄스 PULSE_B1의 시작점인 인에이블 에지를 이용하여 신호 E(Signal_E)를 생성할 때, 신호 E는 PULSE_B1의 n번째 클럭 싸이클(Cycle_n) 내의 인에이블 에지에서 다음 클럭 싸이클인 (n+1)번째 클럭 싸이클(Cycle_(n+1)) 내의 인에이블 에지까지 값을 유지한다.
임의의 로직 회로는 신호 E의 값을 줄곧 이용할 수 있도록 신호 E가 유효한 값을 유지하는 기간을 확보할 필요가 있다.
B 그룹에서 종료점이 같고 시작점이 서로 다른 복수 개의 제어 펄스들(도 6과 도 7에서 PULSE_B1, PULSE_B2, PULSE_B3)은 중간 펄스인 PULSE_Bm과 같은 타이밍에 같은 로직 하이 값을 갖지 않는다.
따라서, B 그룹의 제어 펄스의 종료점에서 시작하고 다음 클럭 싸이클의 인에이블 에지에서 끝나는 B 그룹의 중간 펄스인 PULSE_Bm을 로직 회로가 PULSE_B1의 인에이블 에지를 이용하여 생성한 신호 E의 로직 값을 유효하게 이용할 수 있는 기간을 지정하기 위해 사용한다면, 신호 E에 대해 인에이블 마진(Enable margin)과 디스에이블 마진(Disable margin)을 충분히 확보할 수 있다.
인에이블 마진은 n번째 클럭 싸이클(Cycle_n)에서 신호 E가 시작하는 PULSE_B1의 시작점에서 PULSE_Bm의 시작점까지의 시간 간격이고, 디스에이블 마진은 PULSE_Bm의 종료점(또는 메인 클럭의 인에이블 에지)부터 (n+1)번째 클럭 싸이클(Cycle_(n+1))에서 신호 E가 시작하는 PULSE_B1의 시작점까지의 시간 간격이다.
도 9에서 B 그룹의 제어 펄스에 동기하여 생성한 신호에 대해 인에이블/디스에이블 마진을 확보하기 위해, B 그룹의 중간 펄스 대신, B 그룹보다 시작점과 종료점이 늦은 C 그룹의 중간 펄스인 PULSE_Cm을 사용할 수도 있는데, 이 경우 디스에이블 마진은 같지만 인에이블 마진을 더 크게 확보할 수 있다.
도 10은 서로 다른 그룹의 제어 펄스를 이용하여 셋업/홀드 마진 및 인에이블/디스에이블 마진을 확보하는 활용 예를 도시한 것이다.
A 그룹의 제어 펄스 중 하나, 예를 들어 PULSE_A1과 C 그룹의 중간 펄스인 PULSE_Cm 중 하나 이상을 이용하여, 즉 PULSE_A1과 PULSE_Cm 모두를 이용하거나 PULSE_A1만을 이용하거나 PULSE_Cm만을 이용하여 신호를 생성할 때, B 그룹의 제어 펄스 중 하나를 이용하여 이들 신호의 셋업/홀드 마진이나 인에이블/디스에이블 마진을 확보할 수 있다.
도 10에서, PULSE_A1과 PULSE_Cm 모두를 이용하여 생성되는 신호 F(Signal_F)는 PULSE_A1의 시작점(또는 인에이블 에지)에서부터 PULSE_Cm의 시작점까지 그 값을 유지하는 신호이고, 신호 G(Signal_G)는 PULSE_A1의 인에이블 에지에 동기하여 주기적으로 생성되는 신호이고, 신호 H(Signal_H)는 PULSE_Cm의 인에이블 에지에 동기하여 주기적으로 생성되는 신호이다.
신호 F(Signal_F)에 대해 B 그룹의 제어 펄스 중 어느 하나, 예를 들어 PULSE_B1을 이용하면, 도 10에 도시한 것과 같이 인에이블/디스에이블 마진뿐만 아니라 셋업/홀드 마진도 확보할 수 있다.
또한, A 그룹의 PULSE_A1을 이용하여 생성한 신호 G(Signal_G)에 대해 B 그룹의 PULSE_B1을 이용하면, 도 8을 참조하여 설명한 것과 같이 셋업/홀드 마진을 확보할 수 있고, 인에이블/디스에이블 마진도 확보할 수 있는데, 이 때 인에이블 마진은 셋업 마진과 같고, 디스에이블 마진은 디스에이블 마진보다는 작다.
또한, C 그룹의 중간 펄스인 PULSE_Cm을 이용하여 생성한 신호 H(Signal_H)에 대해 B 그룹의 PULSE_B1을 이용하면, 역시 인에이블/디스에이블 마진과 셋업/홀드 마진을 확보할 수 있다.
PULSE_A1을 이용하여 생성한 신호 G(Signal_G)와 PULSE_Cm을 이용하여 생성한 신호 H(Signal_H)에 대해 같은 PULSE_B1을 이용할 때, 신호 G의 경우 인에이블 마진과 셋업 마진이 작은 데 비해 디스에이블 마진과 홀드 마진은 큰 반면, 신호 H의 경우 인에이블 마진과 셋업 마진이 큰 데 비해 디스에이블 마진과 홀드 마진은 작다.
도 8 내지 도 10의 활용 예를 참조로 설명한 것과 같이, 예를 들어 A 그룹의 제어 펄스나 중간 펄스에 동기하여 생성되는 신호에 대해 다른 그룹, 예를 들어 B 그룹이나 C 그룹의 제어 펄스나 중간 펄스를 이용하면, 셋업/홀드 마진이나 인에이블/디스에이블 마진을 확보할 수 있다.
생성할 신호의 발생 타이밍이 결정되면, 해당 발생 타이밍을 갖는 그룹의 제어 신호를 이용하여 신호를 생성하고, 이렇게 생성된 신호를 이용하기 위해 필요한 마진은 도 7을 참조하여 설명한 복수의 그룹의 제어 신호 중 어느 하나를 선택하여 확보할 수 있다.
따라서, 메인 클럭이 바뀌거나 시스템의 구성 요소가 바뀌어 신호의 생성 타이밍을 바꾸어야 하는 상황에서도, 해당 신호의 생성 타이밍에 맞는 제어 신호를 선택하여 신호를 생성하고, 선택된 제어 신호와 다른 그룹의 제어 신호를 이용하면 생성된 신호에 대한 셋업/홀드 마진이나 인에이블/디스에이블 마진을 쉽게 확보할 수 있게 된다.
도 11은 복수 개의 제어 펄스와 중간 펄스를 생성하기 위한 신호 생성 장치의 구성을 개략적으로 도시한 것이다.
신호 생성 장치(100)는, 클럭 지연부(Clock delaying unit)(110), 제어 펄스 생성부(Control pulse generating unit)(120) 및 중간 펄스 생성부(Mid-pulse generating unit)(130)를 포함하여 구성될 수 있다.
클럭 지연부(110)는 입력되는 메인 클럭(Clock)의 라이징 에지와 폴링 에지를 변형시켜 여러 타이밍과 여러 펄스 폭의 클럭들을 생성하여 제어 펄스 생성부(120)에 출력할 수 있다.
클럭 지연부(110)는, 복수 개의 그룹의 제어 펄스들과 중간 펄스들의 생성에 필요한 여러 지연 클럭들을 생성하는데, 여러 그룹의 제어 펄스들의 시작점들과 종료점들에 라이징 에지 또는 폴링 에지가 발생하는 지연 클럭들을 생성할 수 있다.
제어 펄스 생성부(120)는, 클럭 지연부(110)가 생성하는 지연 클럭들을 이용하여 종료점이 같은 복수 개의 제어 신호를 생성할 수 있는데, 도 7에 도시한 것과 같이, 여러 지연 클럭들을 이용하여 같은 제1 종료점(End point A)을 갖고 시작점이 서로 다른 A 그룹의 복수 개의 제어 펄스, 같은 제2 종료점(End point B)을 갖고 시작점이 서로 다른 B 그룹의 복수 개의 제어 펄스, 및 같은 제3 종료점(End point C)을 갖고 시작점이 서로 다른 C 그룹의 복수 개의 제어 펄스를 생성할 수 있다.
중간 펄스 생성부(130)는 제어 펄스 생성부(120)가 생성한 하나 이상의 제어 펄스를 이용하여 각 그룹의 중간 펄스를 생성할 수 있다.
도 11의 신호 생성 장치의 구체적인 회로 구성과 동작은 도 12 내지 도 14, 도 15 및 도 17을 참조하여 설명한다.
도 12 내지 도 14는 메인 클럭으로부터 도 5의 중간 펄스를 포함하여 복수 개의 제어 펄스로 구성되는 하나의 그룹의 제어 펄스를 생성하기 위한 신호 생성 회로를 도시한 것이고, 도 15는 도 12 내지 도 14를 이용하여 생성되는 하나의 그룹의 제어 펄스의 타이밍을 도시한 것이다.
도 12는 A 그룹의 복수 개의 제어 펄스의 서로 다른 시작점들과 하나의 종료점에 각각 인에이블 에지를 갖는 신호들을 생성하기 위한 구성으로, 도 11의 신호 생성 장치(100)에서 클럭 지연부(110)에 대응한다.
도 12에서 CLK는, 도 15에 도시한 것과 같이, 듀티가 약 50%인 메인 클럭(Clock)을 변형한 것으로, 메인 클럭(Clock)의 라이징 에지(또는 인에이블 에지)는 동기시키고 메인 클럭(Clcok)의 폴링 에지를 소정 시간 지연시켜 듀티를 50%보다 크게 한 클럭 신호이다.
제1 지연기(Delay1)를 이용하여 CLK 신호를 dly1만큼 지연시킨 신호 및 CLK 신호를 서로 NAND 게이트 처리 한 후 NOT 게이트 처리하여 제1 클럭 지연 신호(CLK_d1)를 얻는데, CLK_d1 신호는 라이징 에지는 CLK 신호의 라이징 에지에 비해 dly1만큼 지연되지만 폴링 에지는 CLK 신호의 폴링 에지에 동기된다.
이어, dly1의 지연 시간을 갖는 제1 지연기(Delay1)를 이용하여 CLK_d1 신호를 dly1만큼 지연시킨 신호 및 CLK_d1 신호를 서로 NAND 게이트 처리한 후 다시 NOT 게이트 처리하여 제2 클럭 지연 신호(CLK_d2)를 얻는데, CLK_d2 신호는 라이징 에지는 CLK_d1 신호의 라이징 에지에 비해 dly1만큼 지연되지만 폴링 에지는 CLK 신호나 CLK_d1 신호의 폴링 에지에 동기된다. CLK_d2 신호는 라이징 에지는 CLK 신호의 라이징 에지에 비해 2xdly1만큼 지연된다.
비슷하게, CLK_d2 신호에 대해서도 이를 제1 지연기(Delay1)로 지연시킨 신호와 NAND 게이트 처리 및 NOT 게이트 처리를 연쇄적으로 수행하여, 라이징 에지는 CLK 신호의 라이징 에지에 비해 kxdly1(k=3, , z)만큼 지연되고 폴링 에지는 CLK 신호에 동기되는 CLK_d3, , CLK_dz 신호를 얻을 수 있다.
제1 지연기(Delay1)가 지연시키는 지연 시간인 dly1은 같은 그룹에 속하고 종료점이 같은 제어 펄스들의 시작점 사이의 시간 간격에 해당한다.
이후, 제z 클럭 지연 신호(CLK_dz)를 소정 시간 지연시키는 제2 지연기(Delay2)를 소정 개수(도 12에서는 m)개) 연속으로 통과시켜, 각각의 제2 지연기(Delay2)의 출력을 제1 내지 제m 클럭 종료 신호(CLK_end1 ~ CLK_endm)로 얻을 수 있다. 여기서, m은 복수 개의 제어 펄스와 중간 펄스로 구성되는 제어 펄스 그룹의 개수가 될 수 있다.
제2 지연기(Delay2)의 지연 시간은 도 7에서 A 그룹의 제어 펄스들의 종료점과 B 그룹의 제어 펄스들의 종료점 사이의 시간 간격에 해당할 수 있다. 또한, 마지막 제2 지연기(Delay2)를 통과하여 얻은 CLK_endm 신호의 폴링 에지가 다음 클럭 싸이클(Cycle_(n+1))의 인에이블 에지(edgy_(n+1))보다 늦지 않도록, 제2 지연기(Delay2)의 지연 시간이 조절될 수 있다.
도 13은 A 그룹에서 시작점이 서로 다르고 종료점이 서로 같은 복수 개, 예를 들어 6개의 제어 펄스를 생성하는 회로 구성으로, 도 11의 신호 생성 장치(100)에서 제어 펄스 생성부(120)에 포함된다.
A 그룹의 제어 펄스를 생성하는 도 13의 회로는 도 12 회로가 생성한 클럭 신호(CLK), 제k 클럭 지연 신호(CLK_dk)(k=1 내지 5) 및 제1 반전 클럭 종료 신호(/CLK_end1)를 이용한다.
클럭 신호(CLK)와 제1 반전 클럭 종료 신호(/CLK_end1)를 NAND 게이트 처리한 후 NOT 게이트 처리하면, 라이징 에지가 클럭 신호(CLK)의 라이징 에지에 동기하고 폴링 에지가 제1 반전 클럭 종료 신호(/CLK_end1)의 폴링 에지에 동기되는 A 그룹의 제1 제어 펄스인 PULSE_A1가 생성된다.
라이징 에지가 클럭 신호(CLK)의 라이징 에지보다 dly1만큼 지연된 제1 클럭 지연 신호(CLK_d1)와 제1 반전 클럭 종료 신호(/CLK_end1)를 NAND 게이트 처리한 후 NOT 게이트 처리하면, 라이징 에지가 제1 클럭 지연 신호(CLK_d1)의 라이징 에지에 동기하고 폴링 에지가 제1 반전 클럭 종료 신호(/CLK_end1)의 폴링 에지에 동기되는 A 그룹의 제2 제어 펄스인 PULSE_A2가 생성된다. 따라서, PULSE_A2의 라이징 에지는 PULSE_A1의 라이징 에지보다 dly1만큼 지연되고, PULSE_A1과 PULSE_A2의 폴링 에지는 동기된다.
또한, 라이징 에지가 클럭 신호(CLK)의 라이징 에지보다 2xdly1만큼 지연된 제2 클럭 지연 신호(CLK_d2)와 제1 반전 클럭 종료 신호(/CLK_end1)를 NAND 게이트 처리한 후 NOT 게이트 처리하여, 라이징 에지만 PULSE_A2보다 dly1만큼 지연된 A 그룹의 제3 제어 펄스인 PULSE_A3이 생성된다.
비슷하게 반복하여, 폴링 에지는 동기하고 라이징 에지만 PULSE_A1보다 5xdly1만큼 지연된 A 그룹의 제n 제어 펄스인 PULSE_A6이 생성된다.
도 14는 A 그룹의 제1 제어 펄스인 PULSE_A1을 이용하여 A 그룹의 중간 펄스인 PULSE_Am을 생성하기 위한 구성으로, 도 11의 신호 생성 장치(100)에서 중간 펄스 생성부(130)에 포함된다.
A 그룹의 제1 제어 펄스인 PULSE_A1은 클럭 신호(CLK)의 라이징 에지에 동기하고 제1 반전 클럭 종료 신호(CLK_end1)의 폴링 에지에 동기하는데, A 그룹의 중간 펄스인 PULSE_Am은 PULSE_A1과 거의 역상이 되도록 생성될 수 있다.
PULSE_A1은, NOT 게이트 처리되어 제1 반전 제어 펄스(/PULSE_A1)가 되고, 또한 dly3의 지연 시간을 갖는 제3 지연기(Delay3)에 의해 지연된 후 반전되어 제1 반전 지연 제어 펄스(/PULSE_dA1)이 된다.
제1 반전 제어 펄스(/PULSE_A1)와 제1 반전 지연 제어 펄스(/PULSE_dA1)는 각각 제1 및 제2 NAND 게이트(NAND1, NAND2)에 입력되고, 제1 NAND 게이트(NAND1)과 제2 NAND 게이트(NAND2)의 다른 입력 단자에는 각각 제2 NAND 게이트(NAND2)과 제1 NAND 게이트(NAND1)의 출력이 피드백 된다.
제2 NAND 게이트(NAND2)의 출력인 제1 변형 제어 펄스(PULSE_tA1)는, 도 15에 도시한 것과 같이, 제1 반전 제어 펄스(/PULSE_A1)의 하강 에지에 동기하여 하강 에지를 형성하고 제1 반전 지연 제어 펄스(/PULSE_dA1)의 하강 에지에 동기하여 상승 에지를 형성한다. PULSE_tA1은 제1 반전 제어 펄스(/PULSE_A1)와 비교하여 하강 에지는 동기하되 상승 에지만을 앞으로 당긴 파형이다.
제1 변형 제어 펄스(PULSE_tA1)와 제1 반전 지연 제어 펄스(/PULSE_dA1)는 제3 NAND 게이트(NAND3) 처리된 후 NOT 게이트 처리되어 A 그룹의 중간 펄스(PULSE_Am)가 된다.
즉, A 그룹의 중간 펄스(PULSE_Am)는, 제1 변형 제어 펄스(PULSE_tA1)의 하강 에지에 동기하여 하강 에지가 형성되고, 제1 반전 지연 제어 펄스(/PULSE_dA1)의 상승 에지에 동기하여 상승 에지가 형성된다. 제1 변형 제어 펄스(PULSE_tA1)의 하강 에지는 제1 제어 펄스(PULSE_A1)의 상승 에지의 타이밍에 대응하고, 제1 반전 지연 제어 펄스(/PULSE_dA1)의 상승 에지는 제1 제어 펄스(PULSE_A1)의 하강 에지에서 dly3만큼 지연된 타이밍에 대응한다.
따라서, A 그룹의 중간 펄스(PULSE_Am)는, 상승 에지는 제1 제어 펄스(PULSE_A1)의 하강 에지보다 dly3만큼 지연되어 형성되고, 하강 에지는 제1 제어 펄스(PULSE_A1)의 상승 에지에 동기되는데, dly3을 작게 설정하면 A 그룹의 중간 펄스(PULSE_Am)와 A 그룹의 제1 제어 펄스(PULSE_A1)는 서로 역위상 관계가 될 수 있다.
B 그룹에서 종료점이 같은 복수 개의 제어 펄스와 중간 펄스도 도 12 내지 도 15를 참조하여 A 그룹의 제어 펄스와 중간 펄스를 생성한 장치를 변형하여 생성할 수 있다.
도 16은 B 그룹에서 시작점이 서로 다르고 종료점이 서로 같은 복수 개, 예를 들어 6개의 제어 펄스를 생성하는 회로 구성으로, 도 12 회로가 생성한 제k 클럭 지연 신호(CLK_dk)(k=6 내지 11) 및 제2 반전 클럭 종료 신호(/CLK_end2)를 이용할 수 있다.
또는 도 16의 회로는, A 그룹의 복수 개의 제어 펄스 중에서 시작점이 가장 나중인 PULSE_A6과 B 그룹의 복수 개의 제어 펄스 중에서 시작점이 가장 앞선 PULSE_B1이 그 시작점 사이가 소정의 간격으로 이격되도록 하기 위하여, 도 12 회로가 생성한 클럭 지연 신호들 중에서, 도 13의 회로에 공급되고 가장 많이 지연된 CLK_d5 바로 다음의 CLK_d6부터 이용하는 대신, CLK_d6을 제외하고 CLK_d7 내지 CLK_d12 또는 CLK_d8 내지 CLK_d13을 이용할 수도 있다.
도 16의 회로는, 도 12를 참조하여 설명한 방법으로, B 그룹의 6개의 제어 펄스, 즉 PULSE_B1 내지 PULSE_B6을 생성할 수 있다.
도 17은 B 그룹의 중간 펄스인 PULSE_Bm을 생성하기 위한 회로 구성이다.
도 14의 회로 구성에 의해 A 그룹의 중간 펄스인 PULSE_Am에서 하강 에지는 A 그룹에서 가장 빠른 제1 제어 펄스 PULSE_A1의 상승 에지 또는 메인 클럭(Clock)의 인에이블 에지에 동기되고 상승 에지는 제1 제어 펄스 PULSE_A1의 하강 에지(하강 에지에서 dly3만큼 지연된 타이밍)에 동기된다.
도 17의 회로를 도 14 회로의 PULSE_A1 대신 PULSE_B1으로만 바꾸어 나머지를 그대로 사용하면, B 그룹의 중간 펄스인 PULSE_Bm의 하강 에지는 B 그룹에서 가장 빠른 제1 제어 펄스 PULSE_B1의 상승 에지에 동기되어, 메인 클럭(Clock)의 인에이블 에지와 동기되지는 않는다.
도 6에서 도시한 것과 같이, B 그룹의 중간 펄스인 PULSE_Bm의 하강 에지를 메인 클럭(Clock)의 인에이블 에지 또는 A 그룹의 중간 펄스인 PULSE_Am의 하강 에지에 동기시키기 위해서는, PULSE_A1과 PULSE_B1을 OR 게이트 처리한 PULSE_AB1을 도 14의 PULSE_A1 대신 사용할 수 있다.
PULSE_A1의 종료점이 B 그룹의 복수 개의 제어 펄스 중에서 시작점이 가장 나중인 제어 펄스의 시작점보다 나중인 경우, PULSE_A1과 B 그룹의 임의의 제어 펄스(중간 펄스 제외)를 OR 게이트 처리하여 도 14의 PULSE_A1 대신 사용할 수도 있다.
도 17의 회로 동작은 PULSE_A1 대신 PULSE_AB1을 사용하는 것을 제외하고는 도 14의 회로 동작과 같다. 따라서, 도 17 회로의 결과인 PULSE_Bm은 상승 에지가 PULSE_B1의 하강 에지(dly3만큼 지연된 타이밍)에 동기하고 하강 에지는 PULSE_A1의 상승 에지에 동기하게 된다.
비슷하게, C 그룹에서 시작점이 서로 다르고 종료점이 서로 같은 6개의 제어 펄스를 생성하기 위해서는, 도 12 회로가 생성한 제k 클럭 지연 신호(CLK_dk)(k=12 17 및 제3 반전 클럭 종료 신호(/CLK_end3)를 이용할 수 있다.
또한, C 그룹의 중간 펄스인 PULSE_Cm을 생성하기 위해서는, 도 14에서 PULSE_A1 대신 PULSE_A1, PULSE_B1 및 PULSE_C1을 OR 게이트 처리한 PULSE_ABC1을 사용할 수 있다.
이 명세서의 신호 생성 방법에 대한 다양한 실시예들을 간단하고 명료하게 설명하면 다음과 같다.
이 명세서의 신호 생성 방법은, 복수 개의 제1 지연 클럭을 이용하여 제1 그룹의 복수 개의 제1 제어 펄스를 생성하는 단계; 및 복수 개의 제1 지연 클럭보다 더 지연되는 복수 개의 제2 지연 클럭을 이용하여 제2 그룹의 복수 개의 제2 제어 펄스를 생성하는 단계를 포함하여 이루어지고, 제1 그룹의 복수 개의 제1 제어 펄스를 생성하는 단계는, 시작점이 서로 다르고 같은 타이밍의 제1 종료점을 갖는 복수 개의 제1-1 제어 펄스를 생성하는 단계; 및 복수 개의 제1-1 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 제1-2 제어 펄스를 생성하는 단계를 포함하고, 제2 그룹의 복수 개의 제2 제어 펄스를 생성하는 단계는, 시작점이 서로 다르고 같은 타이밍의 제2 종료점을 갖는 복수 개의 제2-1 제어 펄스를 생성하는 단계; 및 복수 개의 제2-1 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 제2-2 제어 펄스를 생성하는 단계를 포함하여 이루어질 수 있다.
일 실시예에서, 신호 생성 방법은 메인 클럭을 이용하여 복수 개의 제1 및 제2 지연 클럭을 생성하는 단계를 더 포함하여 이루어질 수 있다.
일 실시예에서, 복수 개의 제1-1 제어 펄스의 시작점 사이의 간격은 복수 개의 제2-1 제어 펄스의 시작점 사이의 간격과 같을 수 있다.
일 실시예에서, 복수 개의 제1-1 제어 펄스 중에서 시작점이 가장 앞선 제어 펄스의 제1 시작점과 복수 개의 제1-1 제어 펄스 중에서 시작점이 가장 앞선 제어 펄스의 제2 시작점 사이 제1 간격은 제1 종료점과 제2 종료점 사이의 간격과 같거나 더 작을 수 있다.
일 실시예에서, 제1-2 제어 펄스와 제2-2 제어 펄스는 같은 타이밍의 제3 종료점을 가질 수 있다.
일 실시예에서, 제3 종료점은 다음 클럭 싸이클에서 복수 개의 제1-1 제어 펄스 중에서 시작점이 가장 앞선 제어 펄스의 시작점보다 앞설 수 있다.
일 실시예에서, 제1-2 제어 펄스의 제3 종료점은 제2-2 제어 펄스의 제4 종료점보다 타이밍이 앞설 수 있다.
일 실시예에서, 제3 종료점은 다음 클럭 싸이클에서 복수 개의 제1-1 제어 펄스 중에서 시작점이 가장 앞서는 제어 펄스의 제1 시작점보다 앞서고, 제4 종료점은 제1 시작점보다 나중이고 다음 클럭 싸이클에서 복수 개의 제2-1 제어 펄스 중에서 시작점이 가장 앞서는 제어 펄스의 시작점보다 앞설 수 있다.
이 명세서의 신호 생성 장치는, 메인 클럭을 지연시켜 복수 개의 지연 클럭을 생성하기 위한 클럭 지연부; 클럭 지연부가 출력하는 복수 개의 지연 클럭을 이용하여 시작점이 서로 다르고 같은 타이밍의 종료점을 갖는 복수 개의 제어 펄스를 생성하기 위한 제어 펄스 생성부; 및 복수 개의 제어 펄스를 이용하여 복수 개의 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 중간 펄스를 생성하기 위한 중간 펄스 생성부를 포함하여 구성될 수 있다.
일 실시예에서, 클럭 지연부는, 메인 클럭을 지연시켜 복수 개의 제1 지연 클럭과 복수 개의 제1 지연 클럭보다 더 지연되는 복수 개의 제2 지연 클럭을 생성하고, 제어 펄스 생성부는, 복수 개의 제1 지연 클럭을 이용하여 시작점이 서로 다르고 같은 타이밍의 제1 종료점을 갖는 복수 개의 제1 제어 펄스를 생성하고, 복수 개의 제2 지연 클럭을 이용하여 시작점이 서로 다르고 같은 타이밍의 제2 종료점을 갖는 복수 개의 제2 제어 펄스를 생성하고, 중간 펄스 생성부는 복수 개의 제1 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 제1 중간 펄스와 복수 개의 제2 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 제2 제어 펄스를 생성할 수 있다.
일 실시예에서, 제1 중간 펄스와 제2 중간 펄스는 같은 타이밍의 제3 종료점을 가질 수 있다.
일 실시예에서, 중간 펄스 생성부는, 복수 개의 제1 제어 펄스 중에서 시작점이 가장 앞서는 제1-1 제어 펄스를 이용하여 제1 중간 펄스를 생성하고, 제1-1 제어 펄스와 복수 개의 제1 제어 펄스 중 어느 하나를 이용하여 제2 중간 펄스를 생성할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 신호 생성 장치 110: 클럭 지연부
120: 제어 펄스 생성부 130: 중간 펄스 생성부

Claims (12)

  1. 복수 개의 제1 지연 클럭을 이용하여 제1 그룹의 복수 개의 제1 제어 펄스를 생성하는 단계; 및
    상기 복수 개의 제1 지연 클럭보다 더 지연되는 복수 개의 제2 지연 클럭을 이용하여 제2 그룹의 복수 개의 제2 제어 펄스를 생성하는 단계를 포함하여 이루어지고,
    상기 제1 그룹의 복수 개의 제1 제어 펄스를 생성하는 단계는,
    시작점이 서로 다르고 같은 타이밍의 제1 종료점을 갖는 복수 개의 제1-1 제어 펄스를 생성하는 단계; 및
    상기 복수 개의 제1-1 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 제1-2 제어 펄스를 생성하는 단계를 포함하고,
    상기 제2 그룹의 복수 개의 제2 제어 펄스를 생성하는 단계는,
    시작점이 서로 다르고 같은 타이밍의 제2 종료점을 갖는 복수 개의 제2-1 제어 펄스를 생성하는 단계; 및
    상기 복수 개의 제2-1 제어 펄스와 같은 타이밍에 상기 제1 로직 값을 가지지 않는 제2-2 제어 펄스를 생성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 신호 생성 방법.
  2. 제1 항에 있어서,
    메인 클럭을 이용하여 상기 복수 개의 제1 및 제2 지연 클럭을 생성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 신호 생성 방법.
  3. 제1 항에 있어서,
    상기 복수 개의 제1-1 제어 펄스의 시작점 사이의 간격은 상기 복수 개의 제2-1 제어 펄스의 시작점 사이의 간격과 같은 것을 특징으로 하는 신호 생성 방법.
  4. 제1 항에 있어서,
    상기 복수 개의 제1-1 제어 펄스 중에서 시작점이 가장 앞선 제어 펄스의 제1 시작점과 상기 복수 개의 제1-1 제어 펄스 중에서 시작점이 가장 앞선 제어 펄스의 제2 시작점 사이 제1 간격은 상기 제1 종료점과 제2 종료점 사이의 간격과 같거나 더 작은 것을 특징으로 하는 신호 생성 방법.
  5. 제1 항에 있어서,
    상기 제1-2 제어 펄스와 상기 제2-2 제어 펄스는 같은 타이밍의 제3 종료점을 갖는 것을 특징으로 하는 신호 생성 방법.
  6. 제5 항에 있어서,
    상기 제3 종료점은 다음 클럭 싸이클에서 상기 복수 개의 제1-1 제어 펄스 중에서 시작점이 가장 앞선 제어 펄스의 시작점보다 앞서는 것을 특징으로 하는 신호 생성 방법.
  7. 제1 항에 있어서,
    상기 제1-2 제어 펄스의 제3 종료점은 상기 제2-2 제어 펄스의 제4 종료점보다 타이밍이 앞서는 것을 특징으로 하는 신호 생성 방법.
  8. 제7 항에 있어서,
    상기 제3 종료점은 다음 클럭 싸이클에서 상기 복수 개의 제1-1 제어 펄스 중에서 시작점이 가장 앞서는 제어 펄스의 제1 시작점보다 앞서고, 상기 제4 종료점은 상기 제1 시작점보다 나중이고 상기 다음 클럭 싸이클에서 상기 복수 개의 제2-1 제어 펄스 중에서 시작점이 가장 앞서는 제어 펄스의 시작점보다 앞서는 것을 특징으로 하는 신호 생성 방법.
  9. 메인 클럭을 지연시켜 복수 개의 지연 클럭을 생성하기 위한 클럭 지연부;
    상기 클럭 지연부가 출력하는 복수 개의 지연 클럭을 이용하여 시작점이 서로 다르고 같은 타이밍의 종료점을 갖는 복수 개의 제어 펄스를 생성하기 위한 제어 펄스 생성부; 및
    상기 복수 개의 제어 펄스를 이용하여 상기 복수 개의 제어 펄스와 같은 타이밍에 제1 로직 값을 가지지 않는 중간 펄스를 생성하기 위한 중간 펄스 생성부를 포함하여 구성되는 신호 생성 장치.
  10. 제9 항에 있어서,
    상기 클럭 지연부는, 상기 메인 클럭을 지연시켜 복수 개의 제1 지연 클럭과 상기 복수 개의 제1 지연 클럭보다 더 지연되는 복수 개의 제2 지연 클럭을 생성하고,
    상기 제어 펄스 생성부는, 상기 복수 개의 제1 지연 클럭을 이용하여 시작점이 서로 다르고 같은 타이밍의 제1 종료점을 갖는 복수 개의 제1 제어 펄스를 생성하고, 상기 복수 개의 제2 지연 클럭을 이용하여 시작점이 서로 다르고 같은 타이밍의 제2 종료점을 갖는 복수 개의 제2 제어 펄스를 생성하고,
    상기 중간 펄스 생성부는 상기 복수 개의 제1 제어 펄스와 같은 타이밍에 상기 제1 로직 값을 가지지 않는 제1 중간 펄스와 상기 복수 개의 제2 제어 펄스와 같은 타이밍에 상기 제1 로직 값을 가지지 않는 제2 제어 펄스를 생성하는 것을 특징으로 하는 신호 생성 장치.
  11. 제10 항에 있어서,
    상기 제1 중간 펄스와 상기 제2 중간 펄스는 같은 타이밍의 제3 종료점을 갖는 것을 특징으로 하는 신호 생성 장치.
  12. 제11 항에 있어서,
    상기 중간 펄스 생성부는, 상기 복수 개의 제1 제어 펄스 중에서 시작점이 가장 앞서는 제1-1 제어 펄스를 이용하여 상기 제1 중간 펄스를 생성하고, 상기 제1-1 제어 펄스와 상기 복수 개의 제1 제어 펄스 중 어느 하나를 이용하여 상기 제2 중간 펄스를 생성하는 것을 특징으로 하는 신호 생성 장치.
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