JP3233893B2 - 遅延ロックド回路 - Google Patents

遅延ロックド回路

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JP3233893B2
JP3233893B2 JP00063398A JP63398A JP3233893B2 JP 3233893 B2 JP3233893 B2 JP 3233893B2 JP 00063398 A JP00063398 A JP 00063398A JP 63398 A JP63398 A JP 63398A JP 3233893 B2 JP3233893 B2 JP 3233893B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、遅延ロックド回路
（delay locked loop)に係るもので、詳しくは、位相検
出器を用いて所定時間の幅（skew）を有する位相検出範
囲を確保して、入力クロック信号と内部クロック信号と
の位相差が前記所定時間の幅よりも小さいときロック状
態を維持し得るようにした遅延ロックド回路に関する。
【０００２】
【従来の技術】従来、遅延ロックド回路においては、図
３に示すように、入力クロック信号ＲＣＬＫの位相と内
部クロック信号ＩＣＬＫの位相とを比較する位相検出器
１と、該位相検出器１の比較結果により前記入力クロッ
ク信号ＲＣＬＫの遅延幅を決定すべき２個の制御信号Ｖ
ｐ、Ｖｎを出力する遅延制御器２と、それらの制御信号
Ｖｐ，Ｖｎにより前記入力クロック信号ＲＣＬＫを遅延
して内部クロック信号ＩＣＬＫを出力する可変遅延器３
と、から構成されていた。ここで、前記位相検出器１は
Ｄフリップフロップであって、入力端ＣＬＫにクロック
信号ＲＣＬＫが印加され、入力端Ｄには内部クロック信
号ＩＣＬＫが印加されるようになっていた。
【０００３】そして、前記位相検出器１、遅延制御器
２、及び可変制御器３は、図５−図７に示したように、
通常の回路が用いられ、詳細な回路の構成は以下説明す
る動作の項で詳しく説明する。このように構成された従
来の遅延ロックド回路の動作に対し図４乃至図７を用い
て説明する。
【０００４】外部から入力クロック信号ＲＣＬＫが位相
検出器１のクロック端子ＣＬＫ及び可変遅延器３に夫々
入力されると、該可変遅延器３は、遅延制御器２からの
制御信号Ｖｐ、Ｖｎにより前記入力クロック信号ＲＣＬ
Ｋを略該入力クロック信号ＲＣＬＫの１周期に該当する
時間だけ遅延させて内部クロック信号ＩＣＬＫとして出
力する。
【０００５】この場合、前記位相検出器１は入力クロッ
ク信号ＲＣＬＫの上昇エッジで前記内部クロック信号Ｉ
ＣＬＫの論理状態により出力信号の論理状態を決定し、
ロー状態の入力クロック信号ＲＣＬＫが前記位相検出器
１に入力されると、前記入力クロック信号ＲＣＬＫは図
４に示したように２個のインバータＩ１，Ｉ２を通って
所定時間だけ遅延された後伝送ゲートＴ１をターンオン
させ、内部クロック信号ＩＣＬＫは２個のインバータＩ
４，Ｉ５を通って遅延され各伝送ゲートＴ１、Ｔ２を経
た後インバータＩ６，Ｉ７でラッチされる。
【０００６】その後、前記入力クロック信号ＲＣＬＫが
ハイ状態に転換されると、前記伝送ゲートＴ１はターン
オフされ、伝送ゲートＴ３がターンオンされて、前記イ
ンバータＩ６，Ｉ７でラッチされた内部クロック信号Ｉ
ＣＬＫは前記伝送ゲートＴ３を通過し、インバータＩ８
で反転された後出力端Ｑに出力され、且つインバータＩ
１０で再び反転されて出力端ＱＢに出力される。このよ
うに、入力クロック信号ＲＣＬＫの上昇エッジで内部ク
ロック信号ＩＣＬＫがハイ状態であると、出力端Ｑから
出力される信号の論理状態はハイになり、出力端ＱＢか
ら出力される出力信号の論理状態はローになる。この時
のタイミング図は図５（Ａ）のようである。図５（Ａ）
は、内部クロック信号（ＩＣＬＫ）の位相が入力クロッ
ク信号（ＲＣＬＫ）の位相より先立つとき、出力端
（Ｑ）、（Ｑｂ）にそれぞれ出力される信号のタイミン
グ図である。
【０００７】その後、図６に示したように、前記遅延制
御器２のバイアス発生器４１がバイアス電圧を出力しイ
ネーブル信号ＰＷＲＯＮがハイ状態であると、前記位相
検出器１の出力端Ｑの信号はハイ状態で、出力端ＱＢの
信号がロー状態である時、ＰＭＯＳトランジスタＰ４２
はターンオフされ、ＮＭＯＳトランジスタＮ４１はター
ンオンされて、コンデンサＣに充填された電荷が抵抗Ｒ
及び各トランジスタＮ４１，Ｎ４２，Ｎ４３を通って放
電される。
【０００８】よって、出力端Ｖｎのレベルは低くなり、
出力端Ｖｐのレベルは高くなって、図７に示した可変遅
延器３の複数のＰＭＯＳトランジスタＰ５１，Ｐ５
３．．．の抵抗は増加し、複数のＮＭＯＳトランジスタ
Ｎ５１，Ｎ５３．．．の抵抗も増加する。
【０００９】その結果、前記入力クロック信号ＲＣＬＫ
が２個のトランジスタ（Ｐ５２，Ｎ５２）（Ｐ５４，Ｎ
５４）からなる各インバータＩ５１，Ｉ５２を通過する
時間が増加して、前記入力クロック信号ＲＣＬＫが上昇
エッジになると、該入力クロック信号ＲＣＬＫと前記内
部クロック信号ＩＣＬＫとの位相差が減少する。
【００１０】そして、図５（Ｂ）は、内部クロック信号
（ＩＣＬＫ）の位相が入力クロック信号（ＲＣＬＫ）の
位相よりも遅れる（late state）とき、出力端Ｑ，ＱＢ
で夫々出力される信号のタイミング図であって、図示さ
れたように、出力端Ｑ，ＱＢから出力する信号の論理状
態が図５（Ａ）と反対になると、前記遅延制御器２及び
可変遅延器３の動作も反対になる。
【００１１】即ち、図６に示した前記遅延制御器２のＰ
ＭＯＳトランジスタＰ４２がターンオンされ、ＮＭＯＳ
トランジスタＮ４１がターンオフされて電源電圧ＶＤＤ
によりコンデンサＣが充填されることにより、出力端Ｖ
ｎのレベルは上昇し、出力端Ｖｐのレベルは下降して前
記可変遅延器３は前記入力クロック信号ＲＣＬＫの遅延
時間を減少させる。
【００１２】
【発明が解決しようとする課題】然るに、このような従
来遅延ロックド回路においては、入力クロック信号ＲＣ
ＬＫを基準にして内部クロック信号ＩＣＬＫの位相が入
力クロック信号ＲＣＬＫの位相よりも先立つか又は後れ
るかを判断して、先立っていると内部クロック信号ＩＣ
ＬＫの遅延を増大させ、後れると内部クロックＩＣＬＫ
の遅延を減少させる二つの動作を行い、若し、内部クロ
ック信号ＩＣＬＫの位相が前記入力クロック信号ＲＣＬ
Ｋの位相よりも少しだけ先立つと、次の段階で内部クロ
ック信号ＩＣＬＫの位相が入力クロック信号ＩＣＬＫの
位相よりも遅くなって、このような二つの状態を継続し
て反復する。
【００１３】したがって、遅延ロックド回路が閉じてい
る限り、内部クロック信号の位相は通常、入力クロック
信号ＲＣＬＫの位相よりも速いか遅くなり、図５（Ｃ）
に示したように、二つのクロック信号の位相は通常、所
定時間だけ差が発生し、内部ステップジッタ（internal
step jitter）が発生して正確なロックが行われないと
いう問題点があった。
【００１４】それで、このような問題点を解決するため
本発明の目的は、入力クロック信号ＲＣＬＫと内部クロ
ック信号ＩＣＬＫとの位相差が所定時間（前述の内部ス
テップジッタが発生する最大時間）以下になると、その
状態を検出して正確なロックが行われるようにし、それ
以上遅延の調整を行わずに済むようにした遅延ロックド
回路を提供しようとするものである。
【００１５】
【課題を解決するための手段】このような目的を達成す
るため本発明に係る遅延ロックド回路においては、入力
するクロック信号ＲＣＬＫを所定時間の間遅延し、該遅
延された入力クロック信号ＲＣＬＫの位相と内部クロッ
ク信号ＩＣＬＫの位相とを比較する早い状態検出部１０
と、内部のクロック信号ＩＣＬＫを所定時間の間遅延
し、該遅延された内部クロック信号ＩＣＬＫの位相と入
力クロック信号ＲＣＬＫの位相とを比較する遅い状態検
出部２０と、前記早い状態検出部１０及び遅い状態検出
部２０の比較結果に従い前記入力クロック信号ＲＣＬＫ
の遅延程度を決定すべき制御信号を出力する遅延制御器
２と、該遅延制御器２の制御信号により前記入力クロッ
ク信号ＲＣＬＫを所定時間の間遅延して内部クロック信
号ＩＣＬＫを出力する可変遅延器３と、から構成されて
いる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて説明する。本発明に係る遅延ロックド回路
においては、図１に示すように、入力クロック信号ＲＣ
ＬＫの位相よりも内部クロック信号ＩＣＬＫの位相が先
立つかを判断してそれに従う信号Ｑ＿Ｅを出力する早い
状態検出部１０と、入力クロック信号ＲＣＬＫの位相よ
りも内部クロック信号ＩＣＬＫの位相が遅れるかを判断
してそれに従う信号ＱＢ＿Ｌを出力する遅い状態検出部
２０と、前記二つの信号Ｑ＿Ｅ、ＱＢ＿Ｌを受けて前記
入力クロック信号ＲＣＬＫの遅延幅を決定する２個の制
御信号Ｖｐ，Ｖｎを出力する遅延制御器２と、それら２
個の制御信号Ｖｐ，Ｖｎにより前記入力クロック信号Ｒ
ＣＬＫを遅延して内部クロック信号ＩＣＬＫに出力する
可変遅延器３と、から構成されている。
【００１７】前記早い状態検出部１０においては、前記
入力クロック信号ＲＣＬＫを所定時間の間遅延させる第
１遅延器１１と、該遅延器１１の出力信号の位相と前記
内部クロック信号ＩＣＬＫの位相とを比較する第１位相
検出器１２と、を備えている。
【００１８】前記遅い状態検出部２０においては、前記
内部クロック信号ＩＣＬＫを所定時間の間遅延させる第
２遅延器２１と、該第２遅延器２１の出力信号の位相と
前記入力クロック信号ＲＣＬＫの位相とを比較する第２
位相検出器２２と、を備えている。ここで、前記第１、
第２遅延器１１、２１は夫々二つのインバータ（Ｉ６
１，Ｉ６２）（Ｉ６３，Ｉ６４）からなり、前記第１、
第２位相検出器２１、２２はＤフリップフロップであ
る。
【００１９】そして、前記遅延制御器２及び可変遅延器
３は従来技術の構成及び動作と同様である。
【００２０】このように構成された本発明に係る遅延ロ
ックド回路の動作に対し図１、図２、図６、及び図７を
用いて説明する。
【００２１】入力クロック信号ＲＣＬＫは第１遅延器１
１で遅延されて新しい信号ＲＣＬＫ＿Ｅに出力され、第
１位相検出器１２は該信号ＲＣＬＫ＿Ｅの位相と内部ク
ロック信号ＩＣＬＫの位相とを比較して信号Ｑ＿Ｅを出
力する。且つ、内部クロック信号ＩＣＬＫは第２遅延器
２１で遅延されて新しい信号ＩＣＬＫ＿Ｌに出力され、
第２位相検出器２２は該信号ＩＣＬＫ＿Ｌの位相と前記
入力クロック信号ＲＣＬＫの位相とを比較して信号ＱＢ
＿Ｌを出力する。
【００２２】このとき、入力クロック信号ＲＣＬＫが上
昇エッジであり、内部クロック信号ＩＣＬＫの位相が入
力クロック信号ＲＣＬＫの位相よりも所定区間Ｔだけ先
立つと、前記信号Ｑ＿Ｅはハイ状態になり、前記信号Ｑ
Ｂ＿Ｌはロー状態になって、この状態を早い状態とい
い、このときのタイミング図は図２（Ａ）に示したよう
である。ここで、所定区間Ｔは前記第１、第２遅延器１
１、２１に設定された遅延時間であって、従来回路で問
題になったステップジッタと同様に設定される。即ち、
前記所定時間Ｔは前記可変遅延器３が入力クロック信号
ＲＣＬＫを遅延させるに最小遅延時間と最大遅延時間と
の差に該当する。反対に、入力クロック信号ＲＣＬＫが
上昇エッジであるときに内部クロック信号ＩＣＬＫの位
相が入力クロック信号ＲＣＬＫの位相よりも所定区間Ｔ
よりも遅いと、信号Ｑ＿Ｅはロー状態になり、信号ＱＢ
＿Ｌはハイ状態になって、この状態を遅い状態といい、
この時のタイミング図は図２（Ｂ）に示したようであ
る。
【００２３】以下、入力クロック信号ＲＣＬＫの位相と
内部クロック信号ＩＣＬＫの 位相との差が前記区間Ｔ
よりも小さいときに対し図２（Ｃ）を用いて説明する。
【００２４】前記第１位相検出器１２は入力クロック信
号ＲＣＬＫの位相と内部クロック信号ＩＣＬＫの位相と
を比較して信号Ｑ＿Ｅをハイ状態に出力し、前記第２位
相検出器２２は内部クロック信号ＩＣＬＫの位相と入力
クロック信号ＲＣＬＫの位相とを比較して信号ＱＢ＿Ｌ
をハイ状態に出力する。
【００２５】このように二つの出力信号Ｑ＿Ｅ、ＱＢ＿
Ｌの全てがハイになる状態をロック状態というい、この
ようなハイ状態の信号Ｑ＿Ｅ及びハイ状態の信号ＱＢ＿
Ｌが前記遅延制御器２に入力するとき、ハイ状態の信号
Ｑ＿ＥによりＮＭＯＳトランジスタＮ４１はターンオン
され、ハイ状態の信号ＱＢ＿ＬはインバータＩ４１で反
転されてＰＭＯＳトランジスタＰ４２のゲートに印加さ
れて、該ＰＭＯＳトランジスタＰ４２もターンオンされ
る。
【００２６】よって、前記ＰＭＯＳトランジスタＰ４２
に流れる電源電圧ＶＤＤの電流の全ては前記ＮＭＯＳト
ランジスタＮ４１を通って流れ、残りの素子である抵抗
Ｒ、コンデンサＣ、ＮＭＯＳトランジスタＮ４４、及び
ＰＭＯＳトランジスタＰ４４の電流、電圧は以前の状態
を継続して維持する。これは、各出力端Ｖｎ，Ｖｐのレ
ベルの変化が起こっていないことを意味し、よって、可
変遅延器３の各トランジスタ（Ｐ５１、Ｐ５３．．．）
（Ｎ５１，Ｎ５３．．．．）の抵抗値も変化しない。
【００２７】したがって、前記可変遅延器３の遅延時間
は、以前周期の遅延時間を継続して維持し、入力クロッ
ク信号ＲＣＬＫの位相と内部クロック信号ＩＣＬＫの位
相との差が設定された所定時間よりも短いロック状態に
なると、前記可変遅延器３はそれ以上遅延程度を調整し
ない。
【００２８】
【発明の効果】以上説明したように、本発明に係る遅延
ロックド回路においては、入力クロック信号ＲＣＬＫの
位相と内部クロック信号ＩＣＬＫの位相との差を既設定
された所定時間と比較した結果、大きいと遅延時間を調
整し、小さいとそれ以上の遅延時間を調整しないように
なっているため、ロック状態を継続維持するようになっ
てステップジッタが発生しないという効果がある。
【図面の簡単な説明】
【図１】本発明に係る遅延ロックド回路を示したブロッ
ク図である。
【図２】図２（Ａ）は、図１の位相検出器の入出力信号
のタイミング図である。図２（Ｂ）は、図１の位相検出
器の入出力信号のタイミング図である。図２（Ｃ）は、
図１の位相検出器の入出力信号のタイミング図である。
【図３】従来遅延ロックド回路を示した構成図である。
【図４】図３の位相検出器を示した回路図である。
【図５】図５（Ａ）は、図３の位相検出器の入出力信号
のタイミング図である。図５（Ｂ）は、図３の位相検出
器の入出力信号のタイミング図である。図５（Ｃ）は、
図３の位相検出器の入出力信号のタイミング図である。
【図６】図３の遅延制御器を示した回路図である。
【図７】図３の可変遅延器を示した回路図である。
【符号の説明】
２：遅延制御器 ３：可変遅延器 １０：早い状態検出部 １１：第１遅延器 １２：第１位相検出器 ２０：遅い状態検出部 ２１：第２遅延器 ２２：第２位相検出器 Ｉ６１−Ｉ６４：インバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−289813（ＪＰ，Ａ) 特開 平１−305614（ＪＰ，Ａ) 特開 昭50−156969（ＪＰ，Ａ) 特開 昭56−169931（ＪＰ，Ａ) 特開 平６−164386（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力クロック信号（ＲＣＬＫ）を遅延し
    て内部クロック信号（ＩＣＬＫ）を発生する可変遅延器
    （３）と、前記入力クロック信号（ＲＣＬＫ）と前記内
    部クロック信号（ＩＣＬＫ）との位相を比較する位相検
    出器（１２）と、前記位相検出器の比較結果に従って前
    記可変遅延器（３）の遅延量を調節する遅延制御器
    （２）と、を備えた遅延ロックド回路（ＤＬＬ）におい
    て、 前記位相検出器は、内部クロック信号（ＩＣＬＫ）の位
    相が前記可変遅延器（３）のステップジッターだけ遅延
    された入力クロック信号（ＲＣＬＫ）の位相よりも先立
    つ状態を検出する早い状態検出部（１０）と、 前記可変遅延器（３）のステップジッターだけ遅延され
    た内部クロック信号（ＩＣＬＫ）の位相が入力クロック
    信号（ＲＣＬＫ）の位相よりも遅れる状態を検出する遅
    い状態検出部（２０）と、を備えて構成され、 前記内部クロック信号（ＩＣＬＫ）と入力クロック信号
    （ＲＣＬＫ）との位相差が前記可変遅延器（３）のステ
    ップジッターより小さいとき、前記早い状態検出部（１
    ０）及び遅い状態検出部（２０）から同時に検出信号が
    出力されるようにして、前記可変遅延器（３）の遅延量
    調節動作を停止させることを特徴とする遅延ロックド回
    路。
  2. 【請求項２】 前記早い状態検出部（１０）は、 入力クロック信号（ＲＣＬＫ）を前記可変遅延器（３）
    のステップジッターだけ遅延させる第１遅延器（１１）
    と、 該第１遅延器（１１）から遅延された入力クロック信号
    （ＲＣＬＫ＿Ｅ）を端子（ＣＬＫ）から受け、内部クロ
    ック信号（ＩＣＬＫ）を端子（Ｄ）から受けて、出力端
    子（Ｑ）を通って早い状態信号（Ｑ＿Ｅ）を出力するＤ
    フリップフロップ（１２）と、 から構成されたことを特徴とする請求項１記載の遅延ロ
    ックド回路。
  3. 【請求項３】 前記遅い状態検出部（２０）は、 内部クロック信号（ＩＣＬＫ）を可変遅延器（３）のス
    テップジッターだけ遅延させる第２遅延器（２１）と、 該第２遅延器（２１）から遅延された入力クロック信号
    （ＩＣＬＫ＿Ｉ）を端子（Ｄ）から受け、入力クロック
    信号（ＲＣＬＫ）を端子（ＣＬＫ）から受けて、出力端
    子（ＱＢ）を通って遅い状態信号（ＱＢ＿Ｌ）を出力す
    るＤフリップフロップ（２２）と、 から構成されたことを特徴とする請求項１記載の遅延ロ
    ックド回路。
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